KR102534740B1

KR102534740B1 - 게이트 구동회로와 이를 포함하는 표시장치

Info

Publication number: KR102534740B1
Application number: KR1020150191673A
Authority: KR
Inventors: 김병훈; 한인구
Original assignee: 엘지디스플레이 주식회사
Priority date: 2014-12-31
Filing date: 2015-12-31
Publication date: 2023-05-19
Also published as: KR20160081861A

Abstract

게이트 라인의 일단에 연결된 제N 스테이지를 포함하는 쉬프트 레지스터 및 상기 게이트 라인의 타단에 연결된 보상 회로부를 포함하고, 상기 제N 스테이지는 Q 노드의 전압에 의해 제어되어 제1 클럭 신호를 제1 게이트 구동 신호로 출력하고, 상기 보상 회로부는 상기 제N 스테이지의 다음 스테이지가 출력하는 제2 게이트 구동신호에 의해 제어되어 상기 제1 게이트 구동 신호를 방전시키는 게이트 구동회로.

Description

게이트 구동회로와 이를 포함하는 표시장치{GATE DRIVER AND DISPLAY DEVICE INCLUDING THEREOF}

본 발명은 게이트 구동회로와 이를 포함하는 표시장치에 관한 발명이다.

휴대폰(Mobile Phone), 노트북, 컴퓨터와 같은 각종 포터플기기(potable device) 및, HDTV 등의 고해상도, 고품질의 영상을 구현하는 정보전자장치가 발전함에 따라, 이에 적용되는 평판표시장치(Flat Panel Display Device)에 대한 수요가 점차 증대되고 있다. 이러한 평판표시장치로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display) 및 OLED(Organic Light Emitting Diodes) 등이 활발히 연구되었지만, 양산화 기술, 구동수단의 용이성, 고화질의 구현, 대면적 화면의 실현이라는 이유로 인해 현재에는 액정표시장치(LCD)가 각광을 받고 있다.

액정표시장치는 액정표시패널과, 액정표시패널의 데이터 라인에 데이터를 공급하기 위한 데이터 구동회로와, 액정표시패널의 게이트 라인에 게이트 펄스를 공급하기 위한 게이트 구동회로와, 데이터 구동회로 및 게이트 구동회로를 제어하기 위한 타이밍 콘트롤러를 구비한다. 이러한, 액정표시장치는 일반적으로 게이트 및 데이터 구동회로를 집적회로 형태로 형성하여 TCＰ또는 COF 테이프와 같이 액정표시패널에 부착하여 사용한다. 이로 인해서 부품소자 수가 증가하고, 부품소자 수의 증가에 따른 공정 증가로 공정비용이 상승하여 액정표시장치를 경량화 및 소형화 하는데 문제점이 되고 있어, 게이트 구동회로를 액정표시패널에 형성하는 GIP(Gate Driver-IC in panel) 방식의 액정표시장치가 제안되었다.

내장회로를 구비한 액정표시장치에서 데이터 구동회로는 칩 형태로 형성하여 TCP 또는 COF 테이프와 같이 액정표시패널에 부착하여 형성되고, 액정표시패널의 표시영역에는 액정셀을 정의하는 다수의 게이트 및 데이터 라인이 교차되어 형성되어 있고, 표시영역의 외곽에서 다수의 박막 트랜지스터로 구성되는 GIP 방식의 게이트 구동회로가 구비되어 있다.

상기 게이트 구동회로는 게이트 배선을 구동하기 위한 쉬프트 레지스터를 포함할 수 있고, 상기 쉬프트 레지스터는 종속 접속된 복수개의 스테이지를 구비한다.

도 1은 종래의 게이트 구동회로를 구비한 액정표시패널을 나타낸 도면이고, 도 2는 대형 화면을 표시하기 위해 액정표시패널을 복수개 연결한 도면이다. 그리고 도 3은 도 2와 같이 양측 GIP 구조의 대형 화면을 나타난 도면이다.

종래의 게이트 구동회로(21, 22)는 액정표시패널(10)의 양쪽에 부착된 양측 GIP 구조이기 때문에 양쪽 베젤(Bezel)이 같은 폭으로 설계된다. 이 때 광고판 등 대형 화면을 표시하기 위해 액정표시패널(10)을 복수개 연결하는 경우 도 3과 같이 액정표시패널(10)들간의 연결 부위는 베젤이 두 배로 커져 화면 단절이 생기는 문제가 있다. 이러한 문제를 해결하기 위하여 하나의 액정표시패널의 한쪽에만 게이트 구동회로를 실장한 편측 GIP 구조에서는 편측에 가중되는 패널 로드(Load)에 다른 신호 지연 현상으로 GIP 특성이 약화되어 제품의 구동이 안되는 문제점이 있다.

본 발명의 실시예에 따른 게이트 구동회로와 이를 포함하는 표시장치는, 게이트 구동 신호 파형이 입단부에서 패널의 끝인 말단부까지 도달하면 딜레이(Delay) 차가 심해져서 말단부에서의 패널 특성이 정상품에서 요구하는 스펙(Spec)을 벗어나게 되는 문제와 대형 화면 제품의 베젤의 증가 문제를 해결하기 위하여 편측 GIP 구동을 함과 동시에 신호 지연을 줄여주기 위해서 편측 GIP 구동 반대편에서 신호를 인가하여 딜레이가 심한 게이트 구동 신호 파형을 저전위전압으로 당겨주는 최소한의 트랜지스터와 클럭 신호를 이용하여 신호 지연에 다른 게이트 구동 신호의 파형의 폴링 타임을 낮출 수 있는 게이트 구동회로와 이를 포함하는 표시장치를 제공할 수 있다.

게이트 라인의 일단에 연결된 제N 스테이지를 포함하는 쉬프트 레지스터 및 상기 게이트 라인의 타단에 연결된 보상 회로부를 포함하고, 상기 제N 스테이지는 Q 노드의 전압에 의해 제어되어 제1 클럭 신호를 제1 게이트 구동 신호로 출력하고, 상기 보상 회로부는 상기 제N 스테이지의 다음 스테이지가 출력하는 제2 게이트 구동신호에 의해 제어되어 상기 제1 게이트 구동 신호를 방전시키는 게이트 구동회로 및 이를 포함하는 표시장치에 관한 것으로써, 편측 GIP 구동을 통해 패널의 베젤을 낮추고, 게이트 구동 회로 반대편에서 신호를 인가하여 딜레이가 심한 게이트 구동 신호 파형을 저전위전압으로 당겨줌으로써 폴링 타임을 낮추어 신호 지연을 보상할 수고, 하나의 화상을 분할하여 표시하는 대형 화상 표시장치에서 표시패널 연결 부위의 베젤을 축소하여 화상의 품질을 높일 수 있다.

본 발명의 실시예에 따른 게이트 구동회로와 이를 포함하는 표시장치는 편측 GIP 구동을 통해 패널의 베젤을 낮출 수 있는 효과가 있다.

또한, 본 발명에 따른 게이트 구동회로와 이를 포함하는 표시장치는 게이트 구동 회로 반대편에서 신호를 인가하여 딜레이가 심한 게이트 구동 신호 파형을 저전위전압으로 당겨줌으로써 폴링 타임을 낮추어 신호 지연을 보상할 수 있는 효과가 있다.

또한, 본 발명에 따른 게이트 구동회로와 이를 포함하는 표시장치는 하나의 화상을 분할하여 표시하는 대형 화상 표시장치에서 표시패널 연결 부위의 베젤을 축소하여 화상의 품질을 높일 수 있는 효과가 있다.

또한, 본 발명에 따른 게이트 구동회로와 이를 포함하는 표시장치는 보상 회로부에 서로 다른 저전위전원을 구비함으로써, 게이트 출력시 발생되는 리플을 제거할 수 있는 효과가 있다.

도 1은 종래의 게이트 구동회로를 구비한 액정표시패널을 나타낸 도면.
도 2는 대형 화면을 표시하기 위해 액정표시패널을 복수개 연결한 도면.
도 3은 도 2와 같이 양측 GIP 구조의 대형 화면을 나타난 도면.
도 4는 제1 실시예에 따른 편측 게이트 구동회로를 구비한 표시패널을 포함하는 표시장치의 블록도.
도 5는 표시패널의 보상 회로부를 구체화한 도면.
도 6은 제1 실시예에 따른 쉬프트 레지스터을 구성하는 복수개의 스테이지의 연결관계를 나타낸 도면.
도 7 제N 스테이지의 회로도.
도 8은 제N 스테이지의 회로를 구동시키기 위한 개시 신호 및 클럭 신호와 그에 따른 Q 및 QB 노드 전압을 나타낸 도면.
도 9는 제1 실시예에 따른 게이트 구동회로의 제N 스테이지와 보상 회로부를 나타낸 회로도.
도 10은 제N 스테이지의 제n 게이트 구동신호, 제N+2의 제n+4 게이트 구동신호 및 제1 클럭 신호와 제5 클럭 신호를 나타낸 파형도.
도 11은 종래의 편측 GIP 구조에서의 게이트 구동신호의 파형과 실시예에 따른 편측 GIP 및 보상 회로부 구조에서의 게이트 구동신호의 파형을 나타낸 파형도.
도 12는 종래의 편측 GIP 구조에서의 게이트 라인의 입단부와 게이트 라인의 말단부의 전압 차이를 통해 화소의 홀딩 전압을 비교한 파형도.
도 13은 실시예에 따른 편측 GIP 및 보상 회로부 구조에서의 게이트 라인의 입단부와 게이트 라인의 말단부의 전압 차이를 통해 화소의 홀딩 전압을 비교한 파형도.
도 14는 베젤을 축소한 표시패널을 연결하여 대형 표시장치를 구성하여 화면을 표시한 도면.
도 15는 제2 실시예에 따른 게이트 구동회로의 제N 스테이지와 보상 회로부를 나타낸 회로도.
도 16은 제2 실시예에 따른 게이트 출력 파형을 나타낸 그래프.

이하, 본 발명의 실시예에 의한 게이트 구동회로와 이를 포함하는 표시장치의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장될 수 있다.

소자(element) 또는 층이 다른 소자 또는 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않는 것을 나타낸다.

공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함 할 수 있다.

본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며, 따라서 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다 (comprise)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/ 또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

<표시장치>

도 4는 본 발명의 실시예에 따른 편측 게이트 구동회로를 구비한 표시패널을 포함하는 표시장치의 블록도이고, 도 5는 표시패널의 보상 회로부를 구체화한 도면이다.

도 4에 도시된 바와 같이, 본 발명의 표시장치는 화상을 표시하는 표시패널(100)과, 외부시스템으로부터 타이밍 신호를 인가 받아 각종 제어신호를 생성하는 타이밍 콘트롤러(400)와, 제어신호에 대응하여 표시패널(100)을 제어하는 게이트 및 데이터 구동회로(200,300)를 포함하고, 게이트 구동회로(200)는 상기 게이트 구동회로(200)의 신호 지연을 보상하기 위한 보상 회로부(500)를 포함할 수 있다.

또한 상기 게이트 구동회로(200)는 복수개의 스테이지로 구성된 쉬프트 레지스터(210)를 구비할 수 있다.

상기 표시패널(100)은 글라스를 이용한 기판 상에 K개의(K는 자연수) 게이트 배선(GL)과 다수의 데이터 배선(DL)이 매트릭스 형태로 교차되고, 교차 지점에 다수의 화소(110)를 정의한다. 각 화소(110)에는 박막트랜지스터(TFT)와 액정캐패시터(Clc) 및 스토리지캐패시터(Cst)가 구비되며, 모든 화소(110)들은 하나의 표시영역(A/A)을 이루게 된다. 화소(110)가 정의되지 않은 영역은 비표시영역(N)으로 구분되고 상기 비표시영역(N)에는 게이트 구동회로가 배치될 수 있고, 또 다른 비표시영역(N_C)에는 보상 회로부(500)가 배치될 수 있다.

타이밍 콘트롤러(400)는 외부시스템으로부터 전송되는 영상신호(RGB)와, 클럭신호(DCLK), 수평동기신호(Hsync), 수직동기신호(Vsync) 및 데이터 인에이블 신호(DE)등의 타이밍 신호를 인가 받아 게이트 구동회로(200) 및 데이터 구동회로(300)의 제어신호를 생성한다.

여기서, 수평동기신호(Hsync)는 화면의 한 수평선을 표시하는 데 걸리는 시간을 나타내는 신호이고, 수직동기신호(Vsync)는 한 프레임의 화면을 표시하는 데 걸리는 시간을 나타내는 신호이다. 또한, 데이터 인에이블 신호(DE)는 표시패널(100)에 정의된 화소에 데이터전압을 공급하는 기간을 나타내는 신호이다.

또한, 한편, 도시되어 있지 않지만 타이밍 콘트롤러(400)는 외부의 시스템과 소정의 인터페이스를 통해 연결되어 그로부터 출력되는 영상관련 신호와 타이밍신호를 잡음없이 고속으로 수신하도록 설계되어 있다. 이러한 인터페이스로는 LVDS(Low Voltage Differential Signal)방식 또는 TTL(Transistor-Transistor Logic) 인터페이스 방식 등이 있다.

또한, 타이밍 콘트롤러(400)는 입력되는 타이밍 신호에 동기하여 게이트 구동회로(200)의 제어신호(GCS) 및 데이터 구동회로(300)의 제어신호(DCS)를 생성한다.

그 밖에 타이밍 콘트롤러(400)는 게이트 구동회로(200)의 각 스테이지의 구동 타이밍을 결정하는 복수의 클록신호를 생성하고, 게이트 구동회로(200) 및 보상 회로부(500)에 제공한다. 그리고, 타이밍 콘트롤러(400)는 입력 받은 영상데이터(RGB DATA)를 데이터 구동회로(300)가 처리 가능한 형태로 정렬 및 변조하여 출력한다. 여기서, 정렬된 영상데이터는 화질개선을 위한 색좌표 보정 알고리즘이 적용된 형태일 수 있다. 또한 상기 게이트 구동회로(200)의 제어신호(GCS)로써 게이트 개시신호(Gate Start Pulse), 게이트 쉬프트 클럭(Gate Shift Clock) 및 게이트 출력 인에이블(Gate Output Enable)등이 있다.

다음으로, 데이터 구동회로(300)는 타이밍 콘트롤러(400)로부터의 소스 스타트 펄스(Source Start Pulse; SSP)를 소스 쉬프트 클럭(Source Shift Clock; SSC)에 따라 쉬프트시켜 샘플링 신호를 발생한다. 그리고, 데이터 구동회로(300)는 소스 쉬프트 클럭(SSC)에 따라 입력되는 영상 데이터를 샘플링 신호에 따라 래치하여, 데이터 신호로 변경한 후, 소스 출력 인에이블(Source Output Enable; SOE) 신호에 응답하여 수평 라인 단위로 데이터 신호를 데이터라인(DL)들에 공급한다. 이를 위해 데이터 구동회로(300)는 데이터 샘플링부, 래치부, 디지털 아날로그 변환부 및 출력버퍼 등을 포함할 수 있다.

다음으로, 게이트 구동회로(200)는 타이밍 콘트롤러(400)로부터 전송되어 온 게이트 스타트 펄스(Gate Start Pulse; GSP)를 게이트 쉬프트 클럭(Gate Shift Clock; GSC)에 따라 쉬프트시켜, 순차적으로 게이트 라인(GL 1 내지 GL n)에 게이트하이전압(VGH)을 갖는 스캔 펄스를 공급하며, 게이트하이전압(VGH)의 스캔 펄스가 공급되지 않는 나머지 기간 동안에는 게이트 라인(GL 1 내지 GL n)에 게이트로우전압(VGL)을 공급하게 된다.

한편, 본 발명에 적용되는 게이트 구동회로(200)는, 패널과 독립되게 형성되어, 다양한 방식으로 패널과 전기적으로 연결될 수 있는 형태로 구성될 수 있으나, 상기 게이트 구동회로(200)는 표시패널(100)의 기판 제조 시 박막패턴 형태로 비표시영역(N)상에 게이트-인-패널(Gate-In-Panel, GIP)방식으로 내장될 수 있다. 이 경우 게이트 구동회로(200)를 제어하기 위한 게이트 제어신호(GCS)로는 클럭 신호(CLK) 및 쉬프트 레지스터의 첫 번째로 구동하는 스테이지의 구동을 위한 게이트 개시신호(Gate Start Pulse VST)가 될 수 있다.

또한 게이트 구동회로(200)는 하나가 두 개의 게이트 구동신호(Vg)를 출력하는 Qb노드 공유의 더블출력구조(double output)스테이지로 구성될 수 있으나 이에 한정되는 것은 아니다.

<보상 회로부>

도 5를 참조하면, 본 발명의 실시예에 따른 표시패널(100)은 일 측에 배치된 게이트 구동회로(200)와 타측에 배치된 보상 회로부(500)를 포함하고, 상기 게이트 구동회로(200)와 상기 보상 회로부(500)는 게이트 라인(GL)을 통해 연결될 수 있다. 즉, 상기 게이트 라인(GL)을 기준으로 상기 게이트 라인(GL)의 일 측은 상기 게이트 구동회로(200)와 연결되고 타측은 상기 보상 회로부(500)와 연결될 수 있다.

상기 보상 회로부(500)는 복수개의 보상부(501)를 포함할 수 있고, 상기 보상부(501)들 각각은 제1 내지 제3 박막트랜지스터(Ta, Tb, Tc)를 포함할 수 있다.

상기 제1 박막트랜지스터(Ta)는 N 노드 상의 전압에 의해 제어되고, 드레인 단자가 게이트 라인(GL)에 연결되고 소스 단자가 저전위전원(VSS)에 연결됨으로써, 상기 N 노드가 하이 논리 레벨이 되면 턴온하여, 상기 게이트 라인(GL) 상의 전위를 저전위전원(VSS)의 낮추는 기능을 할 수 있다. 그리고 상기 제2 박막 트랜지스터(Tb)는 임의의 게이트 라인(G(m))상의 게이트 구동 신호(Vg(m))에 의해 동작하고, 드레인 단자 상의 임의의 클럭 신호(CLKB)을 N 소스 단자인 N 노드로 제공하는 기능을 할 수 있다. 따라서 상기 임의의 게이트 라인(G(m))상의 게이트 구동 신호(Vg(m))가 하이 논리 레벨일 때 상기 제2 박막 트랜지스터(Tb)는 턴온되고, 그 때의 임의의 클럭 신호(CLKB)가 하이 논리 레벨인 경우 N 노드의 전압은 하이 논리 레벨이 될 수 있다. 그리고 상기 제3 박막트랜지스터(Tc)는 임의의 클럭 신호(CLK)에 의해 동작하고 드레인 단자인 N 노드 상의 전압을 소스 단자인 저전위전원(VSS)으로 변동하는 기능을 할 수 있다.

또한 상기 제2 박막트랜지스터(Tb)의 드레인 단자로 공급되는 클럭 신호(CLKB)와 상기 제3 박막트랜지스터(Tc)의 게이트 단자로 공급되는 클럭 신호(CLK)는 서로 반대의 논리 레벨을 가질 수 있다. 예를 들어 상기 제3 박막트랜지스터(Tc)의 게이트 단자로 공급되는 클럭 신호(CLK)를 제1 클럭 신호(CLK)라고 하고, 상기 제2 박막트랜지스터(Tb)의 드레인 단자로 공급되는 클럭 신호(CLKB)을 제2 클럭 신호(CLKB)라 하면, 상기 제1 클럭 신호(CLK)가 하이 논리 레벨일 때 상기 제2 클럭 신호(CLKB) 로우 논리 레벨이 될 수 있다. 다만, 상기 제2 클럭 신호(CLKB)가 하이 논리 레벨일 때 상기 제1 클럭 신호(CLK)가 로우 논리 레벨로 고정되는 것은 아니고, 상기 임의의 게이트 라인(G(m))상의 게이트 구동 신호(Vg(m))가 로우 논리 레벨이라면, 상기 제1 클럭 신호(CLK)가 하이 논리 레벨이 되어도 무방하다.

이와 같이 상기 게이트 구동회로(200)로부터 출력된 게이트 구동 신호는 상기 게이트 라인(GL)을 통해 화소(110)의 박막트랜지스터(TFT)를 턴온시켜, 데이터 라인(DL) 상의 데이터 신호가 스토리지커패시터(Cst)에 충전되도록 하고, 상기 스토리지커패시터(Cst)에 데이터 신호가 충전이 되면, 상기 보상 회로부(500)는 상기 게이트 라인(GL) 상의 잔류하는 게이트 구동 신호를 방전시켜 상기 박막트랜지스터(TFT)가 요구되는 시점에 턴 오프 되도록 할 수 있다.

<스테이지의 연결 관계>

도 6은 본 발명의 실시예에 따른 쉬프트 레지스터을 구성하는 복수개의 스테이지의 연결관계를 나타낸 도면이다.

설명의 편의를 위해 복수개의 스테이지 중 N((N은 자연수로 제N 스테이지는 N 번째 스테이지를 의미한다)번째 스테이지를 첫번째 스테이지로 보고, 제N+1 및 제N+2 스테이지를 두 번째 그리고 세번째 스테이지로 보고 설명한다.

도 6을 참조하면, 실시예에 따른 쉬프트 레지스터(210)는 도 4와 같은 실시예에 따른 게이트 구동회로(200)에 포함된 쉬프트 레지스터이다.

상기 실시예에 따른 쉬프트 레지스터(210)를 구성하는 복수개의 스테이지로써 제 N, N+1, N+2 스테이지 도시하였다.

상기 N, N+1, N+2 스테이지 각각은 클럭 신호 배선(CLK)으로부터 적어도 복수개의 클럭 신호를 인가 받을 수 있다.

상기 클럭 신호 배선(CLK)에는 8개의 클럭 신호(CLK1~CLK8) 라인이 형성되어 8개의 클럭 신호(CLK1~CLK8)를 제공하여 게이트 구동회로(200)는 8상 구조가 될 수 있으나, 이에 한정되는 것은 아니고 2상, 4상 또는 6상 구조의 게이트 구동부에도 본 발명의 기술적 사상을 적용할 수 있다.

또한, 도시되어 있지는 않지만 각 스테이지들(N, N+1, N+2)에는 게이트 구동회로(200)를 구동하기 위한 통상의 고전윈전원(VDD) 및 저전위전원(VSS)이 공급될 수 있다. 그리고, 각 스테이지들(N, N+1, N+2)은 하나의 스테이지내의 박막트랜지스터를 소정개 공유하고 QB 노드(미도시)를 우수 및 기수번째로 나누어 두 개의 출력단에 교번하여 하이레벨의 게이트 구동신호(Vg(n) ~ Vg(n+1))을 출력하는 더블 출력구조로 구성될 수 있다.

첫번째 스테이지인 제N 스테이지에는 제1 및 제2 개시신호(VST1, 2)가 시작신호로서 입력되며, 또한 제1 및 제2 클록신호 (CLK1, CLK2)에 동기하여 제1 및 제2 게이트 구동신호(Vg(n), Vg(n+1))를 순차적으로 출력할 수 있다. 또한, 제N 스테이지는 제N+2 스테이지의 제n+5 게이트 구동신호(Vg(n+5))를 리셋신호로 입력 받을 수 있다. 그리고 두 번째 스테이지인 제N+1 스테이지에는 클럭 신호 배선으로부터 제공되는 클럭 신호가 제1 및 제2 개시신호(VST1, 2)가 될 수 있고, 제N+2 스테이지부터는 전 전 단 스테이지의 출력 신호가 제1 및 제2 개시신호(VST1, 2)로 기능할 수 있다. 즉, 각 스테이지는 다음 다음 단의 스테이지의 두 번째 게이트 구동신호를 리셋신호로 입력 받아 로우 논리 레벨의 게이트 구동신호를 출력하고, 게이트 구동 신호를 다음 다음 단 스테이지의 시작신호로 공급하게 된다.

또한, 제N+2 스테이지는 제n+4 및 제n+5 게이트 구동신호(Vg(n+4), Vg(n+5))를 출력하고, 제n+5 게이트 구동신호(Vg(n+5))를 제N 스테이지의 리셋신호로 공급하게 된다.

<스테이지의 회로도 및 스테이지의 동작 관계>

도 7 제N 스테이지의 회로도이고, 도 8은 제N 스테이지의 회로를 구동시키기 위한 개시 신호 및 클럭 신호와 그에 따른 Q 및 QB 노드 전압을 나타낸 도면이다.

도 8을 참조하면, 게이트 구동신호(Vg)는 하이 논리 레벨 및 로우 논리 레벨의 두 전압 레벨을 가질 수 있고, 하나의 프레임(1 frame)동안 하이 논리 레벨로 1~4 수평기간(1~4H)마다 순차적으로 게이트 배선(GL)에 출력될 수 있다. 여기서, 인접한 게이트 배선(GL)으로 출력되는 게이트 구동신호(Vg)는 1~3 수평기간(1~3H)씩 중첩되게 되며, 데이터 신호(Vdata)가 하나의 수평선 상의 화소들에 대하여 1 수평기간(1H)씩 인가될 수 있다.

도 6, 7 그리고 도 8을 참조하면, 본 발명의 게이트 구동회로에 포함되는 제N 스테이지(N)는 제n 게이트 구동신호(Vg(n))를 출력하는 우수단(ODD) 및 제n+1 게이트 구동신호(Vg(n+1))를 출력하는 기수단(EVEN)으로 이루어질 수 있다. 특히, 예시된 제N 스테이지(N)의 우수단(ODD)의 QB1_ODD 노드와 기수단(EVEN)의 QB2_ODD 노드는 서로 공유하고, 우수단(ODD)의 QB1_EVEN 노드와 기수단(EVEN)의 QB2_EVEN 노드는 서로 공유할 수 있도록 하여 박막트랜지스터의 개수가 저감된 더블 출력 구조로서, 우수단(ODD) 및 기수단(EVEN)에 구비되는 박막트랜지스터의 개수가 각각 13개씩 총 26개가 된다. 또한, 우수단(ODD) 및 기수단(EVEN)은 공유되는 QB1, 2_ODD 노드와 QB1, 2_EVEN 노드의 연결구조 이외에 서로 동일한 구조를 가질 수 있다.

제1_1 박막트랜지스터(T1_1)는 제1 개시신호(VST1)에 의해 턴-온되어 전원전압(VDD)으로 Q1노드를 충전하고, 제1_2 박막트랜지스터(T1_2)는 제2 개시신호(VST2)에 의해 턴-온되어 전원전압(VDD)으로 Q2노드를 충전할 수 있다.

제2_1 박막트랜지스터(T2_1)는 다음 다음 단 게이트 구동신호(VNEXT= Vg(n+5))를 인가 받아 Q1노드를 접지전압(VSS)으로 방전시킬 수 있고, 제2_2 박막트랜지스터(T2_2)는 다음 다음 단 게이트 구동신호(VNEXT= Vg(n+5))를 인가 받아 Q2노드를 접지전압(VSS)으로 방전시킬 수 있다.

제4-1 박막트랜지스터(T4_1)는 QB1_ODD 노드가 충전됨에 따라 도통되어 Q1 및 Q2 노드를 방전시킬 수 있고, 제4-2 박막트랜지스터(T4_2)는 QB2_ODD 노드가 충전됨에 따라 도통되어 Q1 및 Q2 노드를 방전시킬 수 있다.

제3_1 박막트랜지스터(T3_1)는 QB1_EVEN 노드가 충전됨에 따라 도통되어 Q1 및 Q2노드를 방전시킬 수 있고, 제3_2 박막트랜지스터(T3_2)는 QB2_EVEN 노드가 충전됨에 따라 도통되어 Q1 및 Q2노드를 방전시킬 수 있다.

제6_1 및 제6_2 박막트랜지스터(T6_1, T6_2)는 우수 전원전압(VDD_O) 및 기수 전원전압(VDD_E)이 교번으로 하이레벨로 천이됨에 따라, 제7_1 및 제7_2 박막트랜지스터(T7_1, T7_2)를 턴-온시킨다.

또한, 제7_1 및 제7_2 박막트랜지스터(T7_1, T7_2)는 하이레벨의 우수 전원전압(VDD_O) 또는 기수 전원전압(VDD_E)을 통해 QB1, 2_ODD 노드 또는 QB1, 2_ EVEN 노드를 충전하게 된다.

또한, 제5_1 박막트랜지스터(T5_1)는 Q1노드(Q1)가 충전되면 Q2노드(Q2)를 방전시킬 수 있고, 제5_2 박막트랜지스터(T5_2)는 Q2노드(Q2)가 충전되면 Q1노드(Q1)를 방전시키는 역할을 할 수 있다.

제9_1 박막트랜지스터(T9_1)는 제1 개시신호(VST1)가 인가됨에 따라, QB1, 2_ODD 노드를 접지전압(VSS)으로 방전시키고, 제9_2 박막트랜지스터(T9_2)는 제2 개시신호(VST2)가 인가됨에 따라, QB1, 2_EVEN 노드를 접지전압(VSS)으로 방전시킬 수 있다. 그리고 제10_1, 2 박막트랜지스터(T10_1, 2)는 Q1노드 또는 Q2노드가 충전됨에 따라, QB1, 2_ODD 노드 또는 QB1, 2_EVEN 노드 방전시킬 수 있다. 그리고 제8_1, 2 박막트랜지스터(T8_1, 2)는 Q1노드 또는 Q2노드가 충전됨에 따라, 제7_1, 2 트랜지스터(T7_1, 2)를 턴-오프하는 역할을 할 수 있다.

제1 풀업 트랜지스터(Tup_1)는 풀-업 버퍼(pull-up buffer)의 기능을 하며, Q1노드가 충전됨에 따라 턴-온되어 하이레벨의 제1 클록신호(CLK1)를 제n 게이트 구동신호(Vg(n))로서 출력할 수 있다. 이 때 상기 Q1 노드의 전압은 제1 클록신호(CLK1)의 하이 논리 레벨에 의하여 부트스트랩(bootstrap)될 수 있다. 또한, 제2 풀업 트랜지스터(Tup_2)는 Q2노드가 충전됨에 따라 턴-온되어 하이레벨의 제2 클록신호(CLK2)를 제n+1 게이트 구동신호(Vg(n+1))로서 출력할 수 있다. 이 때 상기 Q2 노드의 전압은 제2 클록신호(CLK2)의 하이 논리 레벨에 의하여 부트스트랩될 수 있다.

제11_1, 2 박막트랜지스터(T11_1, 2)는 풀-다운 버퍼(pull-up buffer)의 기능을 하며, QB1_ODD 노드가 충전됨에 따라, 제n 게이트 구동신호(Vg(n))을 로우레벨로 출력되도록 하고, 동시에 제n 게이트 구동신호(Vg(n+1))가 로우레벨을 유지하도록 할 수 있다. 또한, 제12_1, 2 박막트랜지스터(T12_1, 2)는 QB1, 2_EVEN 노드가 충전됨에 따라, 제n 게이트 구동신호(Vg(n))을 로우레벨을 유지하도록 하고, 동시에 제n+1 게이트 구동신호(Vg(n+1))가 로우레벨로 출력되도록 할 수 있다.

전술한 구조에 따른 게이트 구동회로의 스테이지의 구동을 설명하면 다음과 같다.

먼저, 하이레벨의 제1 개시신호(VST1)가 입력됨에 따라, 우수단(ODD)의 제1_1 박막트랜지스터(T1_1)가 턴-온 되어 Q1노드가 하이 논리 레벨로 충전되고, 제5_1 박막트랜지스터(T5_1) 및 제9_1 박막트랜지스터(T9_1)가 턴-온되어 QB1, 2_ODD 노드 및 QB1, 2_EVEN 노드가 방전된다. 이때, 우수 전원전압(VDD_O)은 하이 논리 레벨 상태로서 제6_1 박막트랜지스터(T6_1)는 다이오드 상태이나, 제5_1 박막트랜지스터(T5_1)에 의해 전류가 흐르게 되어 제7_1 및 제7_2 박막트랜지스터(T7_1, T7_2)는 턴-오프 상태를 유지하게 된다.

다음으로, 하이 논리 레벨의 제1 클록신호(CLK1)가 인가되면 제1 풀업 트랜지스터(Tup_1)의 게이트-소스전압이 변동되어 하이 논리 레벨의 제n 게이트 구동신호(Vg(n))가 출력되게 된다.

이어서, 하이 논리 레벨의 제2 개시신호(VST2)가 입력됨에 따라, 기수단(EVEN)의 제1_2 박막트랜지스터(T1_2)가 턴-온되어 Q2노드가 하이 논리 레벨로 충전되고, 제5_2 박막트랜지스터(T5_2) 및 제9_2 박막트랜지스터(T9_2)는 턴-온되어 QB1, 2_ODD 노드 및 QB1, 2_EVEN 노드는 방전상태가 유지된다. 다음으로 하이 논리 레벨의 제2 클록신호(CLK2)가 인가되면 제2 풀업 트랜지스터(Tup_2)의 게이트-소스전압이 변동되어 하이 논리 레벨의 제n+1 게이트 구동신호(Vg(n+1))가 출력되게 된다. 여기서, 제2 개시신호(VST2) 및 제2 클록신호(CLK2)는 제1 개시신호(VST1) 및 제1 클록신호(CLK1)신호와 1 수평기간(1H)기간이 지연되어 4 수평기간(4H)동안 하이레벨로 천이되는 신호로서, 결국 제n 게이트 구동신호(Vg(n))와 제n+1 게이트 구동신호(Vg(n+1))는 3 수평기간(3H)이 중첩되도록 출력된다.

3수평기간(3H)이 경과되면, 도시되어 있지는 않지만, 제N+2 스테이지로부터 제n+5 게이트 구동신호(Vg(n+5))이 다음 다음 단 스테이지 신호(Vnext)로서 제2_1 박막트랜지스터(T2_1)에 인가되며, Q1노드는 방전될 수 있다. 이때, 우수 전원전압(VDD_O)은 하이 논리 레벨 상태이고, 제8_1 박막트랜지스터(T8_1)는 턴-오프 되므로, 제7_1 박막트랜지스터(T7_1)가 턴-온되어 QB1_ODD 노드를 우수 전원전압(VDD_O)으로 충전하게 된다. 이에 따라, 제11_1 박막트랜지스터(T11_1)가 턴-온되어 제n 게이트 구동신호(Vg(n))를 로우 논리 레벨로 천이시키게 된다. 또한 (Vg(n+5))이 다음 다음 단 스테이지 신호(Vnext)로서 제2_2 박막트랜지스터(T2_2)에도 인가되며, Q2노드는 방전될 수 있다. 이때, 기수 전원전압(VDD_E)은 하이 논리 레벨 상태이고, 제8_2 박막트랜지스터(T8_2)는 턴-오프 되므로, 제7_2 박막트랜지스터(T7_2)가 턴-온되어 QB2_ODD 노드를 기수 전원전압(VDD_E)으로 충전하게 된다. 이에 따라, 제11_2 박막트랜지스터(T11_2)가 턴-온되어 제n+1 게이트 구동신호(Vg(n+1))를 로우 논리 레벨로 천이시키게 된다. 상기의 제11_1, 2 박막트랜지스터(T11_1, 2) 및 제12_1, 2 박막트랜지스터(T12_1, 2)는 우수 전원전압(VDD_O) 및 기수 전원전압(VDD_E)에 의해 그 턴-온 및 턴-오프 시점이 결정된다.

<게이트 구동회로와 보상 회로부의 동작 관계>

도 9는 본 발명의 실시예에 따른 게이트 구동회로의 제N 스테이지와 보상 회로부를 나타낸 회로도이다. 그리고 도 10은 제N 스테이지의 제n 게이트 구동신호, 제N+2의 제n+4 게이트 구동신호 및 제1 클럭 신호와 제5 클럭 신호를 나타낸 파형도이다.

도 8, 도 9 및 도 10을 참조하면, 제1 클럭 신호(CLK1)가 하이 논리 레벨이 될 때, 우수단(ODD)의 Q1 노드는 부트스트랩되면서 제n 게이트 구동신호(Vg(n))가 제n 게이트 라인(GL n)으로 출력되고, 동시에 상기 제1 클럭 신호(CLK1)가 보상 회로부(500)를 구성하는 제1 보상부(501)의 제3 박막트랜지스터(Tc)의 게이트 단자로 공급되어 N 노드는 저전위전원(VSS)으로 방전되므로 상기 N 노드의 일부 충전된 전압에 의하여 제1 박막트랜지스터(Ta)의 턴온으로 인하여 게이트 라인 상의 n 게이트 구동신호(Vg(n)가 방전되지 않도록 한다. 그리고 제N+2 스테이지로 공급되는 제5 클럭 신호(CLK5)가 하이 논리 레벨로 천이하면 제N+2 스테이지의 Q1 노드가 부트스트랩되면서 상기 제N+2 스테이지로부터 제n+4 게이트 구동신호(Vg(n+4))가 출력되고, 상기 제n+4 게이트 구동신호(Vg(n+4))는 제1 보상부(501)의 제2 박막트랜지스터(Tb)의 게이트 단자로 공급되면서 상기 제2 박막트랜지스터(Tb)는 턴온되고, 상기 제2 박막트랜지스터(Tb)의 드레인 단자에 공급되는 하이 논리 레벨의 제5 클럭 신호(CLK5)가 N 노드로 공급되면서 상기 제1 박막트랜지스터(Ta)는 턴온되어 제N 스테이지의 제n 게이트 라인(GL n)은 방전하게 된다. 그리하여 제n 게이트 구동신호(Vg(n))가 빠르게 저전위전원으로 천이할 수 있다. 그리고 제2 보상부(502)는 제1 보상부(501)에서 설명한 방식대로 제N+2 스테이지에 공급되는 제6 클럭 신호(CLK6)가 상기 제N+2 스테이지의 제n+5 게이트 구동신호(Vg(n+5))가 되면서 상기 제n+5 게이트 구동신호(Vg(n+5))에 의해 상기 제2 보상부(502)의 제2 박막트랜지스터(Tb)가 턴온하고 그 때 하이 논리 레벨의 제6 클럭 신호(CLK6)가 상기 제2 보상부(502)의 제1 박막트랜지스터(Ta)를 턴온시켜 제N 스테이지의 제n+1 게이트 라인(GL n+1)은 방전하게 된다. 그리하여 제n+1 게이트 구동신호(Vg(n+1))가 빠르게 저전위전원으로 천이할 수 있다.

한편 제N 스테이지에 공급되는 제1 클럭 신호(CLK)와 상기 제N 스테이지와 연결된 보상부에 포함된 제2 박막트랜지스터(Tb)의 드레인 단자에 공급되는 제2 클럭 신호(CLKB)의 관계를 살펴보면, 상기 제1 클럭 신호(CLK)가 하이 논리 레벨이 될 때 상기 제2 클럭 신호(CLKB)는 로우 논리 레벨을 유지하고, 상기 제1 클럭 신호(CLK)가 로우 논리 레벨로 천이하면, 상기 제2 클럭 신호(CLKB)는 하이 논리 레벨로 천이하는 관계를 가진다. 이와 같은 클럭 신호의 타이밍을 통해 게이트 구동 신호(Vg)를 출력한 이후 방전되는 시점에서 빠르게 방전될 수 있도록 할 수 있다. 그리고 이 경우 상기 제2 박막트랜지스터(Tb)의 게이트 단자에 공급되는 클럭 신호는 상기 제2 클럭 신호(CLKB)가 하이 논리 레벨을 유지할 때 동기하여 하이 레벨 논리가 되는 게이트 구동 신호에만 한정되는 것은 아니고, 상기 제1 클럭 신호(CLK)가 하이 논리가 되는 시 구간과 상기 제2 클럭 신호(CLKB)가 하이 논리가 되는 시 구간 사이의 시구간(T) 사이에서 하이 논리 레벨이 되는 게이트 구동 신호면 본 발명의 보상 회로부(500)는 정상적으로 동작할 수 있다.

도 11은 종래의 편측 GIP 구조에서의 게이트 구동신호의 파형과 실시예에 따른 편측 GIP 및 보상 회로부 구조에서의 게이트 구동신호의 파형을 나타낸 파형도이다. 그리고 도 12는 종래의 편측 GIP 구조에서의 게이트 라인의 입단부와 게이트 라인의 말단부의 전압 차이를 통해 화소의 홀딩 전압을 비교한 것이고, 도 13은 실시예에 따른 편측 GIP 및 보상 회로부 구조에서의 게이트 라인의 입단부와 게이트 라인의 말단부의 전압 차이를 통해 화소의 홀딩 전압을 비교한 것이다. 또한 도 14는 베젤을 축소한 표시패널을 연결하여 대형 표시장치를 구성하여 화면을 표시한 도면이다.

도 11을 참조하면, 종래 편측 GIP의 게이트 구동신호의 폴링 타임은 2.49us인데 반해 실시예에 따른 게이트 구동회로(200)로부터 출력되는 게이트 구동신호의 폴링 타임은 1.75us인 바 폴링 타임이 줄어드는 효과가 있음을 알 수 있다. 또한 도 12 및 도 13을 참조하면, 종래의 편측 GIP 구조에서의 게이트 라인의 입단부와 게이트 라인의 말단부의 전압 차이는 188mV인데 반해 실시예에 따라 게이트 구동회로(200)와 보상 회로부(500)를 적용한 경우 게이트 라인의 입단부와 게이트 라인의 말단부의 전압 차이는 51mV로 줄어드는 것을 알 수 있다. 그에 따라 표시패널(100) 좌우의 휘도 차이가 줄어든 효과를 얻을 수 있다. 또한 도 14와 같이 종래의 도 3과 비교하여 베젤의 축소에 따라 하나의 화상을 분할하여 표시하는 복수개의 표시패널(100) 들 간의 연결 부위의 베젤을 축소함으로써 대형 화상을 표시하는데 고 품위의 화상을 실현할 수 있는 표시장치를 구현할 수 있다. 즉, 3개의 트랜지스터(T1, Tb, T3)만을 구비한 보상 회로부(500)는 GIP 구조 대비 좁은 베젤이 요구되는 바 이러한 보상 회로부(500)를 표시패널(100)의 일 측에 배치함으로써, 표시패널(100)의 베젤을 축소시킬 수 있다.

이와 같이 본 발명의 실시예에 따른 게이트 구동회로(200)와 이를 포함하는 표시장치는, 게이트 구동 신호 파형이 입단부에서 패널의 끝인 말단부까지 도달하면 딜레이(Delay) 차가 심해져서 말단부에서의 패널 특성이 정상품에서 요구하는 스펙(Spec)을 벗어나게 되는 문제를 게이트 라인(GL)의 말단부에 배치된 보상 회로부(500)를 통해 게이트 구동신호(Vg)가 늘어져 폴링 타임이 길어지는 문제를 해결할 수 있고, 대형 화면 제품의 베젤의 증가 문제는 편측 GIP 구동을 통해 동시에 해결할 수 있으며, 표시패널(100) 좌우의 신호 지연의 편차를 줄여 화질을 향상시킬 수 있다.

한편 본 발명에 따른 실시예는 기존 대비 게이트 라인들의 갯수는 2배로 늘리는 대신 데이터라인들의 갯수를 1/2배로 줄여 필요로 하는 데이터 드라이브 IC의 개수를 반으로 줄여 기존과 동일 해상도를 구현하는 DRD(Double Rate Driving) 구동방식에도 적용 가능하다.

도 15는 제2 실시예에 따른 게이트 구동회로의 제N 스테이지와 보상 회로부를 나타낸 회로도이고, 도 16은 제2 실시예에 따른 게이트 출력 파형을 나타낸 그래프이다.

도 15를 참조하면, 본 발명의 제2 실시예에 따른 표시패널(100)은 게이트 구동회로의 타측에 배치된 보상 회로부(501, 502)를 포함할 수 있다. 상기 게이트 구동회로와 상기 보상 회로부(501, 502)는 게이트 라인(GLn, GLn+1)을 통해 연결될 수 있다.

상기 보상부(501, 502)들 각각은 제1 내지 제3 박막트랜지스터(Ta, Tb, Tc)를 포함할 수 있다.

상기 제1 박막트랜지스터(Ta)는 N 노드 상의 전압에 의해 제어되고, 드레인 단자가 게이트 라인(GL)에 연결되고 소스 단자가 제3 저전위전원(VSS3)에 연결됨으로써, 상기 N 노드가 하이 논리 레벨이 되면 턴온하여, 상기 게이트 라인(GLn, GLn+1) 상의 전위를 제1 저전위전원(VSS1)의 낮추는 기능을 할 수 있다. 그리고 상기 제2 박막 트랜지스터(Tb)는 임의의 게이트 라인(G(m))상의 게이트 구동 신호(Vg(m))에 의해 동작하고, 드레인 단자 상의 임의의 클럭 신호(CLKB)을 N 소스 단자인 N 노드로 제공하는 기능을 할 수 있다. 따라서 상기 임의의 게이트 라인(G(m))상의 게이트 구동 신호(Vg(m))가 하이 논리 레벨일 때 상기 제2 박막 트랜지스터(Tb)는 턴온되고, 그 때의 임의의 클럭 신호(CLKB)가 하이 논리 레벨인 경우 N 노드의 전압은 하이 논리 레벨이 될 수 있다. 그리고 상기 제3 박막트랜지스터(Tc)는 임의의 클럭 신호(CLK)에 의해 동작하고 드레인 단자인 N 노드 상의 전압을 소스 단자인 제2 저전위전원(VSS2)으로 변동하는 기능을 할 수 있다.

이와 같이 상기 게이트 구동회로로부터 출력된 게이트 구동 신호는 상기 게이트 라인(GLn, GLn+1)을 통해 화소(110)의 박막트랜지스터(TFT)를 턴온시켜, 데이터 라인(DL) 상의 데이터 신호가 스토리지커패시터(Cst)에 충전되도록 하고, 상기 스토리지커패시터(Cst)에 데이터 신호가 충전이 되면, 상기 보상 회로부(500)는 상기 게이트 라인(GLn, GLn+1) 상의 잔류하는 게이트 구동 신호를 방전시켜 상기 박막트랜지스터(TFT)가 요구되는 시점에 턴 오프 되도록 할 수 있다.

제2 실시예에 따른 보상회로부는 서로 다른 전압을 가지는 2개의 저전위전원을 사용하여 구성할 수 있다. 제2 저전위전원(VSS2)는 약 -15V 정도 가질 수 있다. 제2 저전위전원(VSS2)의 전압값은 이에 한정되지 않는다. 제3 저전위전원(VSS3)은 -6V 내지 -13V를 가질 수 있으며, 약 -7V 정도 가질 수 있다. 제3 저전위전원(VSS3)의 전압값은 이에 한정되지 않는다.

제3 저전위전원(VSS3)은 제2 저전위전원(VSS2)값 보다 크게 형성될 수 있다. 제3 저전위전원(VSS3)는 제1 저전위전원(VSS1)과 제2 저전위전원(VSS2) 사이 값으로 형성될 수 있다. 제1 저전위전원(VSS1)의 전압값은 -5V를 가질 수 있으나, 이에 한정되지 않는다. 제1 저전위전원(VSS1)은 게이트 구동부에 적용될 수 있으나, 제2 저전위전원(VSS2)이 적용될 수도 있다. 제3 저전위전원(VSS3)은 게이트 출력의 리플(Ripple)을 방지할 수 있다.

도 16에 도시된 바와 같이, 제1 실시예와 같이, 보상 회로부에 제2 저전위전원(VSS2)만이 연결될 경우, 게이트 구동회로의 제1 저전위전원(VSS1)과의 전압차에 의해 리플이 발생된다. 따라서, 제2 실시예와 같이, 제1 저전위전원(VSS1)과 제2 저전위전원(VSS2) 사이의 전압값을 가지는 제3 저전위전원(VSS3)을 보상 회로에 적용할 경우, 제1 실시예에서 발생되는 리플을 보다 효과적으로 제거할 수 있는 효과가 있다.

제1 저전위전원(VSS1)이 제2 저전위전원(VSS2)의 전압값 보다 크기 때문에 제3 저전위전원(VSS3) 대신 제1 저전위전원(VSS1)을 사용할 수 있으나, 이 경우, 제1 박막 트랜지스터(Ta)의 전위를 빨리 끌어내지 못하는 단점이 있다.

도 15로 돌아가서, 게이트 구동회로와 보상 회로부의 동작 관계를 살펴보면, 제1 클럭 신호(CLK1)가 하이 논리 레벨이 될 때, 우수단(ODD)의 Q1 노드는 부트스트랩되면서 제n 게이트 구동신호(Vg(n))가 제n 게이트 라인(GLn)으로 출력되고, 동시에 상기 제1 클럭 신호(CLK1)가 보상 회로부(500)를 구성하는 제1 보상부(501)의 제3 박막트랜지스터(Tc)의 게이트 단자로 공급되어 N 노드는 제2 저전위전원(VSS2)으로 방전되므로 상기 N 노드의 일부 충전된 전압에 의하여 제1 박막트랜지스터(Ta)의 턴온으로 인하여 게이트 라인 상의 n 게이트 구동신호(Vg(n))가 방전되지 않도록 한다. 그리고 제N+2 스테이지로 공급되는 제5 클럭 신호(CLK5)가 하이 논리 레벨로 천이하면 제N+2 스테이지의 Q1 노드가 부트스트랩되면서 상기 제N+2 스테이지로부터 제n+4 게이트 구동신호(Vg(n+4))가 출력되고, 상기 제n+4 게이트 구동신호(Vg(n+4))는 제1 보상부(501)의 제2 박막트랜지스터(Tb)의 게이트 단자로 공급되면서 상기 제2 박막트랜지스터(Tb)는 턴온되고, 상기 제2 박막트랜지스터(Tb)의 드레인 단자에 공급되는 하이 논리 레벨의 제5 클럭 신호(CLK5)가 N 노드로 공급되면서 상기 제1 박막트랜지스터(Ta)는 턴온되어 제N 스테이지의 제n 게이트 라인(GL n)은 방전하게 된다. 그리하여 제n 게이트 구동신호(Vg(n))가 빠르게 제2 저전위전원(VSS2)으로 천이할 수 있다. 그리고 제2 보상부(502)는 제1 보상부(501)에서 설명한 방식대로 제N+2 스테이지에 공급되는 제6 클럭 신호(CLK6)가 상기 제N+2 스테이지의 제n+5 게이트 구동신호(Vg(n+5))가 되면서 상기 제n+5 게이트 구동신호(Vg(n+5))에 의해 상기 제2 보상부(502)의 제2 박막트랜지스터(Tb)가 턴온하고 그 때 하이 논리 레벨의 제6 클럭 신호(CLK6)가 상기 제2 보상부(502)의 제1 박막트랜지스터(Ta)를 턴온시켜 제N 스테이지의 제n+1 게이트 라인(GL n+1)은 방전하게 된다. 그리하여 제n+1 게이트 구동신호(Vg(n+1))가 빠르게 제3 저전위전원(VSS3)으로 천이할 수 있다.

이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술할 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

10 종래의 액정표시패널
100 표시패널
110 화소
200 게이트 구동회로
210 쉬프트 레지스터
300 데이터 구동회로
400 타이밍 콘트롤러
500 보상 회로부
501 제1 보상부
502 제2 보상부

Claims

게이트 라인의 일단에 연결된 제N 스테이지를 포함하는 쉬프트 레지스터; 및
상기 게이트 라인의 타단에 연결된 보상 회로부;를 포함하고,
상기 쉬프트 레지스터 및 상기 보상 회로부에 제1 클럭 신호 및 제2 클럭 신호가 공급되고,
상기 제N 스테이지는 Q 노드의 전압에 의해 제어되어 상기 제1 클럭 신호를 제1 게이트 구동 신호로 출력하고,
상기 보상 회로부는 상기 제N 스테이지의 다음 스테이지가 출력하는 제2 게이트 구동 신호에 의해 제어되어 상기 제1 게이트 구동 신호를 방전시키고,
상기 보상 회로부는,
제1, 제2 및 제3 트랜지스터를 포함하고,
상기 제1 트랜지스터는 N 노드 상의 전압에 의해 제어되어 상기 제1 게이트 구동 신호를 방전시키고,
상기 제2 트랜지스터는 상기 제2 게이트 구동 신호에 의해 제어되어 상기 제2 클럭 신호를 상기 N 노드로 공급하고,
상기 제3 트랜지스터는 상기 제1 클럭 신호에 의해 제어되어 상기 N 노드에 공급되는 상기 제2 클럭 신호를 방전시키는 게이트 구동회로.
제1 항에 있어서,
상기 제1 클럭 신호가 하이(High) 논리 레벨에서 로우(Low) 논리 레벨로 천이하면 상기 제2 클럭 신호는 로우 논리 레벨에서 하이 논리 레벨로 천이하는 게이트 구동회로.
제2 항에 있어서,
상기 제2 게이트 구동 신호는 상기 제1 클럭 신호가 하이 논리 레벨을 유지하는 시 구간과 상기 제2 클럭 신호가 하이 논리 레벨을 유지하는 시 구간 사이에서 하이 논리 레벨이 되는 게이트 구동회로.
제1 항에 있어서,
상기 제1 트랜지스터는 N 노드 상의 전압에 의해 제어되어 상기 게이트 라인에 제3 저전위전원을 공급하고,
상기 제2 트랜지스터는 상기 제2 게이트 구동 신호에 의해 제어되어 상기 제2 클럭 신호를 상기 N 노드로 공급하는 게이트 구동회로.
제4 항에 있어서,
상기 제3 트랜지스터는 상기 제1 클럭 신호에 의해 제어되어 상기 N 노드에 제2 저전위전원을 공급하는 게이트 구동회로.
제5 항에 있어서,
상기 제3 저전위전원의 전압값은 상기 제2 저전위전원의 전압값 보다 큰 게이트 구동회로.
제6 항에 있어서,
상기 게이트 구동회로는 제1 저전위전원을 더 포함하고, 상기 제3 저전위전원은 상기 제1 저전위전원과 상기 제2 저전위전원의 전압값 사이를 가지는 게이트 구동회로.
제7 항에 있어서,
상기 제3 저전위전원은 -6V 내지 -13V를 가지는 게이트 구동회로.
제1 항에 따른 게이트 구동회로; 및
상기 쉬프트 레지스터가 일 측에 배치되고, 상기 보상 회로부가 타 측에 배치된 표시패널;을 포함하는 표시장치.
제9 항에 있어서,
상기 제1 클럭 신호가 하이(High) 논리 레벨에서 로우(Low) 논리 레벨로 천이하면 상기 제2 클럭 신호는 로우 논리 레벨에서 하이 논리 레벨로 천이하는 표시장치.
제10 항에 있어서,
상기 제2 게이트 구동 신호는 상기 제1 클럭 신호가 하이 논리 레벨을 유지하는 시 구간과 상기 제2 클럭 신호가 하이 논리 레벨을 유지하는 시 구간 사이에서 하이 논리 레벨이 되는 표시장치.
제9 항에 있어서,
상기 제1 트랜지스터는 N 노드 상의 전압에 의해 제어되어 상기 게이트 라인에 제3 저전위전원을 공급하고,
상기 제2 트랜지스터는 상기 제2 게이트 구동 신호에 의해 제어되어 상기 제2 클럭 신호를 상기 N 노드로 공급하는 표시장치.
제12 항에 있어서,
상기 제3 트랜지스터는 상기 제1 클럭 신호에 의해 제어되어 상기 N 노드에 제2 저전위전원을 공급하는 표시장치.
제9 항에 있어서,
상기 표시패널은 복수개 구비되고,
상기 표시패널은 하나의 영상을 분할하여 표시하는 표시장치.