KR102582158B1 - 표시장치와 그 구동방법 - Google Patents

Abstract

본 발명은 패널 내장형 게이트 구동회로를 가지며, 게이트 쉬프트 클럭의 페어 수에 상관없이 라인 메모리 수를 최소화할 수 있도록 한 표시장치와 그 구동방법에 관한 것이다.
이 표시장치는 표시패널의 게이트라인들에 스캔 펄스를 공급하는 게이트 구동회로와, 표시패널의 데이터라인들을 구동하는 데이터 구동회로와, 스캔 펄스의 생성에 필요한 게이트 스타트 펄스와 게이트 더미 클럭과 게이트 구동 클럭을 생성하는 게이트 제어회로를 포함하고, 게이트 스타트 펄스와 게이트 더미 클럭은 수직 액티브 기간에 앞선 수직 블랭크 기간 내에 위치한다.

Description

표시장치와 그 구동방법{Display Device And Driving Method Of The Same}

본 발명은 표시장치에 관한 것으로, 특히 패널 내장형 게이트 구동회로를 갖는 표시장치와 그 구동방법에 관한 것이다.

표시장치로는 액정을 이용한 액정 표시장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; OLED)를 이용한 OLED 표시장치 등이 대표적이다. OLED 표시장치와 LCD는 휴대폰, 노트북, 모니터, TV 등과 같이 소형부터 대형까지 다양한 크기로 많은 분야에 응용되고 있다.

표시장치는 화소 매트릭스를 통해 화상을 표시하는 표시 패널과, 표시 패널을 구동하는 패널 구동회로와, 패널 구동회로의 동작 타이밍을 제어하는 타이밍 콘트롤러를 포함한다. 패널 구동회로는 표시 패널의 게이트라인들을 구동하는 게이트 구동회로와 표시 패널의 데이터라인들을 구동하는 데이터 구동회로를 포함한다.

게이트 구동회로는 공정 수순, 및 제조 단가를 줄이기 위해 GIP(Gate driver In Panel) 방식의 TFT(Thin Film Transistor) 공정을 통해 표시패널의 비 표시영역에 내장되고 있다. GIP 방식의 패널 내장형 게이트 구동회로는 IC(Intergrated Circuit) 형태로 표시패널에 부착되는 IC 형 게이트 구동회로에 비해 표시장치의 베젤을 줄이는 데 유리하다.

패널 내장형 게이트 구동회로는 게이트 스타트 펄스에 따라 동작이 활성화되어 게이트 쉬프트 클럭에 동기되는 스캔 펄스를 순차적으로 생성한다. 이러한 GIP 모델의 표시장치에서 게이트 스타트 펄스와 게이트 쉬프트 클럭은 제어 회로에서 생성되어 패널 내장형 게이트 구동회로에 인가된다. 제어 회로는 도 1과 같이 한 프레임 기간 내에서 입력 영상의 데이터를 기입하기 위한 수직 액티브 기간을 정의하는 보정 데이터 인에이블 신호(NDE)를 생성하고, 보정 데이터 인에이블 신호(NDE)를 기준으로 게이트 스타트 펄스(VST)를 생성한 후에 게이트 더미 클럭과 게이트 구동 클럭을 포함한 게이트 쉬프트 클럭(CLK1~CLK8)을 생성한다. 즉, 제어 회로는 액티브 기간 내에서 게이트 스타트 펄스(VST)--->게이트 더미 클럭(CLK5,CLK6,CLK7,CLK8)--->게이트 구동 클럭(CLK1~CLK8)을 순차적으로 생성한다.

제어 회로는 라인 카운트 값(VCNT)이 "1"인 시점(수직 액티브 기간의 시작부터 시점)에 맞춰 입력 영상의 데이터를 1라인씩 순차적으로 배열하고, 이 입력 영상의 데이터를 라인 카운트 값(VCNT)이 "10"인 시점에서 EPI 인터페이스 프로토콜을 통해 데이터 구동회로에 전송하기 시작한다. 그러면, 데이터 구동회로는 전송 받은 입력 영상의 데이터를 라인 카운트 값(VCNT)이 "11"인 시점부터 1라인씩 순차적으로 표시패널에 출력하기 시작한다.

이처럼, GIP 모델의 경우에는 게이트 더미 클럭의 사용, 및 게이트 구동 클럭들 간 중첩 구동으로 인해, 보정 데이터 인에이블 신호(NDE)에 기초한 데이터 배열 타이밍과 데이터 전송 타이밍 간에 소정 시간차가 발생한다. 제어 회로는 다수의 라인 메모리를 통해 입력 영상의 데이터를 딜레이 시킴으로써 상기 소정 시간차를 극복한다. 따라서, 종래 GIP 모델의 표시장치에서는 다수의 라인 메모리들을 필요로 한다. 예컨대, 소정 시간차가 i( i는 자연수) 수평 기간인 경우 필요한 라인 메모리의 개수는 i개가 된다. 라인 메모리의 개수는 게이트 쉬프트 클럭의 페어(pair) 수에 비례하여 증가한다. 게이트 쉬프트 클럭의 페어 수가 20개인 20상 클럭으로 설계되는 종래 GIP 모델의 경우 라인 메모리가 22개만큼 필요하다.

라인 메모리의 개수가 증가하면 회로 사이즈가 커지고 제조 비용이 증가하므로, 최근의 GIP 모델의 표시장치에서는 라인 메모리를 줄일 수 있는 방안이 요구되고 있다.

따라서, 본 발명의 목적은 패널 내장형 게이트 구동회로를 가지며, 게이트 쉬프트 클럭의 페어 수에 상관없이 라인 메모리 수를 최소화할 수 있도록 한 표시장치와 그 구동방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 표시장치는 표시패널과, 상기 표시패널의 비 표시영역에 구비되며 스캔 펄스를 생성하여 상기 표시패널의 게이트라인들에 공급하는 패널 내장형 게이트 구동회로와, 상기 스캔 펄스에 동기하여 상기 표시패널의 데이터라인들에 입력 영상의 데이터를 공급하는 데이터 구동회로와, 상기 스캔 펄스의 생성에 필요한 게이트 스타트 펄스와 게이트 더미 클럭과 게이트 구동 클럭을 생성하는 게이트 제어회로를 포함한다. 이 게이트 제어회로는 한 프레임 기간 내에서 상기 입력 영상의 데이터의 기입을 위한 수직 액티브 기간을 정의하는 보정 데이터 인에이블 신호를 생성하고, 상기 수직 액티브 기간에 앞선 수직 블랭크 기간 내에서 소정 기간을 카운트하여 더미 카운트 값을 생성하고, 상기 더미 카운트 값과 상기 보정 데이터 인에이블 신호에 기초하여 게이트 스타트 펄스와 게이트 더미 클럭과 게이트 구동 클럭을 생성한다.

본 발명은 게이트 스타트 펄스와 게이트 더미 클럭들을 모두 수직 블랭크 기간 내에서 생성하기 때문에, 게이트 스타트 펄스와 게이트 더미 클럭들이 차지하는 시간만큼 입력 영상의 데이터를 딜레이시킬 필요가 없고 그에 따라 라인 메모리를 획기적으로 줄일 수 있다.

도 1은 종래 GIP 모델의 표시장치에서 라인 메모리가 증가되는 것을 설명하기 위한 도면.
도 2는 본 발명의 실시예에 따른 표시장치를 보여주는 블록도.
도 3은 도 2의 게이트 제어회로의 구성을 보여주는 블록도.
도 4는 본 발명의 실시예에 따른 표시장치의 구동 파형을 보여주는 도면.
도 5는 본 발명의 실시예에 따른 패널 내장형 게이트 구동회로의 구성을 보여주는 도면.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서, 표시장치는 액정표시장치를 중심으로 설명되지만, 본 발명의 기술적 사상은 액정표시장치에 한정되지 않고 다른 표시장치, 예컨대 유기발광 표시장치 등에도 적용될 수 있음에 주의하여야 한다.

도 2는 본 발명의 실시예에 따른 표시장치를 보여주는 블록도이다. 그리고, 도 3은 도 2의 게이트 제어회로의 구성을 보여주는 블록도이다.

도 2를 참조하면, 본 발명의 표시장치는 표시패널(10), 타이밍 콘트롤러(11), 데이터 구동회로(12), 게이트 구동회로(13), 및 게이트 제어회로(14) 등을 구비한다.

표시패널(10)은 서로 교차되는 데이터라인들 및 게이트라인들과, 매트릭스 형태로 배치된 픽셀들을 포함한다.

본 발명의 표시장치는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 등 알려져 있는 모든 액정모드로 구현될 수 있다. 또한, 본 발명의 표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다.

표시패널(10)은 액정셀(Clc)을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함한다. 표시패널(10)에서 영상 데이터(RGB)는 매트릭스 형태로 화소들이 배치된 픽셀 어레이에 표시된다. 픽셀 어레이는 하부 기판에 형성된 TFT 어레이와, 상부 기판에 형성된 컬러필터 어레이를 포함한다. TFT 어레이에서, 데이터라인들과 게이트라인들의 교차부마다 TFT들(Thin Film Transistor)이 형성된다. TFT는 게이트라인으로부터의 게이트 출력신호에 응답하여 데이터라인으로부터의 데이터 전압을 액정셀(Clc)의 화소전극(1)에 공급한다. 액정셀들(Clc) 각각은 화소전극(1)에 충전된 데이터전압과 공통전극(2)에 인가되는 공통전압(Vcom) 간의 전위차에 의해 광 투과율을 제어함으로써 원하는 계조를 구현한다. 액정셀(Clc)에는 화소전극(1)에 충전된 데이터전압을 1 프레임 기간 동안 유지시키는 스토리지 커패시터(Cst)가 접속된다. 컬러필터 어레이는 컬러필터와 블랙 매트릭스를 포함한다. 표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

데이터 구동회로(12)는 소스 드라이브 IC로 구현될 수 있다. 데이터 구동회로(12)는 타이밍 콘트롤러(11)로부터 입력 영상의 디지털 비디오 데이터(RGB)를 공급 받는다. 데이터 구동회로(12)는 타이밍 콘트롤러(11)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터(RGB)를 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔 펄스에 동기되도록 표시패널(10)의 데이터라인들에 공급한다. 데이터 구동회로(12)는 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터라인들에 접속될 수 있다.

게이트 구동회로(13)는 GIP(Gate driver In Panel) 방식으로 표시패널(10)의 하부 기판 상에 직접 형성될 수 있다. 즉, 게이트 구동회로(13)는 공정 수순, 및 제조 단가를 줄이기 위해 GIP 방식의 TFT 공정을 통해 표시패널(10)의 비 표시영역(BZ)에 내장된다. 비 표시영역(BZ)은 통상 베젤 영역이라 일컬어지며, 화상이 표시되는 픽셀 영역 바깥에 위치할 수 있다.

게이트 구동회로(13)는 게이트 제어회로(14)로부터 입력되는 게이트 스타트 펄스(VST)와 게이트 쉬프트 클럭(CLKs)을 기반으로 스캔 펄스(게이트 펄스)를 생성하고, 이 스캔 펄스를 라인 순차 방식으로 게이트라인들에 공급한다. 스캔 펄스에 따라 데이터전압이 충전될 1 픽셀라인이 선택되게 된다. 여기서, 게이트 쉬프트 클럭(CLKs)은 게이트 더미 클럭과 게이트 구동 클럭을 포함한다.

게이트 구동회로(13)는 i(i는 자연수) 개의 더미 스테이지들과 j(j는 i보다 큰 자연수) 개의 게이트 출력 스테이지들을 포함한 게이트 쉬프트 레지스터로 구현될 수 있다. 게이트 출력 스테이지들은 게이트라인들에 일대일로 접속되어 게이트라인들에 스캔 펄스를 출력하는 데 반해, 더미 스테이지들은 게이트라인들에 접속되지 않고 일부 게이트 출력 스테이지들에 연결되어 그 게이트 출력 스테이지들을 셋 시키는 역할을 한다. 더미 스테이지들은 최상단 게이트 출력 스테이지의 앞단에 위치한다. 제1 내지 제i 더미 스테이지들은 게이트 스타트 펄스(VST)에 응답하여 동시에 셋 되어 게이트 더미 클럭에 따라 순차적으로 위상이 지연되는 제1 내지 제i 더미 출력신호를 생성한다. 제1 내지 제i 게이트 출력 스테이지는 각각 제1 내지 제i 더미 출력신호에 응답하여 순차적으로 셋 되고, 게이트 구동 클럭에 따라 순차적으로 위상이 지연되는 제1 내지 제i 스캔 펄스를 출력한다. 그리고, 제i+1 내지 제j 게이트 출력 스테이지 각각 제1 내지 제j-4 스캔 펄스에 응답하여 순차적으로 셋 되고, 게이트 구동 클럭에 따라 순차적으로 위상이 지연되는 제i+1 내지 제j 스캔 펄스를 출력한다.

타이밍 콘트롤러(11)는 소정의 인터페이스 회로를 통해 외부의 호스트 시스템(미도시)으로부터 디지털 비디오 데이터(RGB)를 입력받고, 그 디지털 비디오 데이터(RGB)를 소정의 인터페이스 회로를 통해 데이터 구동회로(12)에 전송한다.

타이밍 콘트롤러(11)는 소정의 인터페이스 회로를 통해 호스트 시스템으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE) 등의 타이밍신호를 입력 받는다. 타이밍 콘트롤러(11)는 호스트 시스템으로부터의 타이밍 신호를 기준으로 데이터 구동회로(12)와 게이트 제어회로(14)의 동작 타이밍을 제어할 수 있다.

게이트 제어회로(14)는 타이밍 콘트롤러(11)로부터의 타이밍 신호(Vsync, Hsync, DE)를 참조로 게이트 스타트 펄스(VST)와 게이트 쉬프트 클럭(CLKs)을 생성하고, 이 신호들(VST, CLKs)을 표시패널(10)에 형성된 TFT를 스위칭시킬 수 있는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한 후 게이트 구동회로(13)에 공급한다. 게이트 제어회로(14)는 더미 카운트 값을 기초로 게이트 스타트 펄스(VST)와 게이트 더미 클럭의 생성 타이밍을 제어함으로써, 게이트 스타트 펄스(VST)와 게이트 더미 클럭이 수직 액티브 기간에 앞선 수직 블랭크 기간 내에 위치하도록 하여, 종래 기술에서 문제되는 데이터 배열 타이밍과 데이터 전송 타이밍 간의 소정 시간차를 없애고 라인 메모리의 개수를 최소화할 수 있다.

도 3은 도 2의 게이트 제어회로(14)의 구성을 보여주는 블록도이다. 도 4는 본 발명의 실시예에 따른 표시장치의 구동 파형을 보여준다.

도 3 및 도 4를 참조하면, 본 발명의 실시예에 따른 게이트 제어회로(14)는 수직 액티브 기간을 정의하는 보정 데이터 인에이블 신호(NDE)를 생성하고, 수직 액티브 기간에 앞선 수직 블랭크 기간 내에서 소정 기간을 카운트하여 더미 카운트 값(DCNT)을 생성하고, 더미 카운트 값(DCNT)과 보정 데이터 인에이블 신호(NDE)에 기초하여 스캔 펄스의 생성에 필요한 게이트 스타트 펄스(VST)와 게이트 더미 클럭과 게이트 구동 클럭을 생성한다. 이를 위해, 게이트 제어회로(14)는 데이터 맵핑부(141), 게이트 옵션부(142), 더미 카운트 생성부(143), 게이트 제어신호 생성부(144), 및 클럭 출력부(145)를 포함한다.

데이터 맵핑부(141)는 데이터 인에이블 신호(DE)를 표시패널(10)의 모델 및 스펙에 맞게 변조하여 보정 데이터 인에이블 신호(NDE)를 생성한다. 그리고, 데이터 맵핑부(141)는 보정 데이터 인에이블 신호(NDE)에 맞추어 EPI 인터페이스 프로토콜을 위한 EPI 데이터를 생성한다. 데이터 맵핑부(141)는 EPI 데이터 즉, 입력 영상의 데이터를 보정 데이터 인에이블 신호(NDE)에 따라 배열하고 딜레이 없이 EPI 데이터를 데이터 구동회로에 전송한다. 따라서, 보정 데이터 인에이블 신호(NDE)는 입력 영상의 데이터 기입을 위한 수직 액티브 기간을 정의하는 신호가 된다. 수직 액티브 기간 동안 보정 데이터 인에이블 신호(NDE)는 다수의 펄스들로 구현된다. 보정 데이터 인에이블 신호(NDE)의 1 펄스 폭은 1 픽셀 라인에 대한 데이터 기입 기간을 지시하는 1 수평기간에 대응된다. 따라서, 수직 액티브 기간은 라인 카운트 값(VCNT) 1~Y(Y는 수직 해상도)에 해당된다. 한 프레임 기간 중에서 수직 액티브 기간이 제외한 나머지 기간은 수직 블랭크 기간이 되며, 수직 블랭크 기간 동안 보정 데이터 인에이블 신호(NDE)는 생성되지 않는다. 수직 블랭크 기간에 대한 라인 카운트 값(VCNT)은 "0"이 된다.

게이트 옵션부(142)는 게이트 더미 클럭과 게이트 구동 클럭을 포함한 게이트 쉬프트 클럭의 페어 수를 결정하기 위한 옵션 핀을 포함한다. 옵션 핀은 선택 제어신호에 따라 4상 게이트 쉬프트 클럭(CLK1~CLK4), 8상 게이트 쉬프트 클럭(CLK1~CLK8), 10상 게이트 쉬프트 클럭(CLK1~CLK10), 20상 게이트 쉬프트 클럭(CLK1~CLK20) 중 어느 하나를 게이트 쉬프트 클럭으로 선택할 수 있다. 도 4에는 게이트 쉬프트 클럭의 페어 수가 8개인 8상 게이트 쉬프트 클럭(CLK1~CLK8)이 예시되어 있다.

더미 카운트 생성부(143)는 수직 블랭크 기간 내에서 소정 기간을 카운트하여 더미 카운트 값(DCNT)을 생성한다. 구체적으로, 더미 카운트 생성부(143)는 수직 블랭크 기간을 기준 펄스(보정 데이터 인에이블 신호(NDE)의 1 펄스와 동일함)로 카운트하여 블랭크 카운트 값(1~90)을 생성하고, 블랭크 카운트 값(1~90)을 기준으로 더미 카운트 값(DCNT)을 생성한다. 예를 들어, 더미 카운트 생성부(143)는 블랭크 카운트 값 "81~90"을 더미 카운트 값(DCNT) "1~10"으로 생성할 수 있다. 한편, 소정 기간과 더미 카운트 값은, 게이트 쉬프트 클럭의 페어 수에 따라 다르게 결정된다. 소정 기간과 더미 카운트 값은, 게이트 쉬프트 클럭의 페어 수에 비례하여 증가할 수 있다.

게이트 제어신호 생성부(144)는 더미 카운트 값(DCNT)과 보정 데이터 인에이블 신호(NDE)에 기초하여 게이트 스타트 펄스(VST)를 생성한다. 게이트 제어신호 생성부(144)는 더미 카운트 값(DCNT) "1~4"를 기초로 4 수평 기간의 펄스 폭을 갖는 게이트 스타트 펄스(VST)를 생성할 수 있다. 또한, 게이트 제어신호 생성부(144)는 더미 카운트 값(DCNT)과 보정 데이터 인에이블 신호(NDE)에 기초하여 제1 제어 클럭(GCLK)과 제2 제어 클럭(MCLK)을 더 생성한다.

클럭 출력부(145)는 게이트 스타트 펄스(VST)를 게이트 구동회로에 출력함과 아울러, 제1 제어 클럭(GCLK)과 제2 제어 클럭(MCLK)에 기초하여 게이트 쉬프트 클럭(CLK1~CLK8)을 생성하고, 이 게이트 쉬프트 클럭(CLK1~CLK8)을 게이트 구동회로에 출력한다. 게이트 쉬프트 클럭(CLK1~CLK8)은 다수의 게이트 더미 클럭들과 다수의 게이트 구동 클럭들을 포함한다. 게이트 쉬프트 클럭(CLK1~CLK8)은 4 수평 기간의 펄스 폭을 가지며, 이웃한 클럭들 간에 3 수평 기간씩 중첩될 수 있다. 게이트 쉬프트 클럭의 펄스 폭 및 중첩 기간은 게이트 쉬프트 클럭의 페어 수에 비례하여 증가할 수 있다.

본 발명에 따르면, 게이트 스타트 펄스(VST)와 게이트 더미 클럭은 수직 블랭크 기간 내에 위치한다. 그리고, 게이트 스타트 펄스(VST)는 게이트 더미 클럭에 앞서고, 게이트 더미 클럭은 보정 데이터 인에이블 신호(NDE)에 앞선다. 도 1의 종래 기술에서는 게이트 스타트 펄스(VST)와 게이트 더미 클럭들을 모두 수직 액티브 기간 내에서 생성하였기 때문에, 게이트 스타트 펄스(VST)와 게이트 더미 클럭들이 차지하는 시간만큼 입력 영상의 데이터를 딜레이시킬 수밖에 없었고 그를 위한 많은 개수의 라인 메모리가 필요하였다. 이에 반해, 본 발명은 게이트 스타트 펄스(VST)와 게이트 더미 클럭들을 모두 수직 블랭크 기간 내에서 생성하기 때문에, 게이트 스타트 펄스(VST)와 게이트 더미 클럭들이 차지하는 시간만큼 입력 영상의 데이터를 딜레이시킬 필요가 없고 그에 따라 라인 메모리를 획기적으로 줄일 수 있다.

도 5는 본 발명의 실시예에 따른 패널 내장형 게이트 구동회로(13)의 구성을 보여준다.

도 4와 함께 도 5를 참조하면, 본 발명의 실시예에 따른 패널 내장형 게이트 구동회로(13)는 종속적(cascade)으로 접속된 다수의 게이트 출력 스테이지들(SG1~SG6, ...)을 포함하여 순차적으로 스캔 펄스(G#1~G#6,...)를 생성할 수 있다. 패널 내장형 게이트 구동회로(13)는 안정적인 게이트 출력을 위하여 제1 게이트 출력 스테이지(SG1)의 전단에 더미 스테이지들(DSG1~DSG4)을 포함한다. 더미 스테이지들(DSG1~DSG4)은 외부로부터 인가되는 게이트 스타트 펄스(VST)에 응답하여 동시에 셋되고, 게이트 더미 클럭에 동기되어 순차적으로 위상이 지연되는 제1 내지 제4 더미 출력신호(DG#1~DG#4)를 출력한다.

제1 내지 제4 게이트 출력 스테이지(SG1~SG4)는 각각 제1 내지 제4 더미 출력신호(DG#1~DG#4)에 응답하여 순차적으로 셋되고, 게이트 구동 클럭(CLK1~CLK4)에 동기되어 순차적으로 위상이 지연되는 제1 내지 제4 스캔 펄스(G#1~G#4)를 출력한다. 그리고, 제5 내지 제n 게이트 출력 스테이지(SG5,SG6,...)는 각각 제1 내지 제n-4 스캔 펄스(G#1~G#n-4)에 응답하여 순차적으로 셋되고, 게이트 구동 클럭(CLK1~CLK8)에 동기되어 순차적으로 위상이 지연되는 제5 내지 제n 스캔 펄스(G#5~G#n)를 출력한다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10 : 표시패널 11 : 타이밍 콘트롤러
12 : 데이터 구동회로 13 : 게이트 구동회로
14: 게이트 제어회로

Claims (8)

1. 표시패널;
   상기 표시패널의 비 표시영역에 구비되며 스캔 펄스를 생성하여 상기 표시패널의 게이트라인들에 공급하는 패널 내장형 게이트 구동회로;
   상기 스캔 펄스에 동기하여 상기 표시패널의 데이터라인들에 입력 영상의 데이터를 공급하는 데이터 구동회로; 및
   한 프레임 기간 내에서 상기 입력 영상의 데이터의 기입을 위한 수직 액티브 기간을 정의하는 보정 데이터 인에이블 신호를 생성하고, 상기 수직 액티브 기간에 앞선 수직 블랭크 기간 내에서 소정 기간을 카운트하여 더미 카운트 값을 생성하고, 상기 더미 카운트 값과 상기 보정 데이터 인에이블 신호에 기초하여 상기 스캔 펄스의 생성에 필요한 게이트 스타트 펄스와 게이트 더미 클럭과 게이트 구동 클럭을 생성하는 게이트 제어회로를 포함하고,
   상기 게이트 스타트 펄스와 상기 게이트 더미 클럭은 상기 수직 블랭크 기간 내에 위치하는 표시장치.
2. 제 1 항에 있어서,
   상기 입력 영상의 데이터는 보정 데이터 인에이블 신호에 따라 배열되고 딜레이 없이 상기 데이터 구동회로에 전송되는 표시장치.
3. 제 1 항에 있어서,
   상기 소정 기간과 상기 더미 카운트 값은, 상기 게이트 더미 클럭과 상기 게이트 구동 클럭을 포함한 게이트 쉬프트 클럭의 페어 수에 따라 다르게 결정되는 표시장치.
4. 제 1 항에 있어서,
   상기 게이트 스타트 펄스는 상기 게이트 더미 클럭에 앞서고, 상기 게이트 더미 클럭은 상기 보정 데이터 인에이블 신호에 앞서는 표시장치.
5. 표시패널과, 상기 표시패널의 비 표시영역에 구비되며 스캔 펄스를 생성하여 상기 표시패널의 게이트라인들에 공급하는 패널 내장형 게이트 구동회로와, 상기 스캔 펄스에 동기하여 상기 표시패널의 데이터라인들에 입력 영상의 데이터를 공급하는 데이터 구동회로를 갖는 표시장치의 구동방법에 있어서,
   한 프레임 기간 내에서 상기 입력 영상의 데이터의 기입을 위한 수직 액티브 기간을 정의하는 보정 데이터 인에이블 신호를 생성하는 단계;
   상기 수직 액티브 기간에 앞선 수직 블랭크 기간 내에서 소정 기간을 카운트하여 더미 카운트 값을 생성하는 단계; 및
   상기 더미 카운트 값과 상기 보정 데이터 인에이블 신호에 기초하여 상기 스캔 펄스의 생성에 필요한 게이트 스타트 펄스와 게이트 더미 클럭과 게이트 구동 클럭을 생성하는 단계를 포함하고,
   상기 게이트 스타트 펄스와 상기 게이트 더미 클럭은 상기 수직 블랭크 기간 내에 위치하는 표시장치의 구동방법.
6. 제 5 항에 있어서,
   상기 입력 영상의 데이터는 보정 데이터 인에이블 신호에 따라 배열되고 딜레이 없이 상기 데이터 구동회로에 전송되는 표시장치의 구동방법.
7. 제 5 항에 있어서,
   상기 소정 기간과 상기 더미 카운트 값은, 상기 게이트 더미 클럭과 상기 게이트 구동 클럭을 포함한 게이트 쉬프트 클럭의 페어 수에 따라 다르게 결정되는 표시장치의 구동방법.
8. 제 5 항에 있어서,
   상기 게이트 스타트 펄스는 상기 게이트 더미 클럭에 앞서고, 상기 게이트 더미 클럭은 상기 보정 데이터 인에이블 신호에 앞서는 표시장치의 구동방법.