KR102541445B1 - 디스플레이 장치 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 디스플레이 장치는, 액티브 영역, 액티브 영역으로부터 바깥쪽으로 연장된 회로 영역과, 회로 영역으로부터 바깥쪽으로 연장된 씰링 영역을 가지는 제1 기판, 제1 기판을 커버하는 제2 기판, 및 제1 기판과 제2 기판 사이에 형성되며, 회로 영역의 일부를 커버하는 씰링부를 포함하며, 회로 영역에는 액티브 영역의 소자와 전기적으로 연결되는 회로 배선이 구비되고, 씰링부의 적어도 일부는 회로 배선의 상부에 배치되며, 씰링부와 회로 배선 사이에 픽셀 정의막이 배치될 수 있다.
Description
본 발명의 실시예들은 디스플레이 장치에 관한 것이다.
통상적으로, 박막 트랜지스터(Thin film transistor, TFT)를 구비한 유기 발광 디스플레이 장치(Organic light emitting display device)와 같은 디스플레이 장치는 스마트 폰, 태블릿 퍼스널 컴퓨터, 초슬림 노트북, 디지털 카메라, 비디오 카메라, 휴대 정보 단말기와 같은 모바일 기기용 디스플레이 장치나, 초박형 텔레비전과 같은 전자/전기 제품에 적용할 수 있어서 각광받고 있다
유기 발광 디스플레이 장치는 유기 발광 소자를 외부로부터 보호하기 위하여 상하 기판 사이를 씰링(Sealing)을 해야한다. 이를 위하여, 상하 기판 사이에 씰링재를 개재하고, 소정의 에너지를 인가하여 씰링재를 용융시키는 것에 의하여 복수의 기판을 접합하게 된다. 이 때, 씰링되는 부분의 구조적 강도를 유지할 필요가 있다.
본 발명의 실시예들은 디스플레이 장치를 제공한다.
본 발명의 일 실시예에 따른 디스플레이 장치는, 액티브 영역과, 상기 액티브 영역으로부터 바깥쪽으로 연장된 회로 영역과, 상기 회로 영역으로부터 바깥쪽으로 연장된 씰링 영역을 가지는 제1 기판; 상기 제1 기판을 커버하는 제2 기판; 및 상기 제1 기판과 상기 제2 기판 사이에 형성되며, 상기 회로 영역의 일부를 커버하는 씰링부;를 포함하며, 상기 회로 영역에는 상기 액티브 영역의 소자와 전기적으로 연결되는 회로 배선이 구비되고, 상기 씰링부의 적어도 일부는 상기 회로 배선의 상부에 배치되며, 상기 씰링부와 상기 회로 배선 사이에 픽셀 정의막이 배치될 수 있다.
본 실시예에 있어서 상기 회로 배선과 상기 픽셀 정의막의 상부면 사이에는 컬럼부가 배치될 수 있다.
본 실시예에 있어서 상기 픽셀 정의막는 상기 컬럼부와 일체로 형성될 수 있다.
본 실시예에 있어서 상기 회로 영역에는 외부로부터 전원을 인가하는 전원 배선이 포함되며, 상기 회로 배선은 상기 전원 배선과 단차를 두고 전기적으로 연결될 수 있다.
본 실시예에 있어서 상기 회로 배선의 하부에는 소스 전극과 드레인 전극을 구비하는 박막 트랜지스터가 배치되고, 상기 회로 배선과 상기 박막 트랜지스터 사이에는 평탄화막이 배치될 수 있다.
본 실시예에 있어서 상기 픽셀 정의막은 상기 박막 트랜지스터가 배치되는 영역까지 연장될 수 있다.
본 실시예에 있어서 상기 컬럼부는 상기 박막 트랜지스터의 상부에 배치될 수 있다.
본 실시예에 있어서 상기 회로 배선과 상기 평탄화막 사이에는 단차부가 배치될 수 있다.
본 실시예에 있어서 상기 평탄화막과 상기 단차부는 일체로 형성될 수 있다.
본 실시예에 있어서 상기 단차부는 상기 박막 트랜지스터의 상부에 배치될 수 있다.
본 실시예에 있어서 상기 단차부의 높이는 상기 씰링부를 씰링하는 과정에서 상기 회로 배선에 인가되는 압력에 따라 결정될 수 있다.
본 발명의 실시예들에 따른 디스플레이 장치는 씰링 과정에서 이물질 등에 의해 발생될 수 있는 회로 영역의 변형을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 평면도이다.
도 2는 도 1의 디스플레이 장치의 II-II'선을 따라 절취한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시한 단면도이다.
도 2는 도 1의 디스플레이 장치의 II-II'선을 따라 절취한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
제 1, 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되어서는 안된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "가지다k등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
한편, 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 배치된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이장치(1)를 도시한 개략적인 평면도이다. 도 2는 도 1의 디스플레이 장치(1)의 II-II'선을 따라 절취한 단면도이다.
본 실시예에 있어서, 상기 디스플레이 장치(1)는 유기 발광 디스플레이 장치(organic light emitting display device, OLED)를 예를 들어 설명하나, 소정의 전원이 인가되어서 화상을 구현하는 디스플레이 장치, 예컨대, 액정 디스플레이 장치(liquid crystal display device, LCD)나, 전계 방출 디스플레이 장치(field emission display device, FED)나, 전자 종이 디스플레이 장치(electronic paper display device, EPD) 등 어느 하나의 디스플레이 장치에 한정되는 것은 아니다.
도 1 내지 도 2를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치(1)는, 제1 기판(101), 제2 기판(102)과 제1 기판(101) 상에 표시 영역(AA), 표시 영역(AA)의 바깥쪽으로 연장된 회로 영역(circuit area, CA)과, 회로 영역(CA)의 바깥쪽으로 연장된 씰링 영역(cell seal area, CSA)을 포함한다.
디스플레이 장치(1)는 화상을 표시하는 표시 영역(AA)와 관계없는 영역인 데드 스페이스(dead space)를 축소하기 위해, 예를 들어, 씰링부(500)가 형성되는 씰링 영역(CSA)의 폭을 줄이거나, 또는, 개별적인 디스플레이 장치로 분리하기 위한 영역인 컷팅 영역(미도시)의 마진(margin)을 줄일 수 있다. 그러나, 씰링부(500)의 폭이 줄어들게 되면, 제1 기판(101)과 제2 기판(102)의 접착력이 저하될 수 있다.
본 실시예에 있어서, 씰링부(500)는, 데드 스페이스를 줄이면서 제1 기판(101)과 제2 기판(102)의 접착력을 향상시키기 위해, 신호 배선(300)이 배치되는 회로 영역(CA)까지 연장될 수 있다.
이하에서는 도 2를 참조하여 세부 구성을 보다 자세히 설명한다.
제1 기판(101)은 가요성 기판일 수 있으며, 내열성 및 내구성이 우수한 플라스틱으로 구성할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며 제1 기판(201)은 금속이나 유리 등 다양한 소재로 구성될 수 있다.
제1 기판(101) 상에는 배리어층(103)이 형성될 수 있다. 배리어층(103)은 제1 기판(101)의 표면을 평활하게 하고, 수분이나, 외기의 침투를 방지하는 역할을 한다. 배리어층(103)은 실리콘 옥사이드와 같은 무기막이나, 폴리이미드와 같은 유기막이나, 무기막 및 유기막이 적층된 구조일 수 있다.
액티브 영역(AA) 및 회로 영역(CA)에는 적어도 하나의 박막 트랜지스터(TFT)가 형성될 수 있다. 박막 트랜지스터(TFT)는 복수로 구성될 수 있다. 예를 들어, 두 종류의 박막 트랜지스터(TFT1, TFT2)가 각각 액티브 영역(AA) 및 회로 영역(CA)에 배치될 수 있다. 다만, 이는 예시적인 것일 뿐, 본 발명이 이에 한정되는 것은 아니다.
액티브 영역(AA)에 배치된 제 1 박막 트랜지스터(TFT1)는 제 1 반도체 활성층(204), 제 1 게이트 전극(205), 제 1 소스 전극(206), 및 제 1 드레인 전극(207)을 포함한다. 상기 제 1 게이트 전극(205)과, 제 1 반도체 활성층(204) 사이에는 이들 간의 절연을 위한 제 1 게이트 절연막(208) 및 제 2 게이트 절연막(209)이 개재될 수 있다.
회로 영역(CA)에 배치된 제 2 박막 트랜지스터(TFT2)는 제 2 반도체 활성층(210), 제 2 게이트 전극(211), 제 2 소스 전극(212), 및 제 2 드레인 전극(213)을 포함한다. 상기 제 2 게이트 전극(212)과 제 2 반도체 활성층(210) 사이에는 이들 간의 절연을 위한 제 1 게이트 절연막(208)이 개재될 수 있다.
제 1 박막 트랜지스터(TFT1)는 반도체 활성층과 게이트 전극 사이에 제 2 게이트 절연막(209)이 더 포함되어 제 1 박막 트랜지스터(TFT1)는 제 2 박막 트랜지스터(TFT2)보다 두꺼운 게이트 절연막을 가지고 있다. 두꺼운 게이트 절연막을 가지고 있는 경우, 게이트 전극에 인가되는 게이트 전압의 구동 범위가 더 넓어질 수 있다. 예를 들어, 제 1 박막 트랜지스터(TFT1)는 유기 발광 소자(OLED)를 구동하는 구동 박막 트랜지스터인 경우, 제 1 박막 트랜지스터(TFT1)의 구동 범위가 넓어져 유기 발광 소자(OLED)로부터 발광되는 빛이 보다 풍부한 계조를 가질 수 있도록 제어할 수 있다. 또한, 제 1 박막 트랜지스터(TFT1)의 제 1 게이트 전극(205)과, 제 2 박막 트랜지스터(TFT2)의 제 2 게이트 전극(211)는 서로 다른 층에 형성됨으로서, 제 1 박막 트랜지스터(TFT1)와, 제 2 박막 트랜지스터(TFT2)를 인접하게 배치하여도 간섭이 발생하지 않기 때문에 동일한 면적에 보다 많은 소자를 배치할 수 있다.
제 1 반도체 활성층(204) 및 제 2 반도체 활성층(210)은 배리어층(203) 상에 형성될 수 있다. 제 1 반도체 활성층(204) 및 제 2 반도체 활성층(210)은 비정질 실리콘(amorphous silicon) 또는 폴리 실리콘(poly silicon)과 같은 무기 반도체나, 유기 반도체가 사용될 수 있다.
제 1 게이트 절연막(208)은 배리어층(203) 상에 형성되며, 상기 제 1 반도체 활성층(204) 및 제 2 반도체 활성층(210)을 커버한다.
제 2 게이트 전극(211)은 제 1 게이트 절연막(208) 상에 형성되며, 제 2 반도체 활성층(210)의 일 부분과 중첩될 수 있다.
제 2 게이트 절연막(209)은 제 2 게이트 전극(211)을 커버한다.
제 1 게이트 전극(205)은 제 2 게이트 절연막(209) 상에 형성되며, 제 1 반도체 활성층(204)의 일 부분과 중첩될 수 있다.
제 1 게이트 전극(205) 및 제 2 게이트 전극(211)은 Au, Ag, Cu, Ni, Pt, Pd, Al, Mo, Cr 등의 단일막, 또는, 다층막을 포함하거나, Al:Nd, Mo:W와 같은 합금을 포함한다.
제 1 게이트 절연막(208) 및 제 2 게이트 절연막(209)은 실리콘 산화물이나, 실리콘 질화물이나, 금속 산화물과 같은 무기막을 포함한다. 제 1 게이트 절연막(208) 및 제 2 게이트 절연막(209)은 상술한 바와 같이 단일층, 또는 복층으로 형성될 수 있다.
층간 절연막(214)은 상기 제 1 게이트 전극(205)을 커버한다. 층간 절연막(214)은 실리콘 산화물, 또는, 실리콘 질화물 등과 같은 무기막으로 형성될 수 있다. 일 실시예에 있어서, 층간 절연막(214)은 유기막으로 형성할 수 있다.
층간 절연막(214) 상에는 제 1 소스 전극(206)과, 제 1 드레인 전극(207)이 형성되며, 이들은 콘택 홀을 통하여 제 1 반도체 활성층(204)과 콘택된다. 또한, 상기 층간 절연막(214) 상에는 제 2 소스 전극(212)과, 제 2 드레인 전극(213)이 형성되며, 이들은 콘택 홀을 통하여 제 2 반도체 활성층(210)과 콘택된다. 제 1 소스 전극(206), 제 2 소스 전극(212), 제 1 드레인 전극(207), 및 제 2 드레인 전극(213)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 전도성 물질 등을 포함한다.
상기와 같은 박막 트랜지스터(TFT)의 구조는 반드시 이에 한정되는 것은 아니며, 다양한 형태의 박막 트랜지스터(TFT)의 구조가 적용 가능하다. 예를 들면, 상기 박막 트랜지스터(TFT)는 탑 게이트(top gate) 구조로 형성된 것이나, 제 1 게이트 전극(205)이 제 1 반도체 활성층(204) 하부에 배치된 바텀 게이트(bottom gate) 구조로 형성될 수 있다.
회로 영역(CA)에는 커패시터(215)가 형성될 수 있다. 상기 액티브 영역에 커패시터가 형성될 수 있음은 물론이다.
커패시터(215)는 제 1 커패시터 전극(216), 제 2 커패시터 전극(217), 및, 이들 사이에 개재되는 제 2 게이트 절연막(209)을 포함한다. 제 1 커패시터 전극(216)은 제 2 게이트 전극(211)과 동일한 물질로 형성될 수 있으며, 제 2 커패시터 전극(217)은 제 1 게이트 전극(205)과 동일한 물질로 형성될 수 있다.
평탄화막(218)은 층간 절연막(214) 상에 형성되어 박막 트랜지스터(TFT1, TFT2), 및 커패시터(215)을 커버한다. 평탄화막(218)은 상부에 형성될 유기 발광 소자(OLED)의 발광 효율을 높이기 위하여 박막의 단차를 없애고, 평탄화시키는 역할을 한다. 평탄화막(218)은 제 1 드레인 전극(207)의 일부를 노출시키는 관통홀을 가질 수 있다.
평탄화막(218)은 절연체로 형성될 수 있다. 예컨대, 상기 평탄화막(218)은 무기물, 유기물, 또는 유기/무기 복합물로 단층 또는 복수층의 구조로 형성될 수 있으며, 다양한 증착 방법에 의하여 형성될 수 있다. 일 실시예에 있어서, 평탄화막(218)은 아크릴계 수지(polyacrlates resin), 에폭시 수지(epoxy resin), 벤조사이클로부(benzocyclobutene, BCB) 등과 같은 유기물, 또는, 실리콘 질화물(SiNx) 등과 같은 무기물로 형성될 수 있다.
다만, 본 발명이 이에 한정되는 것은 아니고, 평탄화막(218)과, 층간 절연막(214)중 어느 하나는 생략되어도 무방하다.
유기 발광 소자(OLED)는 평탄화막(218) 상에 형성된다. 유기 발광 소자(OLED)는 제 1 전극(219), 유기 발광층을 포함하는 중간층(220), 및 제 2 전극(221)을 포함한다.
픽셀 정의막(222)은 상기 평탄화막(218) 및 상기 제 1 전극(219)의 일부를 커버하며, 픽셀 영역(pixel Area, PA)과 비픽셀 영역(non-pixel area, NPA)을 정의한다. 픽셀 정의막(222)은 유기물이나, 무기물로 형성된다. 이를테면, 픽셀 정의막(222)은 폴리이미드, 폴리아마이드, 벤조사이클로부텐, 아크릴 수지, 페놀 수지 등과 같은 유기물이나, SiNx와 같은 무기물로 형성할 수 있다. 픽셀 정의막(222)은 단일막, 또는, 다중막으로 구성될 수 있다.
유기 발광 소자(OLED)의 제 1 전극(219)과, 제 2 전극(221)으로부터 주입되는 정공과 전자는 중간층(220)의 유기 발광층에서 결합하면서 빛이 발생할 수 있다.
중간층(220)은 유기 발광층을 구비할 수 있다. 선택적인 다른 예로서, 중간층(220)은 유기 발광층(emissive layer)을 구비하고, 그 외에 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transport layer, HTL), 전자 수송층(electron transport layer, ETL), 전자 주입층(electron injection layer, EIL)중 적어도 어느 하나를 더 구비할 수 있다. 본 실시예에서는 이에 한정되지 않고, 중간층(220)이 유기 발광층을 구비하고, 기타 다양한 기능층을 더 구비할 수 있다.
중간층(220) 상에는 제 2 전극(221)이 형성될 수 있다. 상기 제 2 전극(221)은 제 1 전극(219)과 전계를 형성하여, 상기 중간층(220)에서 광이 방출될 수 있게 한다. 제 1 전극(219)은 픽셀마다 패터닝될 수 있으며, 제 2 전극(221)은 모든 픽셀에 걸쳐 공통된 전압이 인가되도록 형성될 수 있다.
제 1 전극(219) 및 제 2 전극(221)은 투명 전극 또는 반사형 전극을 구비할 수 있다.
제 1 전극(219)은 애노드로 기능하는 것으로서, 다양한 도전성 소재로 형성될 수 있다. 제 1 전극(219)은 투명 전극이나, 반사형 전극으로 형성될 수 있다.
이를테면, 상기 제 1 전극(219)이 투명 전극으로 사용시, 상기 제 1 전극(219)은 ITO, IZO, ZnO, In2O3 등의 투명 도전막을 포함한다. 제 1 전극(219)이 반사형 전극으로 사용시, 제 1 전극(219)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 반사막을 형성하고, 이후, 반사막의 상부에 ITO, IZO, ZnO, In2O3 등의 투명 도전막을 형성할 수 있다.
제 2 전극(221)은 캐소드로 기능할 수 있다. 제 2 전극(221)은 제 1 전극(219)과 마찬가지로 투명 전극 또는 반사형 전극으로 형성될 수 있다.
예컨대, 제 2 전극(221)이 투명 전극으로 사용시, 일 함수가 작은 금속, 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Mg 및 이들의 화합물이 중간층(220) 상에 증착되고, 이후, 상기 금속 및 이들의 화합물 위에 ITO, IZO, ZnO, In2O3 등의 투명 도전막이 더 형성할 수 있다. 제 2 전극(221)이 반사형 전극으로 사용시, Li, Ca, LiF/Ca, LiF/Al, Al, Mg 및 이들의 화합물로 형성할 수 있다.
제 1 전극(219)은 애노드로, 제 2 전극(221)은 캐소드로 기능할 수 있으나, 이에 한정되지 않는다. 예를 들면, 제 1 전극(219)이 캐소드로, 제 2 전극(221)이 애노드로 기능할 수 있다.
스페이서(234)는 비픽셀 영역(NPA)에 배치될 수 있다. 스페이서(234)는 제1 기판(101)과 제2 기판(102) 사이에 배치되어 제1 기판(101)과 제2 기판(102) 사이의 간격을 유지할 수 있다. 스페이서(234)를 배치함으로써 외부 충격에 의하여 표시 특성이 저하되지 않을 수 있다. 스페이서(234)는 픽셀 정의막(222)으로부터 제2 기판(102)을 향하여 돌출되도록 픽셀 정의막(222) 상에 형성될 수 있다. 스페이서(234)의 상부에는 제 2 전극(221) 이 배치될 수 있다.
회로 영역(CA)에는 다양한 회로 패턴이 형성될 수 있다. 예컨대, 전원 공급 패턴, 정전기 방지 패턴 및 기타 다양한 회로 패턴이 형성될 수 있다.
일 실시예에 있어서, 회로 영역(CA)에는 회로 배선(223)이 형성된다. 회로 배선(223)은 평탄화막(218) 상에 형성될 수 있다. 회로 배선(223)은 상기 제 1 전극(219)과 동일한 소재로 형성될 수 있다. 회로 배선(223)은 유기 발광 소자(OLED)의 제 2 전극(221)에 전기적으로 연결된 배선일 수 있다.
회로 배선(223)은 전원 배선(224)과 연결된다. 전원 배선(224)은 층간 절연막(214) 상에 형성될 수 있다. 전원 배선(224)은 제 1 소스 전극(206), 제 2 소스 전극(212), 제 1 드레인 전극(207), 및 제 2 드레인 전극(213)과 동일한 소재로 형성될 수 있다. 전원 배선(224)은 외부로부터 전원이 인가되는 배선일 수 있다.
제1 기판(101) 상에는 제2 기판(102)이 결합된다. 제2 기판(102)은 외부의 수분이나 산소 등으로부터 유기 발광 소자(OLED) 및 다른 박막을 보호할 수 있다. 제2 기판(102)은 강성을 가지는 글래스 기판이나, 폴리머 기판이나, 유연성을 가지는 필름일 수 있다. 제2 기판(102)은 유기막과 무기막이 교대로 적층된 구조일 수 있다.
제1 기판(101)과, 제2 기판(102) 사이에는 씰링부(500)가 설치된다. 씰링부(500)는 씰링 영역(CSA) 상에 형성되는 제 1 씰링부(501)와, 제 1 씰링부(501)로부터 연장되며, 회로 영역(CA) 상에 형성되는 제 2 씰링부(502)를 포함한다. 제 1 씰링부(501)와, 제 2 씰링부(502)는 일체로 형성될 수 있다.
씰링 영역(CSA)에는 제 1 씰링부(501)가 형성된다. 제 1 씰링부(501)는 회로 영역(CA)의 둘레를 따라 배치될 수 있다. 회로 영역(CA)에는 제 2 씰링부(502)가 형성된다. 상술한 바와 같이 데드 스페이스를 줄이기 위해 제 2 씰링부(502)의 적어도 일부는 회로 배선(223) 또는 전원 배선(224)과 직접적으로 접촉될 수 있다. 예를 들어, 제 2 씰링부(501)는 전원 배선(224) 상에 형성된 제 1 부분과, 픽셀 정의막(222)상에 형성된 제 2 부분과, 회로 배선(223) 상에 형성된 제 3 부분(D)을 포함한다. 제 1 부분, 제 2 부분, 및 제 3 부분은 일체로 형성될 수 있다.
제 1 씰링부(501) 및 제 2 씰링부(502)를 포함하는 씰링부(500)는 글래스 프릿을 포함한다. 글래스 프릿은 글래스 분말에 산화물 분말을 포함한다. 산화물 분말이 포함된 글래스 프릿에 유기물을 첨가하여 젤 상태의 페이스트로 제조하고, 레이저를 이용하여 글래스 프릿을 대략 300? 내지 500?의 온도 범위에서 소성한다. 이에 따라, 유기물은 대기 중으로 소멸되고, 젤 상태의 페이스트는 경화되어 고체 상태의 프릿으로 존재할 수 있다. 이 때, 상술한 바와 같이 데드 스페이스를 줄이기 위해 회로 영역(CA)까지 확장된 제2 씰링부(502)에도 글래스 프릿의 소성에 따른 고온의 열이 전달될 수 있으며, 글래스 프릿의 하부에 이물질이 배치되는 경우, 회로 영역(CA)에 불량을 발생시킬 수 있다.
예를 들어, 제2 씰링부(502)가 소성 가공되어 제1 기판(101)과 제2 기판(102)이 압착될 때 제2 씰링부(502)의 하부에 이물질이 배치되는 경우, 상기 이물질은 제2 기판(102)에서 제1 기판(101) 방향으로 하방 압력을 가할 수 있다. 이로 인해, 제3 부분(D)에 배치된 회로 배선(223)은 제1 기판(101)을 향해 변형될 수 있으며, 변형 정도가 커져 제2 박막 트랜지스터(TFT2)의 제 2 소스 전극(212) 또는 제 2 드레인 전극(213)과 접촉하는 경우 회로 배선(223)에 쇼트를 발생시킬 수 있다. 제2 씰링부(502) 형성과정에서 발생될 수 있는 이와 같은 문제점을 방지하기 위해 회로 영역(CA), 특히 회로 배선(223)의 상부 영역에 별도의 완충 부재 역할을 담당할 수 있는 부재가 필요하다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치(1)의 일부를 개략적으로 도시한 단면도이다. 도 3에 서술된 디스플레이 장치(1)의 구체적인 구성은 도 2에 서술된 구성과 실질적으로 동일하므로 여기서는 설명을 생략한다.
도 3을 참조하면, 회로 배선(223)의 상부 영역에는 회로 배선(223) 및 전원 배선(224)에 걸쳐 연장된 제1 픽셀 정의막(250) 및 제2 씰링부(502)의 제3 부분(D)까지 연장되는 제2 픽셀 정의막(252)이 배치된다. 제2 픽셀 정의막(252)은 하부에 제2 박막 트랜지스터(TFT2)가 형성된 영역 전까지 회로 배선(223)의 상부에 걸쳐서 연장될 수 있다. 제2 픽셀 정의막(252)은 제1 픽셀 정의막(250)과 동일한 공정에서 동일한 물질로 형성될 수 있다.
제2 픽셀 정의막(252)은 회로 배선(223)의 상부에 배치되어 완충 부재로서의 역할을 수행할 수 있다. 예를 들어, 제2 픽셀 정의막(252)은, 제2 박막 트랜지스터(TFT2)가 배치된 제2 씰링부(502)의 제3 부분(D)에 회로 배선(223)을 커버하도록 배치되어 있으므로 제2 씰링부(502)의 형성과정에서 발생될 수 있는 이물질과 제3 부분(D)에 형성된 회로 배선(223)의 직접적인 접촉을 방지할 수 있다. 더불어, 제2 씰링부(502)의 형성과정에서 발생될 수 있는 이물질에 의한 하방 압력을 제2 픽셀 정의막(252)이 흡수할 수 있으므로 일종의 완충 부재로서 역할을 수행하여 회로 배선(223)의 변형을 방지할 수 있다. 이로 인해 회로 배선(223)과 제2 박막 트랜지스터(TFT2)의 제 2 소스 전극(212) 또는 제 2 드레인 전극(213)과 접촉을 차단할 수 있으며, 회로 배선(223)과 제 2 소스 전극(212) 또는 제 2 드레인 전극(213)의 접촉에 의해 발생될 수 있는 회로 배선(223)에 쇼트를 방지할 수 있다.
제2 픽셀 정의막(252)의 상부에는 추가적인 완충부재로서 컬럼부(251)가 배치될 수 있다. 컬럼부(251)는 감광성 물질을 사용하여 사진 공정 또는 사진 식각 공정을 통하여 제2 픽셀 정의막(252)과 일체로 형성될 수 있다. 즉, 하프 톤(half-tone) 마스크를 사용하여 노광 고정을 통하여 노광량을 조절하여 제2 픽셀 정의막(252) 및 컬럼부(251)를 동시에 형성할 수 있다.
컬럼부(251)는 제2 픽셀 정의막(252)의 상부에 배치되어 완충 부재로서의 역할을 수행할 수 있다. 예를 들어, 컬럼부(251)은 제2 씰링부(502)의 제3 부분(D)에 배치된 제2 픽셀 정의막(252)상에 배치되어 있으므로 제2 씰링부(502)의 형성과정에서 발생될 수 있는 이물질에 의한 하방 압력을 컬럼부(251)가 흡수할 수 있으며, 일종의 완충 부재로서 역할을 수행하여 회로 배선(223)의 변형을 방지할 수 있다. 즉, 제2 픽셀 정의막(252)과 컬럼부(251) 모두는 레이저 씰링에 의한 제1 기판(101)과 제2 기판(102)의 접합과정에서 발생될 수 있는 이물질에 의해 인가되는 힘을 흡수하여 회로 배선(223)의 변형을 방지할 수 있다. 이로 인해 회로 배선(223)과 제2 박막 트랜지스터(TFT2)의 제 2 소스 전극(212) 또는 제 2 드레인 전극(213)과 접촉을 차단할 수 있으며, 회로 배선(223)과 제 2 소스 전극(212) 또는 제 2 드레인 전극(213)의 접촉에 의해 발생될 수 있는 회로 배선(223)에 쇼트를 방지할 수 있다.
본 실시예에서는 컬럼부(251)가 제2 씰링부(502)의 제3 부분(D)의 상부에 배치되도록 서술하였으나 본 발명이 이에 한정되는 것은 아니다. 제2 씰링부(502)의 형성 과정에서 박막 트랜지스터(TFT)의 상부에 배치된 회로 배선(223)에 변형이 가해질 수 있는 경우, 이를 방지하기 위해 박막 트랜지스터(TFT)가 배치된 회로 배선(223)의 상부에 컬럼부(251)를 배치할 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 디스플레이 장치(1)의 일부를 개략적으로 도시한 단면도이다. 도 4에 서술된 디스플레이 장치(1)의 구체적인 구성은 도 2에 서술된 구성과 실질적으로 동일하므로 여기서는 설명을 생략한다.
도 4를 참조하면, 회로 배선(223)의 하부 영역에 배치된 평탄화막(218)에는 소정의 높이를 가지는 단차부(253)가 형성될 수 있다. 단차부(253)는 사진 공정 또는 사진 식각 공정을 통하여 평탄화막(218)과 일체로 형성될 수 있다. 즉, 하프 톤(half-tone) 마스크를 사용하여 노광 고정을 통하여 노광량을 조절하여 평탄화막(218)과 동시에 형성될 수 있다.
단차부(253)는 회로 배선(223)의 하부에 배치되어 완충 부재로서의 역할을 수행할 수 있다. 예를 들어, 단차부(253)는 제2 씰링부(502)의 제3 부분(D)에 배치된 회로 배선(223)의 하부에 배치되어 있으므로 제2 씰링부(502)의 형성과정에서 발생될 수 있는 이물질에 의한 하방 압력을 단차부(253)가 흡수할 수 있다. 따라서 단차부(253)는 일종의 완충 부재로서 역할을 수행하여 회로 배선(223)의 변형을 방지할 수 있으며, 이로 인해 회로 배선(223)과 제2 박막 트랜지스터(TFT2)의 제 2 소스 전극(212) 또는 제 2 드레인 전극(213)과 접촉을 차단할 수 있으므로, 회로 배선(223)과 제 2 소스 전극(212) 또는 제 2 드레인 전극(213)의 접촉에 의해 발생될 수 있는 회로 배선(223)에 쇼트를 방지할 수 있다.
본 실시예에서는 단차부(253)가 제2 씰링부(502)의 제3 부분(D)의 상부에 배치되도록 서술하였으나 본 발명이 이에 한정되는 것은 아니다. 제2 씰링부(502)의 형성 과정에서 박막 트랜지스터(TFT)의 상부에 배치된 회로 배선(223)에 변형이 가해질 수 있는 경우, 이를 방지하기 위해 박막 트랜지스터(TFT)가 배치된 회로 배선(223)의 하부에 단차부(253)를 배치할 수 있다. 이 때, 단차부(253)의 높이(h)는 평탄화막(218)의 상부면과 제2 기판(102) 사이에서 필요로 하는 완충 정도에 비례하여 증가될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
101...제1 기판 102...제2 기판
208...제 1 게이트 절연막 209...제 2 게이트 절연막
214...층간 절연막 218...평탄화막
219...제 1 전극 220...중간층
221...제 2 전극 222...픽셀 정의막
223...회로 배선 224...전원 배선
250...제1 픽셀 정의막 251...컬럼부
252... 제2 픽셀 정의막 253...단차부
500...씰링부 501...제 1 씰링부
502...제 2 씰링부 232...보강재
233...돌기부
208...제 1 게이트 절연막 209...제 2 게이트 절연막
214...층간 절연막 218...평탄화막
219...제 1 전극 220...중간층
221...제 2 전극 222...픽셀 정의막
223...회로 배선 224...전원 배선
250...제1 픽셀 정의막 251...컬럼부
252... 제2 픽셀 정의막 253...단차부
500...씰링부 501...제 1 씰링부
502...제 2 씰링부 232...보강재
233...돌기부
Claims (17)
- 제1 기판;
상기 제1 기판 상의 제2 기판;
상기 제1 기판과 상기 제2 기판 사이에 위치하며, 각각 제1 전극, 제2 전극, 및 유기 발광층을 포함하는 중간층을 포함하는 복수의 유기발광소자;
상기 제1 기판과 상기 제2 기판 사이에 위치하며, 상기 복수의 유기발광소자의 외측에 위치하며, 평면상에서 상기 복수의 유기발광소자와 중첩되지 않는, 실런트;
활성층, 게이트 전극 및 소스/드레인 전극을 포함하고, 상기 복수의 유기발광소자의 외측에 위치하며 평면상에서 상기 실런트와 중첩되는 박막트랜지스터;
상기 복수의 유기발광소자의 외측에 위치하고 상기 제2 전극과 접하며, 평면상에서 상기 실런트 및 상기 박막트랜지스터와 중첩되는 회로 라인;
상기 제1 기판과 상기 회로 라인 사이에 배치되며, 상기 회로 라인과 접촉하는, 전원 라인;
상기 실런트와 상기 회로 라인을 분리하기 위해 상기 실런트와 상기 회로 라인 사이에 위치하며, 유기물을 포함하는 제1 버퍼; 및
상기 제2 기판과 상기 제1 버퍼의 상면 사이에 배치되며, 유기물을 포함하는 제2 버퍼;를 구비하고,
상기 제2 버퍼는 상기 제2 기판에 접촉하고,
상기 박막트랜지스터, 상기 회로 라인, 상기 제1 버퍼, 및 상기 제2 버퍼는 평면상에서 중첩되는 디스플레이 장치. - 삭제
- 제1항에 있어서,
상기 제1 버퍼와 상기 제2 버퍼는 동일한 물질을 포함하는, 디스플레이 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 제1항에 있어서,
상기 제1 기판과 상기 전원 라인 사이의 절연층; 및
상기 회로 라인과 상기 박막트랜지스터 사이의 평탄화층;을 더 포함하고,
상기 회로 라인의 일부는 상기 제1 버퍼와 상기 박막트랜지스터 사이에 배치되는, 디스플레이 장치. - 제8항에 있어서,
상기 전원 라인은 상기 절연층 바로 위에 배치되는, 디스플레이 장치. - 제9항에 있어서,
상기 실런트의 하면은 상기 절연층, 상기 전원 라인의 일부 및 상기 제1 버퍼와 직접 접촉하는, 디스플레이 장치. - 제8항에 있어서,
상기 회로 라인과 상기 평탄화층 사이에 단차부를 더 포함하는, 디스플레이 장치. - 제11항에 있어서,
상기 평탄화층과 상기 단차부는 일체로 구비된, 디스플레이 장치. - 제11항에 있어서,
상기 단차부는 상기 박막트랜지스터 상에 위치하는, 디스플레이 장치. - 제11항에 있어서,
상기 단차부는 상기 평탄화층 위로 연장되는 돌출부이며, 상기 회로 라인은 상기 단차부와 컨포멀(conformal)한 것을 특징으로 하는, 디스플레이 장치. - 제1항에 있어서,
상기 실런트의 상면은 상기 제2 기판과 접촉하는, 디스플레이 장치. - 제1 기판;
상기 제1 기판 상의 제2 기판;
상기 제1 기판과 상기 제2 기판 사이에 위치하며, 각각 제1 전극, 제2 전극, 및 유기 발광층을 포함하는 중간층을 포함하는 복수의 유기발광소자;
상기 제1 기판과 상기 제2 기판 사이에 위치하며, 상기 복수의 유기발광소자의 외측에 배치되고, 제1 부분 및 상기 제1 부분과 상기 복수의 유기발광소자 사이에 위치하는 제2 부분을 포함하는, 실런트;
활성층, 게이트 전극 및 소스/드레인 전극을 포함하고, 복수의 유기발광소자의 외측에 위치하며 평면에서 볼 때 상기 실런트의 상기 제2 부분과 중첩되는, 박막트랜지스터;
상기 복수의 유기발광소자의 외측에 위치하며, 상기 제2 전극과 접하고, 평면에서 볼 때 상기 실런트 및 상기 박막트랜지스터의 상기 제2 부분과 중첩되는 회로 라인;
상기 제1 기판과 상기 회로 라인 사이에 배치되며, 상기 회로 라인과 접촉하고, 상기 실런트의 상기 제2 부분과 중첩되는, 전원 라인;
상기 실런트와 상기 회로 라인을 분리하기 위한 상기 실런트의 상기 제2 부분과 상기 회로 라인 사이에 위치하며, 유기물을 포함하는 제1 버퍼; 및
상기 제2 기판과 상기 제1 버퍼의 상면 사이에 위치하며, 유기물을 포함하는 제2 버퍼;를 구비하고,
상기 제2 버퍼는 상기 제2 기판에 접촉하고,
상기 박막트랜지스터, 상기 회로 라인, 상기 제1 버퍼, 및 상기 제2 버퍼는 평면상에서 중첩되는 디스플레이 장치. - 삭제
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |