Nothing Special   »   [go: up one dir, main page]

KR20230048196A - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20230048196A
KR20230048196A KR1020210130866A KR20210130866A KR20230048196A KR 20230048196 A KR20230048196 A KR 20230048196A KR 1020210130866 A KR1020210130866 A KR 1020210130866A KR 20210130866 A KR20210130866 A KR 20210130866A KR 20230048196 A KR20230048196 A KR 20230048196A
Authority
KR
South Korea
Prior art keywords
pattern
layer
semiconductor chip
substrate
electrode
Prior art date
Application number
KR1020210130866A
Other languages
English (en)
Inventor
황현정
김동규
김민정
유태원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210130866A priority Critical patent/KR20230048196A/ko
Priority to US17/859,411 priority patent/US20230105942A1/en
Publication of KR20230048196A publication Critical patent/KR20230048196A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

패키지 기판, 상기 패키지 기판 상에 실장되는 제 1 반도체 칩, 상기 제 1 반도체 칩의 상부면 상에 제공되는 방열 패턴, 상기 패키지 기판 상에서 상기 제 1 반도체 칩 및 상기 방열 패턴을 둘러싸는 제 1 몰딩막, 상기 제 1 몰딩막 상에 배치되는 재배선층, 상기 제 1 몰딩막을 수직으로 관통하여 상기 패키지 기판에 접속되는 관통 전극, 및 상기 관통 전극 상에 배치되고, 상기 재배선층과 상기 관통 전극을 연결하는 연결 패턴을 포함하는 반도체 패키지를 제공하되, 상기 방열 패턴의 상부면 및 상기 연결 패턴의 상부면은 상기 제 1 몰딩막의 상부면 상으로 노출될 수 있다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FABRICATING OF THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 상세하게는 복수의 반도체 칩을 하나의 패키지로 구성한 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄 회로 기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 반도체 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 그 중의 하나가 여러 가지 반도체 칩들을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 온 패키지(Package on package: PoP)이다. 패키지 온 패키지(PoP)는 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다. 그러나, 여러 반도체 칩들이 하나의 패키지에 직접됨에 따라 배선 레이아웃 또는 열 축적 등의 문제가 발생하고 있다.
본 발명이 해결하고자 하는 과제는 방열 특성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 구조적 안정성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 집적도가 향상되고 소형화된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 실장되는 제 1 반도체 칩, 상기 제 1 반도체 칩의 상부면 상에 제공되는 방열 패턴, 상기 패키지 기판 상에서 상기 제 1 반도체 칩 및 상기 방열 패턴을 둘러싸는 제 1 몰딩막, 상기 제 1 몰딩막 상에 배치되는 재배선층, 상기 제 1 몰딩막을 수직으로 관통하여 상기 패키지 기판에 접속되는 관통 전극, 및 상기 관통 전극 상에 배치되고, 상기 재배선층과 상기 관통 전극을 연결하는 연결 패턴을 포함할 수 있다. 상기 방열 패턴의 상부면 및 상기 연결 패턴의 상부면은 상기 제 1 몰딩막의 상부면 상으로 노출될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 패키지는 패키지 기판, 상기 패키지 기판 상에 실장되는 제 1 반도체 칩, 상기 제 1 반도체 칩 상에 배치되는 재배선층, 상기 제 1 반도체 칩과 상기 재배선층 사이에 배치되어 상기 재배선층의 하부면과 직접 접하는 제 1 금속 패턴, 상기 제 1 반도체 칩과 상기 제 1 금속 패턴 사이에 개재되는 제 1 시드/배리어막, 상기 패키지 기판 상에서 상기 제 1 반도체 칩을 둘러싸는 제 1 몰딩막, 상기 제 1 몰딩막 상에서 상기 제 1 금속 패턴을 둘러싸는 제 2 몰딩막, 상기 제 1 반도체 칩의 일측에서 상기 제 1 몰딩막 및 상기 제 2 몰딩막을 관통하고, 상기 패키지 기판 및 상기 재배선층을 연결하는 수직 연결 단자, 및 상기 패키지 기판의 하부면 상에 제공되는 외부 단자들을 포함할 수 있다. 상기 제 1 몰딩막의 상부면은 상기 제 1 반도체 칩의 상부면과 공면(coplanar)을 이룰 수 있다. 상기 제 2 몰딩막의 상부면은 상기 제 1 금속 패턴의 상부면과 공면을 이룰 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 패키지 기판 상에 반도체 칩을 실장하는 것, 상기 패키지 기판 상에 관통 전극을 형성하는 것, 상기 패키지 기판 상에 상기 반도체 칩 및 상기 관통 전극을 덮는 제 1 몰딩막을 형성하는 것, 상기 제 1 몰딩막 상에 제 1 평탄화 공정을 수행하여, 상기 반도체 칩의 상부면 및 상기 관통 전극의 상부면을 노출시키는 것, 상기 제 1 몰딩막 상에 금속 패턴을 형성하는 것, 상기 금속 패턴은 상기 반도체 칩의 상기 상부면 상에 위치하는 방열 패턴, 및 상기 관통 전극 상에 위치하는 연결 패턴을 포함하고, 상기 제 1 몰딩막 상에 상기 방열 패턴 및 상기 연결 패턴을 덮는 제 2 몰딩막을 형성하는 것, 상기 제 2 몰딩막 상에 제 2 평탄화 공정을 수행하여, 상기 방열 패턴의 상부면 및 상기 연결 패턴의 상부면을 노출시키는 것, 및 상기 제 2 몰딩막 상에 상기 연결 패턴과 접속되는 재배선층을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 반도체 칩에서 발생되는 열이 방열 패턴을 통해 재배선층으로 용이하게 절단될 수 있으며, 반도체 패키지의 방열 효율이 향상될 수 있다. 또한, 재배선층이 보다 견고하게 반도체 칩 상에 지지될 수 있고, 방열 패턴이 외부로부터 반도체 칩으로 전달되는 스트레스 또는 스트레인을 차단할 수 있으며, 반도체 칩이 외부 충격에 의해 손상되는 것을 방지할 수 있다. 즉, 구조적 안정성이 보다 향상된 반도체 패키지가 제공될 수 있다. 더욱이, 관통 전극과 연결 패턴 간의 저항 및 기판 배선 패턴과 연결 패턴 간의 저항을 최소화할 수 있어, 전기적 특성이 향상된 반도체 패키지가 제공될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 반도체 칩의 하방에 위치하는 금속 물질의 양과 반도체 칩의 상방에 위치하는 금속 물질의 양이 유사할 수 있으며, 반도체 칩을 중심으로 반도체 패키지의 상부의 열 팽창율과 반도체 패키지의 하부의 열 팽창율이 동일 또는 유사할 수 있다. 이에 따라, 반도체 패키지의 제조 공정 또는 반도체 패키지의 구동 중 발생하는 열에 의한 반도체 패키지의 휘어짐이 적을 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2 및 도 3은 도 1의 A 영역을 확대 도시한 확대 도면들이다.
도 4 내지 도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도들이다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 9는 도 8의 B 영역을 확대 도시한 확대 도면이다.
도 10 및 도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 12 내지 도 22는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2 및 도 3은 도 1의 A 영역을 확대 도시한 확대 도면들이다. 도 4 내지 도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도들로, 방열 패턴의 평면 형상을 나타내고 있다.
도 1 및 도 2를 참조하여, 반도체 패키지는 패키지 기판(100), 제 1 반도체 칩(200), 제 1 및 제 2 몰딩막들(310, 320), 관통 전극(315), 금속 패턴(400) 및 재배선층(500)을 포함할 수 있다.
패키지 기판(100)이 제공될 수 있다. 패키지 기판(100)은 재배선 기판(redistribution substrate)일 수 있다. 패키지 기판(100)은 상호 적층된 적어도 하나의 제 1 기판 배선층을 포함할 수 있다. 각각의 상기 제 1 기판 배선층은 제 1 기판 절연층(110) 및 제 1 기판 절연층(110) 내의 제 1 기판 배선 패턴(120)을 포함할 수 있다. 어느 하나의 제 1 기판 배선층의 제 1 기판 배선 패턴(120)은 인접한 다른 제 1 기판 배선층의 제 1 기판 배선 패턴(120)과 전기적으로 연결될 수 있다. 이하, 하나의 제 1 기판 배선층을 기준으로 패키지 기판(100)의 구성을 설명하도록 한다.
제 1 기판 절연층(110)은 절연성 폴리머 또는 감광성 절연 물질(photoimageable dielectric: PID)을 포함할 수 있다. 예를 들어, 감광성 절연 물질은 감광성 폴리 이미드(polyimide: PI), 폴리벤조옥사졸(polybenzoxazole: PBO), 페놀(phenol)계 폴러머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중 적어도 하나를 포함할 수 있다. 또는, 제 1 기판 절연층(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 제 1 기판 절연층(110)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 또는 절연성 폴리머(polymer)를 포함할 있다.
제 1 기판 절연층(110) 상에 제 1 기판 배선 패턴(120)이 제공될 수 있다. 제 1 기판 배선 패턴(120)은 제 1 기판 절연층(110) 상에서 수평으로 연장될 수 있다. 제 1 기판 배선 패턴(120)은 상기 제 1 기판 배선층 내의 재배선을 위한 구성일 수 있다. 제 1 기판 배선 패턴(120)은 도전 물질을 포함할 수 있다. 예를 들어, 제 1 기판 배선 패턴(120)은 구리(Cu)를 포함할 수 있다.
제 1 기판 배선 패턴(120)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 1 기판 배선 패턴(120)은 서로 일체로 연결된 헤드 부분 및 테일 부분을 가질 수 있다. 상기 헤드 부분 및 상기 테일 부분은 그들 사이에 경계면이 없을 수 있다. 이때, 상기 테일 부분과 연결되는 상기 헤드 부분의 폭은 상기 테일 부분의 폭보다 클 수 있다. 따라서, 제 1 기판 배선 패턴(120)의 상기 헤드 부분과 상기 테일 부분은 'T' 형상의 단면을 가질 수 있다.
제 1 기판 배선 패턴(120)의 상기 헤드 부분은 패키지 기판(100) 내의 배선을 수평으로 확장시키는 배선 부분 또는 패드 부분일 수 있다. 상기 헤드 부분은 제 1 기판 절연층(110)의 상부면 상에 제공될 수 있다. 예를 들어, 상기 헤드 부분은 제 1 기판 절연층(110)의 상부면 상으로 돌출될 수 있다. 상기 제 1 기판 배선층들 중 최상단에 배치되는 제 1 기판 배선층의 제 1 기판 배선 패턴(120)의 상기 헤드 부분은 패키지 기판(100)에 제 1 반도체 칩(200)을 실장하기 위한 제 1 기판 패드들(122) 및 관통 전극(315)이 접속되기 위한 제 2 기판 패드(124)에 해당할 수 있다.
제 1 기판 배선 패턴(120)의 상기 테일 부분은 패키지 기판(100) 내의 배선을 수직으로 연결하는 비아 부분일 수 있다. 상기 테일 부분은 상기 헤드 부분의 하부면에 연결될 수 있다. 상기 테일 부분은 그의 아래에 배치되는 다른 제 1 기판 배선층에 접속될 수 있다. 예를 들어, 제 1 기판 배선 패턴(120)의 상기 테일 부분은 상기 헤드 부분의 상기 하부면으로부터 연장될 수 있으며, 제 1 기판 절연층(110)을 관통하여 그의 아래에 배치되는 다른 제 1 기판 배선층의 제 1 기판 배선 패턴(120)의 상기 헤드 부분에 접속될 수 있다. 상기 제 1 기판 배선층들 중 최하단에 배치되는 제 1 기판 배선층의 제 1 기판 배선 패턴(120)의 상기 테일 부분은 제 1 기판 절연층(110)의 하부면 상으로 노출될 수 있다. 최하단에서 제 1 기판 절연층(110)의 하부면 상으로 노출되는 배치되는 제 1 기판 배선 패턴(120)의 상기 테일 부분은 패키지 기판(100)에 외부 단자들(105)을 접속시키기 위한 언더 범프 패드들(126)에 해당할 수 있다.
최하단의 상기 제 1 기판 배선층의 아래에 보호층(102)이 제공될 수 있다. 보호층(102)은 최하단의 제 1 기판 절연층(110)의 하부면을 덮을 수 있다. 보호층(102)은 패키지 기판(100)의 하부면을 보호하기 위한 구성일 수 있다. 이때, 언더 범프 패드들(126)은 보호층(102)에 형성된 리세스에 의해 노출될 수 있다. 상기 리세스는 외부 단자들(105)이 제공되는 영역일 수 있다. 보호층(102)은 절연성 물질을 포함할 수 있다. 예를 들어, 보호층(102)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 또는 절연성 폴리머(polymer)를 포함할 있다.
패키지 기판(100)의 아래에 외부 단자들(105)이 배치될 수 있다. 예를 들어, 외부 단자들(105)은 패키지 기판(100)의 하부면 상에 배치되는 언더 범프 패드들(126) 상에 배치될 수 있다. 보다 상세하게는, 외부 단자들(105)은 보호층(102)에 형성된 상기 리세스 내에서 언더 범프 패드들(126)의 하부면에 접속될 수 있다. 외부 단자들(105)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있고, 외부 단자(105)의 종류 및 배치에 따라 반도체 패키지는 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태로 제공될 수 있다.
패키지 기판(100) 상에 제 1 반도체 칩(200)이 배치될 수 있다. 제 1 반도체 칩(200)은 패키지 기판(100)의 상부면 상에 배치될 수 있다. 제 1 반도체 칩(200)은 메모리 칩(memory chip) 또는 로직 칩(logic chip)을 포함할 수 있다. 또는, 제 1 반도체 칩(200)은 수동 소자(passive element)를 포함할 수도 있다. 제 1 반도체 칩(200)은 패키지 기판(100) 상에 페이스 다운(face down)으로 배치될 수 있다. 예를 들어, 제 1 반도체 칩(200)은 패키지 기판(100)을 향하는 전면 및 상기 전면과 대향하는 후면을 가질 수 있다. 이하 본 명세서에서, 전면이라 함은 반도체 칩 내의 집적 소자의 활성면(active surface) 측의 일면으로, 반도체 칩의 패드들이 형성되는 면으로 정의되고, 후면이라 함은 상기 전면에 대향하는 반대면으로 정의될 수 있다. 패키지 기판(100)과 제 1 반도체 칩(200)의 위치에 따라, 제 1 반도체 칩(200)의 하부면은 제 1 반도체 칩(200)의 전면에 해당하고, 제 1 반도체 칩(200)의 상부면은 제 1 반도체 칩(200)의 후면에 해당할 수 있다. 제 1 반도체 칩(200)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 제 1 반도체 칩(200)은 패키지 기판(100)을 향하는 제 1 반도체 칩(200)의 하부면에 인접하여 제공되는 제 1 회로층(210)을 포함할 수 있다.
제 1 회로층(210)은 제 1 반도체 칩(200)의 하부에 제공될 수 있다. 제 1 회로층(210)은 제 1 반도체 칩(200) 내에 형성된 집적 소자 또는 집적 회로들과 전기적으로 연결될 수 있다. 제 1 반도체 칩(200)은 제 1 반도체 칩(200)의 하부면 상에 제공되는 제 1 칩 패드들(220)을 가질 수 있다. 제 1 칩 패드들(220)은 제 1 회로층(210)을 통해 제 1 반도체 칩(200) 내의 상기 집적 소자 또는 상기 집적 회로들과 전기적으로 연결될 수 있다.
제 1 반도체 칩(200)은 패키지 기판(100)에 실장될 수 있다. 제 1 반도체 칩(200)은 플립 칩(flip chip) 방식으로 패키지 기판(100)에 실장될 수 있다. 예를 들어, 제 1 반도체 칩(200)의 제 1 회로층(210)은 패키지 기판(100)을 향할 수 있다. 이때, 제 1 반도체 칩(200)의 제 1 칩 패드들(220)의 아래에는 제 1 칩 단자들(230)이 제공될 수 있다. 제 1 반도체 칩(200)은 제 1 칩 단자들(230)을 통해 패키지 기판(100)에 실장될 수 있다. 제 1 칩 단자들(230)은 제 1 반도체 칩(200)의 제 1 칩 패드들(220)과 패키지 기판(100)의 제 1 기판 패드들(122)을 연결할 수 있다.
패키지 기판(100) 상에 제 1 몰딩막(310)이 제공될 수 있다. 제 1 몰딩막(310)은 패키지 기판(100)의 상부면을 덮을 수 있다. 제 1 몰딩막(310)은 평면적 관점에서 제 1 반도체 칩(200)를 둘러쌀 수 있다. 제 1 몰딩막(310)은 제 1 반도체 칩(200)의 측면을 덮을 수 있고, 제 1 반도체 칩(200)의 상부면(즉, 후면)을 노출시킬 수 있다. 제 1 몰딩막(310)의 상부면과 제 1 반도체 칩(200)의 상기 상부면은 공면(coplanar)을 이룰 수 있다. 이때, 제 1 몰딩막(310)의 상기 상부면과 제 1 반도체 칩(200)의 상기 상부면은 평탄(flat)할 수 있다. 다르게 설명하자면, 제 1 몰딩막(310)의 상기 상부면과 제 1 반도체 칩(200)의 상기 상부면은 동일한 평면 상에 위치할 수 있다. 제 1 몰딩막(310)은 패키지 기판(100)과 제 1 반도체 칩(200) 사이의 공간을 채울 수 있다. 제 1 몰딩막(310)은 패키지 기판(100)과 제 1 반도체 칩(200) 사이에서 제 1 칩 단자들(230)을 둘러쌀 수 있다. 제 1 몰딩막(310)은 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함할 수 있다.
패키지 기판(100) 상에 적어도 하나의 관통 전극(315)이 제공될 수 있다. 관통 전극(315)은 제 1 반도체 칩(200)과 수평으로 이격되어 배치될 수 있다. 관통 전극(315)은 제 1 몰딩막(310)을 수직으로 관통할 수 있다. 관통 전극(315)의 일단은 패키지 기판(100)을 향하여 연장되어 패키지 기판(100)의 제 2 기판 패드(124)에 접속될 수 있다. 관통 전극(315)의 다른 일단은 제 1 몰딩막(310)의 상부면으로 노출될 수 있다. 관통 전극(315)의 상부면은 제 1 몰딩막(310)의 상부면과 공면(coplanar)을 이룰 수 있다. 이때, 제 1 몰딩막(310)의 상기 상부면과 관통 전극(315)의 상기 상부면은 평탄(flat)할 수 있다. 다르게 설명하자면, 제 1 몰딩막(310)의 상기 상부면과 관통 전극(315)의 상기 상부면은 동일한 평면 상에 위치할 수 있다. 즉, 제 1 몰딩막(310)의 상기 상부면, 제 1 반도체 칩(200)의 상부면 및 관통 전극(315)의 상기 상부면은 공면을 이룰 수 있다. 관통 전극(315)은 제 1 몰딩막(310)을 수직으로 관통하는 원 기둥 형상 또는 다각형의 기둥 형상을 가질 수 있다. 관통 전극(315)의 폭은 패키지 기판(100)으로부터의 거리와 무관하게 따라 균일할 수 있다. 이와는 다르게, 관통 전극(315)의 폭은 패키지 기판(100)을 향할수록 작아질 수 있다. 관통 전극(315)은 필요에 따라 복수로 제공될 수 있다. 이 경우 관통 전극들(315)이 접속되는 제 2 기판 패드(124) 또한 복수로 제공될 수 있으며, 관통 전극들(315) 각각은 대응되는 제 2 기판 패드들(124)에 접속될 수 있다. 관통 전극(315)은 금속을 포함할 수 있다. 예를 들어, 관통 전극(315)은 구리(Cu)를 포함할 수 있다.
본 명세서에서 '관통 전극'이라 함은, 어떠한 구성 요소를 수직으로 관통하는 전극이라는 의미이며, '관통 전극'의 평면적 형상에 대해서는 제한되지 않는다. 즉, '관통 전극'의 형상은 원 기둥 또는 다각형의 기둥 형상을 포함하며, 그 외에 파티션 또는 벽 형상을 가질 수 있다.
제 1 반도체 칩(200) 및 제 1 몰딩막(310) 상에 금속 패턴(400)이 제공될 수 있다. 금속 패턴(400)은 제 1 반도체 칩(200) 상에 제공되는 방열 패턴(410) 및 제 1 몰딩막(310) 상에 제공되는 연결 패턴(450)을 포함할 수 있다.
방열 패턴(410)은 제 1 반도체 칩(200)의 상부면 상에 제공될 수 있다. 방열 패턴(410)은 제 1 반도체 칩(200)에서 발생하는 열을 재배선층(500)으로 전달하기 위한 열 전달 부재일 수 있다. 일 예로, 방열 패턴(410)은 제 1 반도체 칩(200)의 상기 상부면과 직접 접할 수 있다. 방열 패턴(410)은 열 전도율이 높은 금속으로 구성되는 제 1 금속 패턴(412)을 가질 수 있다. 일 예로, 제 1 금속 패턴(412)은 구리(Cu)를 포함할 수 있다. 방열 패턴(410)은 제 1 금속 패턴(412)의 하부면과 제 1 반도체 칩(200)의 상부면 사이에 개재되는 제 1 시드/배리어막(414)을 더 포함할 수 있다. 제 1 시드/배리어막(414)은 제 1 금속 패턴(412)의 하부면을 덮을 수 있다. 도 2에 도시된 바와 같이, 제 1 시드/배리어막(414)은 제 1 금속 패턴(412)의 측면을 노출시킬 수 있다. 제 1 시드/배리어막(414)의 폭은 제 1 금속 패턴(412)의 폭과 동일할 수 있다. 이와는 다르게, 도 3에 도시된 바와 같이, 제 1 시드/배리어막(414)은 제 1 금속 패턴(412)의 하부면으로부터 제 1 금속 패턴(412)의 측면 상으로 연장될 수 있다. 즉, 제 1 금속 패턴(412)의 하부면 및 측면은 제 1 시드/배리어막(414)에 의해 덮일 수 있다. 제 1 시드/배리어막(414)은 금(Au), 타이타늄(Ti) 또는 탄탈럼(Ta)과 같은 금속 물질을 포함할 수 있다. 또는, 제 1 시드/배리어막(414)은 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)과 같은 금속 질화물을 포함할 수 있다.
방열 패턴(410)의 평면 형상은 제 1 반도체 칩(200)의 평면 형상보다 작을 수 있다. 방열 패턴(410)의 폭은 제 1 반도체 칩(200)의 폭보다 작을 수 있다. 방열 패턴(410)의 전체는 제 1 반도체 칩(200)과 수직적으로 중첩될 수 있다.
도 4에 도시된 바와 같이, 방열 패턴(410)은 평판(plate) 형상을 가질 수 있다. 이때, 방열 패턴(410)의 평면 형상은 제 1 반도체 칩(200)의 평면 형상과 동일 또는 유사할 수 있다. 예를 들어, 방열 패턴(410)은 정사각형 또는 직사각형의 평면 형상을 가질 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 방열 패턴(410)의 평면 형상은 제 1 반도체 칩(200)의 형상에 따라 다양하게 제공될 수 있다.
다른 실시예들에 따르면, 도 5에 도시된 바와 같이, 방열 패턴(420)은 복수의 라인들(lines) 형태를 가질 수 있다. 예를 들어, 방열 패턴(420)은 복수의 라인 패턴들(422)을 가질 수 있다. 라인 패턴들(422)은 제 1 반도체 칩(200)의 상부면 상에서 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다. 여기서 제 1 방향(D1) 및 제 2 방향(D2)은 제 1 반도체 칩(200)의 상기 상부면과 평행하고, 서로 수직으로 교차하는 방향들로 정의된다.
다른 실시예들에 따르면, 도 6에 도시된 바와 같이, 방열 패턴(430)은 매시(mesh) 형태를 가질 수 있다. 예를 들어, 방열 패턴(430)은 제 1 라인 패턴들(432) 및 제 2 라인 패턴들(434)을 가질 수 있다. 제 1 라인 패턴들(432)은 제 1 반도체 칩(200)의 상부면 상에서 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 이격될 수 있다. 제 2 라인 패턴들(434)은 제 1 반도체 칩(200)의 상부면 상에서 제 2 방향(D2)으로 연장될 수 있으며, 제 1 방향(D1)으로 이격될 수 있다. 제 1 라인 패턴들(432)과 제 2 라인 패턴들(434)은 서로 교차하도록 배치될 수 있으며, 매시(mesh) 형태를 이룰 수 있다.
다른 실시예들에 따르면, 도 7에 도시된 바와 같이, 방열 패턴(440)은 아일랜드들(islands) 형태를 가질 수 있다. 예를 들어, 방열 패턴(440)은 복수의 아일랜드 패턴들(442)을 가질 수 있다. 아일랜드 패턴들(442)은 제 1 반도체 칩(200)의 상부면 상에서 제 1 방향(D1) 및 제 2 방향(D2)으로 배열될 수 있으며, 서로 이격될 수 있다. 도 7에서는 아일랜드 패턴들(442)이 수직한 제 1 및 제 2 방향들(D1, D2)을 따라 그리드(grid) 형태로 배열되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 아일랜드 패턴들(442)은 허니 콤(honey comb) 형태로 배열되거나, 또는 다양한 형태로 배열될 수 있다.
이하, 도 4의 실시예를 기준으로 계속 설명하도록 한다.
본 발명의 실시예들에 따르면, 제 1 반도체 칩(200)의 상부면 상에 열 전도율이 높은 금속으로 이루어진 방열 패턴(410)이 제공될 수 있다. 따라서, 제 1 반도체 칩(200)에서 발생되는 열이 방열 패턴(410)을 통해 재배선층(500)으로 용이하게 절단될 수 있으며, 반도체 패키지의 방열 효율이 향상될 수 있다.
도 1 및 도 2를 계속 참조하여, 연결 패턴(450)은 관통 전극(315)의 상부면 상에 제공될 수 있다. 연결 패턴(450)은 관통 전극(315)과 재배선층(500)을 전기적으로 연결하기 위한 연결 부재일 수 있다. 일 예로, 연결 패턴(450)은 관통 전극(315)의 상부면과 직접 접할 수 있다. 연결 패턴(450)은 제 1 금속 패턴(412)과 동일한 물질로 구성되는 제 2 금속 패턴(452)을 가질 수 있다. 일 예로, 제 2 금속 패턴(452)은 구리(Cu)를 포함할 수 있다. 연결 패턴(450)은 제 2 금속 패턴(452)의 하부면과 관통 전극(315)의 상부면 사이에 개재되는 제 2 시드/배리어막(454)을 더 포함할 수 있다. 제 2 시드/배리어막(454)은 제 2 금속 패턴(452)의 하부면을 덮을 수 있다. 도 2에 도시된 바와 같이, 제 2 시드/배리어막(454)은 제 2 금속 패턴(452)의 측면을 노출시킬 수 있다. 제 2 시드/배리어막(454)의 폭은 제 2 금속 패턴(452)의 폭과 동일할 수 있다. 이와는 다르게, 도 3에 도시된 바와 같이, 제 2 시드/배리어막(454)은 제 2 금속 패턴(452)의 하부면으로부터 제 2 금속 패턴(452)의 측면 상으로 연장될 수 있다. 즉, 제 2 금속 패턴(452)의 하부면 및 측면은 제 2 시드/배리어막(454)에 의해 덮일 수 있다. 제 2 시드/배리어막(454)은 금(Au), 타이타늄(Ti) 또는 탄탈럼(Ta)과 같은 금속 물질을 포함할 수 있다. 또는, 제 2 시드/배리어막(454)은 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)과 같은 금속 질화물을 포함할 수 있다.
연결 패턴(450)의 평면 형상은 관통 전극(315)의 평면 형상보다 클 수 있다. 연결 패턴(450)의 폭은 관통 전극(315)의 폭보다 클 수 있다. 연결 패턴(450)은 관통 전극(315)의 전체와 수직적으로 중첩될 수 있다. 즉, 연결 패턴(450)은 관통 전극(315)의 상부면 전체를 덮을 수 있다. 연결 패턴(450)의 상부면은 방열 패턴(410)의 상부면과 동일한 레벨에 제공될 수 있다. 관통 전극(315)이 복수로 제공되는 경우, 연결 패턴(450) 또한 복수로 제공될 수 있으며, 연결 패턴들(450)은 각각 그와 대응되는 하나의 관통 전극(315)과 연결될 수 있다.
제 1 몰딩막(310) 상에 제 2 몰딩막(320)이 제공될 수 있다. 제 2 몰딩막(320)은 제 1 몰딩막(310)의 상부면을 덮을 수 있다. 제 2 몰딩막(320)은 평면적 관점에서 금속 패턴(400)을 둘러쌀 수 있다. 구체적으로는, 제 2 몰딩막(320)은 방열 패턴(410)의 측면 및 연결 패턴(450)의 측면을 덮을 수 있고, 방열 패턴(410)의 상부면 및 연결 패턴(450)의 상부면을 노출시킬 수 있다. 제 1 몰딩막(310)과 제 2 몰딩막(320) 사이의 계면은 제 1 반도체 칩(200)과 방열 패턴(410) 사이의 계면 및 관통 전극(315)과 연결 패턴(450) 사이의 계면과 동일한 평면 상에 제공될 수 있다. 제 2 몰딩막(320)의 상부면, 방열 패턴(410)의 상부면 및 연결 패턴(450)의 상부면은 공면(coplanar)을 이룰 수 있다. 이때, 제 2 몰딩막(320)의 상기 상부면과 방열 패턴(410)의 상기 상부면 및 연결 패턴(450)의 상기 상부면은 평탄(flat)할 수 있다. 다르게 설명하자면, 제 2 몰딩막(320)의 상기 상부면, 방열 패턴(410)의 상기 상부면 및 연결 패턴(450)의 상기 상부면은 동일한 평면 상에 위치할 수 있다. 제 2 몰딩막(320)은 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함할 수 있다.
제 2 몰딩막(320) 상에 재배선층(500)이 제공될 수 있다. 재배선층(500)은 제 2 몰딩막(320)의 상부면, 방열 패턴(410)의 상부면 및 연결 패턴(450)의 상부면과 직접 접할 수 있다.
본 발명의 실시예들에 따르면, 강도가 높은 금속으로 이루어진 방열 패턴(410)이 제 1 반도체 칩(200)의 상부면과 재배선층(500)의 하부면 사이에 개재됨에 따라, 재배선층(500)이 보다 견고하게 제 1 반도체 칩(200) 상에 지지될 수 있다. 더하여, 방열 패턴(410)은 외부로부터 제 1 반도체 칩(200)으로 전달되는 스트레스(stress) 또는 스트레인(strain)을 차단할 수 있으며, 제 1 반도체 칩(200)이 외부 충격에 의해 손상되는 것을 방지할 수 있다. 즉, 구조적 안정성이 보다 향상된 반도체 패키지가 제공될 수 있다.
재배선층(500)은 상호 적층된 적어도 하나의 제 2 기판 배선층을 포함할 수 있다. 각각의 상기 제 2 기판 배선층은 제 2 기판 절연층(510) 및 제 2 기판 절연층(510) 내의 제 2 기판 배선 패턴(520)을 포함할 수 있다. 상기 제 2 기판 배선층이 복수로 제공되는 경우, 어느 하나의 제 2 기판 배선층의 제 2 기판 배선 패턴(520)은 인접한 다른 제 2 기판 배선층의 제 2 기판 배선 패턴(520)과 전기적으로 연결될 수 있다.
제 2 기판 절연층(510)은 절연성 폴리머 또는 감광성 절연 물질(PID)을 포함할 수 있다. 예를 들어, 감광성 절연 물질은 감광성 폴리 이미드(PI), 폴리벤조옥사졸(PBO), 페놀(phenol)계 폴러머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중 적어도 하나를 포함할 수 있다. 또는, 제 2 기판 절연층(510)은 절연성 물질을 포함할 수 있다. 예를 들어, 제 2 기판 절연층(510)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 또는 절연성 폴리머(polymer)를 포함할 있다.
제 2 기판 절연층(510) 상에 제 2 기판 배선 패턴(520)이 제공될 수 있다. 제 2 기판 배선 패턴(520)은 제 2 기판 절연층(510) 상에서 수평으로 연장될 수 있다. 제 2 기판 배선 패턴(520)은 상기 제 2 기판 배선층 내의 재배선을 위한 구성일 수 있다. 제 2 기판 배선 패턴(520)은 도전 물질을 포함할 수 있다. 예를 들어, 제 2 기판 배선 패턴(520)은 구리(Cu)를 포함할 수 있다. 제 2 기판 배선 패턴(520)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 2 기판 배선 패턴(520)은 서로 일체로 연결된 헤드 부분 및 테일 부분을 가질 수 있다. 제 2 기판 배선 패턴(520)의 상기 헤드 부분과 상기 테일 부분은 'T' 형상의 단면을 가질 수 있다.
제 2 기판 배선 패턴(520)의 상기 헤드 부분은 재배선층(500) 내의 배선을 수평으로 확장시키는 배선 부분 또는 패드 부분일 수 있다. 상기 헤드 부분은 제 2 기판 절연층(510)의 상부면 상에 제공될 수 있다. 예를 들어, 상기 헤드 부분은 제 2 기판 절연층(510)의 상부면 상으로 돌출될 수 있다.
제 2 기판 절연층(510)의 상기 테일 부분은 재배선층(500) 내의 배선을 수직으로 연결하는 비아 부분일 수 있다. 상기 테일 부분은 그의 아래에 배치되는 다른 제 2 기판 배선층에 접속될 수 있다. 예를 들어, 제 2 기판 절연층(510)의 상기 테일 부분은 상기 헤드 부분의 상기 하부면으로부터 연장될 수 있으며, 제 2 기판 절연층(510)을 관통하여 그의 아래에 배치되는 다른 제 2 기판 배선층의 제 2 기판 배선 패턴(520)의 상기 헤드 부분에 접속될 수 있다. 상기 제 2 기판 배선층들 중 최하단에 배치되는 제 2 기판 배선층의 제 2 기판 배선 패턴(520)의 상기 테일 부분은 제 2 기판 절연층(510)을 관통하여 연결 패턴(450)에 접속될 수 있다.
본 발명의 실시예들에 따르면, 연결 패턴(450)이 넓은 폭을 가짐에 따라, 관통 전극(315)과 연결 패턴(450) 간의 접촉 면적 및 제 2 기판 배선 패턴(520)과 연결 패턴(450) 간의 접촉 면적이 넓을 수 있으며, 관통 전극(315)과 연결 패턴(450) 간의 저항 및 제 2 기판 배선 패턴(520)과 연결 패턴(450) 간의 저항을 최소화할 수 있다. 즉, 전기적 특성이 향상된 반도체 패키지가 제공될 수 있다.
일반적으로, 패키지 기판(100) 내의 제 1 기판 배선층의 수는 재배선층(500) 내의 제 2 기판 배선층의 수보다 많을 수 있다. 즉, 금속으로 구성되는 배선의 양은, 재배선층(500) 내에서 보다 패키지 기판(100) 내에서 더 많을 수 있다.
본 발명의 실시예에 따르면, 재배선층(500)을 향하는 제 1 반도체 칩(200)의 상부면 상에 금속 패턴(400)이 제공될 수 있다. 따라서, 제 1 반도체 칩(200)의 하방에 위치하는 금속 물질의 양과 제 1 반도체 칩(200)의 상방에 위치하는 금속 물질의 양이 유사할 수 있다. 즉, 제 1 반도체 칩(200)을 중심으로 반도체 패키지의 상부의 열 팽창율과 반도체 패키지의 하부의 열 팽창율이 동일 또는 유사할 수 있다. 이에 따라, 반도체 패키지의 제조 공정 또는 반도체 패키지의 구동 중 발생하는 열에 의한 반도체 패키지의 휘어짐(warpage)이 적을 수 있다. 금속 패턴(400)의 두께는 패키지 기판(100) 내에서의 배선의 양 및 재배선층(500) 내에서의 배선의 양에 따라 달라질 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 9는 도 8의 B 영역을 확대 도시한 확대 도면이다. 이하의 실시예들에서, 도 1 내지 도 7을 참조하여 설명된 구성 요소들은 동일한 참조 부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1 내지 도 7의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 8 및 도 9를 참조하여, 패키지 기판(100)이 제공될 수 있다. 패키지 기판(100)은 상호 적층된 적어도 하나의 제 1 기판 배선층을 포함할 수 있다. 각각의 상기 제 1 기판 배선층은 제 1 기판 절연층(110) 및 제 1 기판 절연층(110) 내의 제 1 기판 배선 패턴(120)을 포함할 수 있다.
패키지 기판(100) 상에 제 1 반도체 칩(200)이 실장될 수 있다. 제 1 반도체 칩(200)은 플립 칩(flip chip) 방식으로 패키지 기판(100)에 실장될 수 있다. 제 1 반도체 칩(200)은 제 1 칩 단자들(230)을 통해 패키지 기판(100)에 실장될 수 있다. 제 1 칩 단자들(230)은 제 1 반도체 칩(200)의 제 1 칩 패드들(220)과 패키지 기판(100)의 제 1 기판 패드들(122)을 연결할 수 있다.
패키지 기판(100) 상에 제 1 몰딩막(310)이 제공될 수 있다. 제 1 몰딩막(310)은 패키지 기판(100)의 상부면을 덮을 수 있다. 제 1 몰딩막(310)은 평면적 관점에서 제 1 반도체 칩(200)를 둘러쌀 수 있다. 제 1 몰딩막(310)은 제 1 반도체 칩(200)의 측면을 덮을 수 있고, 제 1 반도체 칩(200)의 상부면을 노출시킬 수 있다.
패키지 기판(100) 상에 관통 전극(315)이 제공될 수 있다. 관통 전극(315)은 제 1 반도체 칩(200)과 수평으로 이격되어 배치될 수 있다. 관통 전극(315)은 제 1 몰딩막(310)을 수직으로 관통할 수 있다. 관통 전극(315)의 일단은 패키지 기판(100)을 향하여 연장되어 패키지 기판(100)의 제 2 기판 패드(124)에 접속될 수 있다. 관통 전극(315)의 다른 일단은 제 1 몰딩막(310)의 상부면으로 노출될 수 있다.
제 1 반도체 칩(200) 및 제 1 몰딩막(310) 상에 금속 패턴(400)이 제공될 수 있다. 금속 패턴(400)은 제 1 반도체 칩(200)의 상부면 상에 제공되는 방열 패턴(410) 및 제 1 몰딩막(310) 상에 제공되는 연결 패턴(450)을 포함할 수 있다.
방열 패턴(410)은 제 1 반도체 칩(200)의 상부면 상에 제공될 수 있다. 방열 패턴(410)은 제 1 반도체 칩(200)의 상기 상부면과 직접 접할 수 있다. 방열 패턴(410)의 평면 형상은 제 1 반도체 칩(200)의 평면 형상보다 작을 수 있다. 방열 패턴(410)의 전체는 제 1 반도체 칩(200)과 수직적으로 중첩될 수 있다.
연결 패턴(450)은 관통 전극(315)의 상부면 상에 제공될 수 있다. 연결 패턴(450)은 관통 전극(315)의 상부면과 직접 접할 수 있다. 연결 패턴(450)은 제 1 금속 패턴(412)과 동일한 물질로 구성되는 제 2 금속 패턴(452)을 가질 수 있다. 연결 패턴(450)은 제 2 금속 패턴(452)의 하부면과 관통 전극(315)의 상부면 사이에 개재되는 제 2 시드/배리어막(454)을 더 포함할 수 있다. 제 2 시드/배리어막(454)은 제 2 금속 패턴(452)의 하부면을 덮을 수 있다.
연결 패턴(450)의 평면 형상은 관통 전극(315)의 평면 형상보다 작을 수 있다. 연결 패턴(450)의 폭은 관통 전극(315)의 폭보다 작을 수 있다. 연결 패턴(450)의 전체는 관통 전극(315)과 수직적으로 중첩될 수 있다. 즉, 연결 패턴(450)의 하부면 전체는 관통 전극(315)과 접할 수 있다. 이와는 다르게, 연결 패턴(450)의 상기 폭은 관통 전극(315)의 상기 폭과 동일할 수 있다. 즉, 연결 패턴(450)의 하부면 전체는 관통 전극(315)의 상부면 전체와 접할 수 있다. 연결 패턴(450)의 상부면은 방열 패턴(410)의 상부면과 동일한 레벨에 제공될 수 있다. 관통 전극(315) 및 연결 패턴(450)은 각각 복수로 제공될 수 있으며, 연결 패턴들(450)은 각각 하나의 관통 전극(315)과 연결될 수 있다.
제 1 몰딩막(310) 상에 제 2 몰딩막(320)이 제공될 수 있다. 제 2 몰딩막(320)은 제 1 몰딩막(310)의 상부면을 덮을 수 있다. 제 2 몰딩막(320)은 방열 패턴(410)의 측면 및 연결 패턴들(450)의 측면을 덮을 수 있고, 방열 패턴(410)의 상부면 및 연결 패턴들(450)의 상부면을 노출시킬 수 있다. 제 2 몰딩막(320)의 상부면과 방열 패턴(410)의 상부면 및 연결 패턴들(450)의 상부면은 공면(coplanar)을 이룰 수 있다.
제 2 몰딩막(320) 상에 재배선층(500)이 제공될 수 있다. 재배선층(500)은 제 2 몰딩막(320)의 상부면, 방열 패턴(410)의 상부면 및 연결 패턴들(450)의 상부면과 접할 수 있다. 재배선층(500)은 상호 적층된 적어도 하나의 제 2 기판 배선층을 포함할 수 있다. 각각의 상기 제 2 기판 배선층은 제 2 기판 절연층(510) 및 제 2 기판 절연층(510) 내의 제 2 기판 배선 패턴(520)을 포함할 수 있다. 상기 제 2 기판 배선층들 중 최하단에 배치되는 제 2 기판 배선층의 제 2 기판 배선 패턴(520)은 제 2 기판 절연층(510)을 관통하여 연결 패턴들(450)에 접속될 수 있다.
본 발명의 실시예들에 따르면, 연결 패턴들(450)이 작은 폭을 가짐에 따라, 연결 패턴들(450)의 밀집도가 증가될 수 있으며, 연결 패턴들(450)과 연결되는 재배선층(500)의 배선 밀집도 또한 향상될 수 있다. 즉, 집적도가 향상되고, 소형화된 반도체 패키지가 제공될 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 1 내지 도 9에서는 관통 전극(315) 및 제 1 반도체 칩(200)이 제 1 몰딩막(310) 내에 배치되고, 금속 패턴(400)이 제 2 몰딩막(320) ㄴ내에 배치되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 10을 참조하여, 패키지 기판(100)이 제공될 수 있다. 패키지 기판(100)은 상호 적층된 적어도 하나의 제 1 기판 배선층을 포함할 수 있다. 각각의 상기 제 1 기판 배선층은 제 1 기판 절연층(110) 및 제 1 기판 절연층(110) 내의 제 1 기판 배선 패턴(120)을 포함할 수 있다.
패키지 기판(100) 상에 제 1 반도체 칩(200)이 실장될 수 있다. 제 1 반도체 칩(200)은 플립 칩(flip chip) 방식으로 패키지 기판(100)에 실장될 수 있다. 제 1 칩 단자들(230)은 제 1 반도체 칩(200)의 제 1 칩 패드들(220)과 패키지 기판(100)의 제 1 기판 패드들(122)을 연결할 수 있다.
패키지 기판(100) 상에 관통 전극(315)이 제공될 수 있다. 관통 전극(315)은 제 1 반도체 칩(200)과 수평으로 이격되어 배치될 수 있다. 관통 전극(315)은 패키지 기판(100)의 제 2 기판 패드(124)에 접속될 수 있다. 관통 전극(315)의 상부면은 제 1 반도체 칩(200)의 상부면과 동일한 레벨에 위치할 수 있다. 즉, 관통 전극(315)의 상기 상부면과 제 1 반도체 칩(200)의 상기 상부면은 동일한 평면 상에 위치할 수 있다.
제 1 반도체 칩(200) 상에 방열 패턴(410)이 배치될 수 있다. 방열 패턴(410)은 제 1 반도체 칩(200)의 상부면 상에 제공될 수 있다. 방열 패턴(410)은 제 1 반도체 칩(200)의 상기 상부면과 직접 접할 수 있다. 방열 패턴(410)은 열 전도율이 높은 금속으로 구성되는 제 1 금속 패턴(412)을 가질 수 있다. 방열 패턴(410)은 제 1 금속 패턴(412)의 하부면과 제 1 반도체 칩(200)의 상부면 사이에 개재되는 제 1 시드/배리어막(414)을 더 포함할 수 있다. 제 1 시드/배리어막(414)은 제 1 금속 패턴(412)의 하부면을 덮을 수 있으며, 제 1 금속 패턴(412)의 측면 상으로 연장될 수 있다. 즉, 제 1 금속 패턴(412)의 하부면 및 측면은 제 1 시드/배리어막(414)에 의해 덮일 수 있다. 방열 패턴(410)의 평면 형상은 제 1 반도체 칩(200)의 평면 형상보다 작을 수 있다. 방열 패턴(410)의 폭은 제 1 반도체 칩(200)의 폭보다 작을 수 있다. 방열 패턴(410)의 전체는 제 1 반도체 칩(200)과 수직적으로 중첩될 수 있다.
관통 전극(315) 상에 연결 패턴(450)이 배치될 수 있다. 연결 패턴(450)은 관통 전극(315)의 상부면 상에 제공될 수 있다. 연결 패턴(450)은 관통 전극(315)의 상부면과 직접 접할 수 있다. 연결 패턴(450)은 제 1 금속 패턴(412)과 동일한 물질로 구성되는 제 2 금속 패턴(452)을 가질 수 있다. 연결 패턴(450)은 제 2 금속 패턴(452)의 하부면과 관통 전극(315)의 상부면 사이에 개재되는 제 2 시드/배리어막(454)을 더 포함할 수 있다. 제 2 시드/배리어막(454)은 제 2 금속 패턴(452)의 하부면을 덮을 수 있으며, 제 2 금속 패턴(452)의 측면 상으로 연장될 수 있다. 즉, 제 2 금속 패턴(452)의 하부면 및 측면은 제 2 시드/배리어막(454)에 의해 덮일 수 있다.
패키지 기판(100) 상에 제 3 몰딩막(330)이 제공될 수 있다. 제 3 몰딩막(330)은 패키지 기판(100)의 상부면을 덮을 수 있다. 제 3 몰딩막(330)은 평면적 관점에서 제 1 반도체 칩(200), 관통 전극(315) 및 금속 패턴(400)을 둘러쌀 수 있다. 구체적으로는, 제 3 몰딩막(330)의 하부는 제 1 반도체 칩(200)의 측면 및 관통 전극(315)의 측면을 덮을 수 있고, 제 3 몰딩막(330)의 상부는 방열 패턴(410)의 측면 및 연결 패턴(450)의 측면을 덮을 수 있다. 제 3 몰딩막(330)은 방열 패턴(410)의 상부면 및 연결 패턴(450)의 상부면을 노출시킬 수 있다. 즉, 제 1 반도체 칩(200) 및 관통 전극(315)은 제 3 몰딩막(330)에 의해 완전히 매립될 수 있고, 금속 패턴(400)은 제 3 몰딩막(330) 내에 제공되되 제 3 몰딩막(330)의 상부면 상으로 노출될 수 있다. 제 3 몰딩막(330)의 상기 상부면과 방열 패턴(410)의 상부면 및 연결 패턴(450)의 상부면은 공면(coplanar)을 이룰 수 있다. 이때, 제 3 몰딩막(330)의 상기 상부면과 방열 패턴(410)의 상기 상부면 및 연결 패턴(450)의 상기 상부면은 평탄(flat)할 수 있다. 다르게 설명하자면, 제 3 몰딩막(330)의 상기 상부면과 방열 패턴(410)의 상기 상부면 및 연결 패턴(450)의 상기 상부면은 동일한 평면 상에 위치할 수 있다. 제 3 몰딩막(330)은 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함할 수 있다.
제 3 몰딩막(330) 상에 재배선층(500)이 제공될 수 있다. 재배선층(500)은 제 3 몰딩막(330)의 상부면, 방열 패턴(410)의 상부면 및 연결 패턴들(450)의 상부면과 접할 수 있다. 재배선층(500)은 상호 적층된 적어도 하나의 제 2 기판 배선층을 포함할 수 있다. 각각의 상기 제 2 기판 배선층은 제 2 기판 절연층(510) 및 제 2 기판 절연층(510) 내의 제 2 기판 배선 패턴(520)을 포함할 수 있다. 상기 제 2 기판 배선층들 중 최하단에 배치되는 제 2 기판 배선층의 제 2 기판 배선 패턴(520)은 제 2 기판 절연층(510)을 관통하여 연결 패턴들(450)에 접속될 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 11을 참조하여, 패키지 기판(100) 상에 제 1 반도체 칩(200)이 실장될 수 있다. 패키지 기판(100) 상에 제 1 몰딩막(310)이 제공될 수 있다. 제 1 몰딩막(310)은 패키지 기판(100)의 상부면을 덮을 수 있다. 제 1 몰딩막(310)은 제 1 반도체 칩(200)의 측면을 덮을 수 있고, 제 1 반도체 칩(200)의 상부면을 노출시킬 수 있다. 패키지 기판(100) 상에 관통 전극(315)이 제공될 수 있다. 관통 전극(315)은 제 1 몰딩막(310)을 수직으로 관통하여 패키지 기판(100)의 제 2 기판 패드(124)에 접속될 수 있다. 관통 전극(315)의 다른 일단은 제 1 몰딩막(310)의 상부면으로 노출될 수 있다. 제 1 반도체 칩(200) 및 제 1 몰딩막(310) 상에 금속 패턴(400)이 제공될 수 있다. 금속 패턴(400)은 방열 패턴(410) 및 연결 패턴(450)을 포함할 수 있다. 방열 패턴(410)은 제 1 반도체 칩(200)의 상부면 상에 제공될 수 있다. 연결 패턴(450)은 관통 전극(315)의 상부면 상에 제공될 수 있다. 제 1 몰딩막(310) 상에 제 2 몰딩막(320)이 제공될 수 있다.
재배선층(500)은 제 2 몰딩막(320)의 상부면, 방열 패턴(410)의 상부면 및 연결 패턴들(450)의 상부면과 접할 수 있다. 재배선층(500)은 상호 적층된 적어도 하나의 제 2 기판 배선층을 포함할 수 있다. 각각의 상기 제 2 기판 배선층은 제 2 기판 절연층(510) 및 제 2 기판 절연층(510) 내의 제 2 기판 배선 패턴(520)을 포함할 수 있다. 상기 제 2 기판 배선층들 중 최하단에 배치되는 제 2 기판 배선층의 제 2 기판 배선 패턴(520)은 제 2 기판 절연층(510)을 관통하여 연결 패턴들(450)에 접속될 수 있다. 상기 제 2 기판 배선층들 중 최상단에 배치되는 제 2 기판 배선층의 제 2 기판 배선 패턴(520)은 제 2 기판 절연층(510)의 상부면 상으로 노출될 수 있으며, 제 2 반도체 칩(610)이 실장되기 위한 재배선층 패드들(522)에 해당할 수 있다.
재배선층(500) 상에 제 2 반도체 칩(610)이 배치될 수 있다. 제 2 반도체 칩(610)은 메모리 칩(memory chip) 또는 로직 칩(logic chip)을 포함할 수 있다. 또는, 제 2 반도체 칩(610)은 수동 소자(passive element)를 포함할 수도 있다. 제 2 반도체 칩(610)은 제 2 반도체 칩(610)의 하부면 또는 상에 제공되는 제 2 칩 패드들(612)을 가질 수 있다. 제 2 칩 패드들(612)은 제 2 반도체 칩(610) 내의 집적 회로들과 전기적으로 연결될 수 있다. 제 2 반도체 칩(610)의 상기 하부면 상에 제 2 칩 단자들(614)이 제공될 수 있다. 제 2 칩 단자들(614)은 제 2 칩 패드들(612)의 하부면 상에 제공되어, 제 2 칩 패드들(612)에 접속될 수 있다.
제 2 반도체 칩(610)은 재배선층(500) 상에 실장될 수 있다. 예를 들어, 제 2 반도체 칩(610)은 제 2 칩 단자들(614)을 통해 재배선층(500)의 재배선층 패드들(522)에 접속될 수 있다. 제 2 칩 단자들(614)은 재배선층(500)의 재배선층 패드들(522)과 제 2 칩 패드들(612) 사이에 제공될 수 있다. 제 2 반도체 칩(610)이 페이스 다운(face down)으로 제공되는 경우, 제 2 칩 단자들(614)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump) 등을 포함할 수 있다. 제 2 반도체 칩(610)이 페이스 업(face up)으로 제공되는 경우, 제 2 칩 단자들(614)은 연결 와이어 등을 포함할 수 있다.
재배선층(500) 상에 제 4 몰딩막(620)이 제공될 수 있다. 제 4 몰딩막(620)은 재배선층(500)의 상부면을 덮을 수 있다. 제 4 몰딩막(620)은 제 2 반도체 칩(610)을 둘러쌀 수 있다. 제 4 몰딩막(620)은 절연 물질을 포함할 수 있다. 예를 들어, 제 4 몰딩막(620)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
도 12 내지 도 22는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 12를 참조하여, 캐리어 기판(900)이 제공될 수 있다. 캐리어 기판(900)은 유리 또는 폴리머를 포함한 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 캐리어 기판(900)은 캐리어 기판(900)의 상부면 상에 접착 부재가 제공될 수 있다. 일 예로, 상기 접착 부재는 접착 테이프를 포함할 수 있다.
캐리어 기판(900) 상에 제 1 기판 절연층(110)이 형성될 수 있다. 제 1 기판 절연층(110)은 캐리어 기판(900) 상에 절연 물질을 도포 및 경화하여 형성될 수 있다. 제 1 기판 절연층(110)은 캐리어 기판(900)의 상부면을 덮을 수 있다. 상기 절연 물질은 감광성 절연 물질(PID)을 포함할 수 있다.
제 1 기판 절연층(110)을 패터닝하여 개구들이 형성될 수 있다. 상기 개구들은 캐리어 기판(900)의 상부면을 노출시킬 수 있다. 상기 개구들은 언더 범프 패드들(126)이 형성되는 영역을 정의할 수 있다.
제 1 기판 절연층(110) 상에 제 1 기판 배선 패턴(120)이 형성될 수 있다. 예를 들어, 제 1 기판 절연층(110)의 상부면 상에 시드/배리어막을 형성하고, 상기 시드/배리어막 상에 마스크 패턴을 형성하고, 상기 마스크 패턴에 의해 노출되는 상기 시드/배리어막을 시드(seed)로 도금 공정을 수행하여 제 1 기판 배선 패턴(120)이 형성될 수 있다. 이후, 상기 마스크 패턴 및 상기 마스크 패턴 아래에 위치하는 상기 시드/배리어막의 일부는 제거될 수 있다.
상기와 같이 제 1 기판 절연층(110) 및 제 1 기판 배선 패턴(120)을 갖는 제 1 기판 배선층이 형성될 수 있다. 상기 제 1 기판 배선층을 형성하는 과정을 반복하여, 상기 제 1 기판 배선층이 적층된 패키지 기판(100)이 형성될 수 있다. 최상단에 위치하는 상기 제 1 기판 배선층의 제 1 기판 배선 패턴(120)은 패키지 기판(100)의 제 1 기판 패드들(122) 및 제 2 기판 패드(124)에 해당할 수 있다.
도 13을 참조하여, 패키지 기판(100) 상에 관통 전극(315)이 형성될 수 있다. 구체적으로는, 패키지 기판(100) 상에 희생막이 형성될 수 있다. 상기 희생막은 패키지 기판(100)의 상부면을 덮을 수 있다. 상기 희생막은, 일 예로, 포토 레지스트(photo resist) 물질을 포함할 수 있다. 상기 희생막 상에 식각 공정을 수행하여, 상기 희생막을 관통하여 제 2 기판 패드(124)를 노출시키는 비아 홀을 형성할 수 있다. 이후, 상기 비아 홀 내에 도전 물질을 채워 관통 전극(315)이 형성될 수 있다. 상기 희생막은 이후 제거될 수 있다. 관통 전극(315)은 필요에 따라 복수로 형성될 수 있다.
제 1 반도체 칩(200)이 제공될 수 있다. 제 1 반도체 칩(200)의 구성은 도 1을 참조하여 설명한 바와 동일 또는 유사할 수 있다. 예를 들어, 제 1 반도체 칩(200)은 제 1 반도체 칩(200)의 활성면(active surface) 상에 제공되는 제 1 회로층(210), 및 제 1 회로층(210)과 연결되는 제 1 칩 패드들(220)를 포함할 수 있다.
패키지 기판(100) 상에 제 1 반도체 칩(200)이 실장될 수 있다. 예를 들어, 제 1 반도체 칩(200)의 제 1 칩 패드들(220) 상에 제 1 칩 단자들(230)이 제공될 수 있다. 제 1 칩 단자들(230)이 패키지 기판(100)의 제 1 기판 패드들(122) 상에 위치하도록 제 1 반도체 칩(200)이 정렬된 후, 리플로우(reflow) 공정을 수행하여 제 1 칩 단자들(230)을 제 1 기판 패드들(122)에 연결시킬 수 있다.
패키지 기판(100) 상에 제 1 몰딩막(310)이 형성될 수 있다. 예를 들어, 패키지 기판(100)의 상부면 상에 제 1 반도체 칩(200)을 매립하도록, 몰딩 물질이 도포될 수 있다. 상기 몰딩 물질이 경화되어 제 1 몰딩막(310)을 형성할 수 있다. 제 1 몰딩막(310)은 제 1 반도체 칩(200)의 측면 및 상부면을 덮을 수 있다. 제 1 몰딩막(310)은 관통 전극(315)을 둘러쌀 수 있다. 이때, 관통 전극(315)은 제 1 몰딩막(310)에 의해 매립될 수 있다.
도 14를 참조하여, 제 1 몰딩막(310)의 일부가 제거될 수 있다. 상세하게는, 제 1 몰딩막(310)이 박형화(thinning)될 수 있다. 예를 들어, 제 1 몰딩막(310)의 상부면 상에 그라인딩(grinding) 공정 또는 화학적 기계적 연마 공정(CMP)이 수행될 수 있다. 이에 따라, 제 1 몰딩막(310)의 상기 상부면이 평탄해질 수 있다. 상기 박형화 공정은 제 1 반도체 칩(200)의 상부면 및 관통 전극(315)의 상부면이 노출될 때까지 수행될 수 있다. 상기 박형화 공정에 의해 제 1 몰딩막(310)의 상기 상부 일부가 제거될 수 있으며, 필요에 따라서는 관통 전극(315)의 상부 일부 또는 제 1 반도체 칩(200)의 상부 일부가 함께 제거될 수 있다. 예를 들어, 관통 전극(315)의 상부면이 제 1 반도체 칩(200)의 상부면보다 높은 레벨에 위치하는 경우, 상기 박형화 공정 시 관통 전극(315)의 상기 상부 일부가 함께 제거될 수 있다. 또는, 제 1 반도체 칩(200)의 상기 상부면이 관통 전극(315)의 상기 상부면보다 높은 레벨에 위치하는 경우, 상기 박형화 공정 시 제 1 반도체 칩(200)의 상기 상부 일부가 함께 제거될 수 있다.
상기 박형화 공정 후, 제 1 반도체 칩(200)의 상기 상부면 및 관통 전극(315)의 상기 상부면이 노출될 수 있다. 제 1 반도체 칩(200)의 상기 상부면 및 관통 전극(315)의 상기 상부면과 제 1 몰딩막(310)의 상기 상부면은 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다.
도 15를 참조하여, 제 1 몰딩막(310) 상에 제 3 시드/배리어막(462)이 형성될 수 있다. 제 3 시드/배리어막(462)은 제 1 몰딩막(310) 상에서 제 1 반도체 칩(200)의 상부면 및 관통 전극(315)의 상부면을 덮을 수 있다.
제 3 시드/배리어막(462) 상에 제 1 마스크 패턴(MP1)이 형성될 수 있다. 예를 들어, 제 3 시드/배리어막(462) 상에 포토 레지스트(photoresist: PR)층을 형성한 후, 상기 포토 레지스트층에 노광 및 현상 공정을 수행하여 제 1 마스크 패턴(MP1)을 형성할 수 있다. 제 1 마스크 패턴(MP1)은 제 1 반도체 칩(200)과 중첩되는 제 1 홀(h1) 및 관통 전극(315)과 중첩되는 제 2 홀(h2)을 가질 수 있다. 제 1 홀(h1) 및 제 2 홀(h2)은 각각 제 3 시드/배리어막(462)의 상부면의 일부를 노출시킬 수 있다. 제 1 마스크 패턴(MP1)의 제 1 홀(h1)의 내측면 및 제 2 홀(h2)의 내측면은 제 1 몰딩막(310)의 상부면에 대해 수직할 수 있다.
제 1 홀(h1)의 평면 형상은 제 1 반도체 칩(200)의 평면 형상보다 작을 수 있다. 제 1 홀(h1)의 폭은 제 1 반도체 칩(200)의 폭보다 작을 수 있다. 제 1 홀(h1)의 전체는 제 1 반도체 칩(200)과 수직적으로 중첩될 수 있다.
제 2 홀(h2)의 평면 형상은 관통 전극(315)의 평면 형상보다 클 수 있다. 제 2 홀(h2)의 폭은 관통 전극(315)의 폭보다 클 수 있다. 제 2 홀(h2)은 관통 전극(315)의 전체와 수직적으로 중첩될 수 있다. 관통 전극(315)이 복수로 형성되는 경우, 제 2 홀(h2) 또한 복수로 형성될 수 있으며, 제 2 홀들(h2)은 각각 하나의 관통 전극(315) 상에 형성될 수 있다.
도 16을 참조하여, 금속 패턴(400)이 형성될 수 있다. 예를 들어, 제 3 시드/배리어막(462)을 시드(seed)로 수행되는 도금 공정을 통해, 제 1 마스크 패턴(MP1)의 제 1 홀(h1) 및 제 2 홀(h2) 내에 금속 물질을 채워 제 1 금속 패턴(412) 및 제 2 금속 패턴(452)이 형성될 수 있다. 상기 도금 공정은 전해 도금(electro plating)을 포함할 수 있다. 제 1 마스크 패턴(MP1)의 제 1 홀(h1)의 내측면 및 제 2 홀(h2)의 내측면이 제 1 몰딩막(310)의 상부면에 대해 수직하고, 이에 따라 제 1 홀(h1)의 상기 내측면과 접하는 제 1 금속 패턴(412)의 측면 및 2 홀(h2)의 상기 내측면과 접하는 제 2 금속 패턴(452)의 측면은 제 1 몰딩막(310)의 상부면에 대해 수직할 수 있다.
제 1 마스크 패턴(MP1)이 제거되어, 제 3 시드/배리어막(462)의 일부가 노출될 수 있다. 상기 노출되는 제 3 시드/배리어막(462)의 일부는 제 1 마스크 패턴(MP1)의 아래에 위치하던 제 3 시드/배리어막(462)의 일부일 수 있다. 다르게 설명하자면, 상기 노출되는 제 3 시드/배리어막(462)의 일부는 제 1 금속 패턴(412) 및 제 2 금속 패턴(452) 사이에 위치할 수 있다.
상기 노출되는 제 3 시드/배리어막(462)의 일부 상에 식각 공정이 수행될 수 있다. 상기 식각 공정에 의해 제 3 시드/배리어막(462)은 제 1 시드/배리어막(414) 및 제 2 시드/배리어막(454)으로 분리될 수 있다. 제 1 시드/배리어막(414)은 상기 식각 공정 후 제 1 금속 패턴(412)의 아래에 잔여하는 제 3 시드/배리어막(462)의 일부일 수 있고, 제 2 시드/배리어막(454)은 상기 식각 공정 후 제 2 금속 패턴(452)의 아래에 잔여하는 제 3 시드/배리어막(462)의 일부일 수 있다. 제 1 금속 패턴(412)과 제 1 시드/배리어막(414)은 도 1 및 도 2를 참조하여 설명한 방열 패턴(410)을 구성할 수 있고, 제 2 금속 패턴(452)과 제 2 시드/배리어막(454)은 도 1 및 도 2를 참조하여 설명한 연결 패턴(450)을 구성할 수 있다.
도 17을 참조하여, 제 1 몰딩막(310) 상에 제 2 몰딩막(320)이 형성될 수 있다. 예를 들어, 제 1 몰딩막(310)의 상부면 상에 방열 패턴(410) 및 연결 패턴(450)을 매립하도록, 몰딩 물질이 도포될 수 있다. 상기 몰딩 물질이 경화되어 제 2 몰딩막(320)을 형성할 수 있다. 제 2 몰딩막(320)은 방열 패턴(410)의 측면 및 상부면 및 연결 패턴(450)의 측면 및 상부면을 덮을 수 있다. 즉, 방열 패턴(410) 및 연결 패턴(450)은 제 2 몰딩막(320)에 의해 매립될 수 있다.
도 18을 참조하여, 제 2 몰딩막(320)의 일부가 제거될 수 있다. 상세하게는, 제 2 몰딩막(320)이 박형화(thinning)될 수 있다. 예를 들어, 제 2 몰딩막(320)의 상부면 상에 그라인딩(grinding) 공정 또는 화학적 기계적 연마 공정(CMP)이 수행될 수 있다. 이에 따라, 제 2 몰딩막(320)의 상기 상부면이 평탄해질 수 있다. 상기 박형화 공정은 방열 패턴(410)의 상부면 및 연결 패턴(450)의 상부면이 노출될 때까지 수행될 수 있다. 상기 박형화 공정에 의해 제 2 몰딩막(320)의 상기 상부 일부가 제거될 수 있으며, 필요에 따라서는 방열 패턴(410)의 상부 일부 또는 연결 패턴(450)의 상부 일부가 함께 제거될 수 있다.
상기 박형화 공정 후, 방열 패턴(410)의 상기 상부면 및 연결 패턴(450)의 상기 상부면이 노출될 수 있다. 방열 패턴(410)의 상기 상부면 및 연결 패턴(450)의 상기 상부면과 제 2 몰딩막(320)의 상기 상부면은 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다.
도 15 내지 도 18에서는 제 1 몰딩막(310) 상에 방열 패턴(410) 및 연결 패턴(450)을 먼저 형성한 후, 제 2 몰딩막(320)을 형성하는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 19를 참조하여, 도 14의 결과물 상에, 제 1 몰딩막(310) 상에 제 2 마스크 패턴(MP2)이 형성될 수 있다. 예를 들어, 제 1 몰딩막(310) 상에 절연 물질층을 형성한 후, 상기 절연 물질층을 패터닝하여 제 2 마스크 패턴(MP2)을 형성할 수 있다. 제 2 마스크 패턴(MP2)은 제 1 반도체 칩(200)의 상부면을 노출하는 제 3 홀(h3) 및 관통 전극(315)의 상부면을 노출하는 제 4 홀(h4)을 가질 수 있다.
제 3 홀(h3)의 평면 형상은 제 1 반도체 칩(200)의 평면 형상보다 작을 수 있다. 제 3 홀(h3)의 폭은 제 1 반도체 칩(200)의 폭보다 작을 수 있다. 제 3 홀(h3)의 전체는 제 1 반도체 칩(200)과 수직적으로 중첩될 수 있다. 따라서, 제 3 홀(h3)은 제 1 반도체 칩(200) 상에서 제 1 반도체 칩(200)의 상부면의 일부만 노출할 수 있다.
제 4 홀(h4)의 평면 형상은 관통 전극(315)의 평면 형상보다 클 수 있다. 즉, 제 4 홀(h4)은 관통 전극(315)의 상부면 전체를 노출할 수 있다. 제 4 홀(h4)의 폭은 관통 전극(315)의 폭보다 클 수 있다.
도 20을 참조하여, 제 2 마스크 패턴(MP2) 상에 제 4 시드/배리어막(464)이 형성될 수 있다. 제 4 시드/배리어막(464)은 제 2 마스크 패턴(MP2)의 상부면, 제 3 홀(h3)의 내측면 및 바닥면, 그리고 제 4 홀(h4)의 내측면 및 바닥면을 컨포멀(conformal)하게 덮을 수 있다.
제 4 시드/배리어막(464) 상에 도전층(466)을 형성될 수 있다. 예를 들어, 제 4 시드/배리어막(464)을 시드(seed)로 도금 공정을 수행하여 도전층(466)이 형성될 수 있다. 상기 도금 공정은 전해 도금(electro plating)을 포함할 수 있다. 도전층(466)은 제 2 마스크 패턴(MP2)의 상부면을 덮고, 제 3 홀(h3)의 내부 및 제 4 홀(h4)의 내부를 채울 수 있다.
도 21을 참조하여, 도전층(466)의 일부가 제거될 수 있다. 상세하게는, 도전층(466)이 박형화(thinning)될 수 있다. 예를 들어, 도전층(466)의 상부면 상에 그라인딩(grinding) 공정 또는 화학적 기계적 연마 공정(CMP)이 수행될 수 있다. 이에 따라, 도전층(466)의 상기 상부면이 평탄해질 수 있다. 상기 박형화 공정은 제 2 마스크 패턴(MP2)의 상부면이 노출될 때까지 수행될 수 있다. 상기 박형화 공정에 의해 도전층(466)의 상기 상부 일부가 제거될 수 있다.
상기 박형화 공정에 의해 도전층(466)은 제 1 금속 패턴(412) 및 제 2 금속 패턴(452)으로 분리되고, 제 4 시드/배리어막(464)은 제 1 시드/배리어막(414) 및 제 2 시드/배리어막(454)으로 분리될 수 있다. 제 1 금속 패턴(412) 및 제 1 시드/배리어막(414)은 상기 박형화 공정 후 제 3 홀(h3) 내에 잔여하는 도전층(466)의 일부 및 제 4 시드/배리어막(464)의 일부일 수 있고, 제 2 금속 패턴(452) 및 제 2 시드/배리어막(454)은 상기 박형화 공정 후 제 4 홀(h4) 내에 잔여하는 도전층(466)의 일부 및 제 4 시드/배리어막(464)의 일부일 수 있다. 제 1 금속 패턴(412)과 제 1 시드/배리어막(414)은 도 3을 참조하여 설명한 방열 패턴(410)을 구성할 수 있고, 제 2 금속 패턴(452)과 제 2 시드/배리어막(454)은 도 3을 참조하여 설명한 연결 패턴(450)을 구성할 수 있다.
상기 박형화 공정 후, 제 2 마스크 패턴(MP2)의 상부면이 노출될 수 있다. 상기 박형화 공정 중, 필요에 따라서는 제 2 마스크 패턴(MP2)의 상부 일부가 함께 제거될 수 있다. 상기 박형화 공정 후 잔여하는 제 2 마스크 패턴(MP2)은 도 3을 참조하여 설명한 제 2 몰딩막(320)일 구성할 수 있다. 제 2 몰딩막(320)의 상부면은 방열 패턴(410)의 상부면 및 연결 패턴(450)의 상부면과 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다. 이하, 도 15 내지 도 18의 실시예를 기준으로 계속 설명하도록 한다.
도 22를 참조하여, 도 18의 결과물 상에, 재배선층(500)이 형성될 수 있다. 예를 들어, 제 2 몰딩막(320) 상에 제 2 기판 절연층(510)이 형성될 수 있다. 제 2 기판 절연층(510)은 제 2 몰딩막(320) 상에 절연 물질을 도포 및 경화하여 형성될 수 있다. 제 2 기판 절연층(510)을 패터닝하여 개구들이 형성될 수 있다. 상기 개구들은 연결 패턴(450)의 상부면을 노출시킬 수 있다. 제 2 기판 절연층(510) 상에 제 2 기판 배선 패턴(520)이 형성될 수 있다. 일 예로, 제 2 기판 절연층(510)의 상부면 상에 시드/배리어막을 형성하고, 상기 시드/배리어막 상에 마스크 패턴을 형성하고, 상기 마스크 패턴에 의해 노출되는 상기 시드/배리어막을 시드로 도금 공정을 수행하여 제 2 기판 배선 패턴(520)이 형성될 수 있다. 이후, 상기 마스크 패턴 및 상기 마스크 패턴 아래에 위치하는 상기 시드/배리어막의 일부는 제거될 수 있다. 상기와 같이 제 2 기판 절연층(510) 및 제 2 기판 배선 패턴(520)을 갖는 제 2 기판 배선층이 형성될 수 있다. 상기 제 2 기판 배선층을 형성하는 과정을 반복하여, 상기 제 2 기판 배선층이 적층된 재배선층(500)이 형성될 수 있다.
도 1을 다시 참조하여, 패키지 기판(100)의 하부면 상에 보호층(102)이 형성될 수 있다. 구체적으로는, 캐리어 기판(900)이 제거되어, 제 1 기판 절연층(110)의 하부면이 노출될 수 있다. 제 1 기판 절연층(110)의 하부면 상에 절연 물질을 증착하여 보호층(102)이 형성될 수 있다. 예를 들어, 상기 절연 물질은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 또는 절연성 폴리머(polymer)를 포함할 있다. 이후 보호층(102)을 패터닝하여 언더 범프 패드들(126)의 하부면을 노출시킬 수 있다.
패키지 기판(100)의 하부면 상에 외부 단자들(105)이 제공될 수 있다. 상세하게는, 외부 단자들(105)은 보호층(102)에 의해 노출되는 언더 범프 패드들(126) 상에 배치될 수 있다. 외부 단자들(105)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 패키지 기판 200: 제 1 반도체 칩
310: 제 1 몰딩막 320: 제 2 몰딩막
400: 금속 패턴 410, 420, 430, 440: 방열 패턴
450: 연결 패턴 500: 재배선층

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 실장되는 제 1 반도체 칩;
    상기 제 1 반도체 칩의 상부면 상에 제공되는 방열 패턴;
    상기 패키지 기판 상에서 상기 제 1 반도체 칩 및 상기 방열 패턴을 둘러싸는 제 1 몰딩막;
    상기 제 1 몰딩막 상에 배치되는 재배선층;
    상기 제 1 몰딩막을 수직으로 관통하여 상기 패키지 기판에 접속되는 관통 전극; 및
    상기 관통 전극 상에 배치되고, 상기 재배선층과 상기 관통 전극을 연결하는 연결 패턴;
    을 포함하되,
    상기 방열 패턴의 상부면 및 상기 연결 패턴의 상부면은 상기 제 1 몰딩막의 상부면 상으로 노출되는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 방열 패턴 및 상기 연결 패턴은 상기 재배선층과 직접 접하는 반도체 패키지.
  3. 제 1 항에 있어서,
    제 1 몰딩막은:
    상기 패키지 기판 상에서 상기 제 1 반도체 칩을 둘러싸는 제 2 몰딩막; 및
    상기 제 2 몰딩막 상에서 상기 방열 패턴 및 상기 연결 패턴을 둘러싸는 제 3 몰딩막;
    을 포함하되,
    상기 제 2 몰딩막의 상부면은 상기 제 1 반도체 칩의 상기 상부면과 공면(coplanar)을 이루고,
    상기 제 3 몰딩막의 상부면은 상기 방열 패턴의 상기 상부면 및 상기 연결 패턴의 상기 상부면과 공면을 이루는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 방열 패턴 및 상기 연결 패턴은 서로 동일한 금속 물질을 포함하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 연결 패턴의 제 1 폭은 상기 관통 전극의 제 2 폭보다 큰 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 방열 패턴은 상기 제 1 반도체 칩을 향하는 일면에 제공되는 제 1 시드/배리어막을 갖고, 또는
    상기 연결 패턴은 상기 관통 전극을 향하는 일면에 제공되는 제 2 시드/배리어막을 갖는 반도체 패키지.

  7. 패키지 기판;
    상기 패키지 기판 상에 실장되는 제 1 반도체 칩;
    상기 제 1 반도체 칩 상에 배치되는 재배선층;
    상기 제 1 반도체 칩과 상기 재배선층 사이에 배치되어 상기 재배선층의 하부면과 직접 접하는 제 1 금속 패턴;
    상기 제 1 반도체 칩과 상기 제 1 금속 패턴 사이에 개재되는 제 1 시드/배리어막;
    상기 패키지 기판 상에서 상기 제 1 반도체 칩을 둘러싸는 제 1 몰딩막;
    상기 제 1 몰딩막 상에서 상기 제 1 금속 패턴을 둘러싸는 제 2 몰딩막;
    상기 제 1 반도체 칩의 일측에서 상기 제 1 몰딩막 및 상기 제 2 몰딩막을 관통하고, 상기 패키지 기판 및 상기 재배선층을 연결하는 수직 연결 단자; 및
    상기 패키지 기판의 하부면 상에 제공되는 외부 단자들;
    을 포함하되,
    상기 제 1 몰딩막의 상부면은 상기 제 1 반도체 칩의 상부면과 공면(coplanar)을 이루고,
    상기 제 2 몰딩막의 상부면은 상기 제 1 금속 패턴의 상부면과 공면을 이루는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 수직 연결 단자는:
    상기 제 1 몰딩막을 수직으로 관통하여 상기 패키지 기판에 접속되는 관통 전극;
    상기 제 2 몰딩막을 수직으로 관통하여 상기 재배선층과 상기 관통 전극을 연결하는 제 2 금속 패턴; 및
    상기 제 2 금속 패턴의 하부면과 상기 관통 전극의 상부면 사이에 개재되는 제 2 시드/배리어막;
    을 포함하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제 1 금속 패턴의 제 1 두께 및 상기 제 2 금속 패턴의 제 2 두께는 서로 동일한 반도체 패키지.

  10. 패키지 기판 상에 반도체 칩을 실장하는 것;
    상기 패키지 기판 상에 관통 전극을 형성하는 것;
    상기 패키지 기판 상에 상기 반도체 칩 및 상기 관통 전극을 덮는 제 1 몰딩막을 형성하는 것;
    상기 제 1 몰딩막 상에 제 1 평탄화 공정을 수행하여, 상기 반도체 칩의 상부면 및 상기 관통 전극의 상부면을 노출시키는 것;
    상기 제 1 몰딩막 상에 금속 패턴을 형성하는 것, 상기 금속 패턴은 상기 반도체 칩의 상기 상부면 상에 위치하는 방열 패턴, 및 상기 관통 전극 상에 위치하는 연결 패턴을 포함하고;
    상기 제 1 몰딩막 상에 상기 방열 패턴 및 상기 연결 패턴을 덮는 제 2 몰딩막을 형성하는 것;
    상기 제 2 몰딩막 상에 제 2 평탄화 공정을 수행하여, 상기 방열 패턴의 상부면 및 상기 연결 패턴의 상부면을 노출시키는 것; 및
    상기 제 2 몰딩막 상에 상기 연결 패턴과 접속되는 재배선층을 형성하는 것;
    을 포함하는 반도체 패키지의 제조 방법.
KR1020210130866A 2021-10-01 2021-10-01 반도체 패키지 및 그 제조 방법 KR20230048196A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210130866A KR20230048196A (ko) 2021-10-01 2021-10-01 반도체 패키지 및 그 제조 방법
US17/859,411 US20230105942A1 (en) 2021-10-01 2022-07-07 Semiconductor package and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210130866A KR20230048196A (ko) 2021-10-01 2021-10-01 반도체 패키지 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20230048196A true KR20230048196A (ko) 2023-04-11

Family

ID=85774608

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210130866A KR20230048196A (ko) 2021-10-01 2021-10-01 반도체 패키지 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20230105942A1 (ko)
KR (1) KR20230048196A (ko)

Also Published As

Publication number Publication date
US20230105942A1 (en) 2023-04-06

Similar Documents

Publication Publication Date Title
US11205604B2 (en) Semiconductor package including a thermal conductive layer and method of manufacturing the same
US9165878B2 (en) Semiconductor packages and methods of packaging semiconductor devices
KR20220019186A (ko) 반도체 패키지 및 그의 제조 방법
EP3547364B1 (en) Semiconductor chip and semiconductor package including the same
US11600564B2 (en) Redistribution substrate, method of fabricating the same, and semiconductor package including the same
TW202127602A (zh) 半導體封裝
KR102586794B1 (ko) 반도체 패키지 및 그 제조 방법
CN115708200A (zh) 半导体封装件
KR20220022302A (ko) 반도체 패키지 및 그 제조 방법
TW202407907A (zh) 半導體封裝
KR102540829B1 (ko) 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법
KR20230122825A (ko) 반도체 패키지
KR20220117032A (ko) 반도체 패키지
JP2022136980A (ja) 再配線基板を含む半導体パッケージ
KR20230048196A (ko) 반도체 패키지 및 그 제조 방법
KR20230018090A (ko) 반도체 패키지
KR20230016485A (ko) 반도체 패키지 및 그 제조 방법
KR20240080228A (ko) 반도체 패키지 및 그 제조 방법
US20240312886A1 (en) Semiconductor package
US20230126003A1 (en) Semiconductor package and method of fabricating the same
KR20240113667A (ko) 반도체 패키지
KR20230068687A (ko) 반도체 패키지 및 그 제조 방법
KR20230048195A (ko) 반도체 패키지 및 그 제조 방법
KR20220140090A (ko) 반도체 패키지
KR20230033362A (ko) 반도체 패키지 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination