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KR101618612B1 - 전압 조정기 - Google Patents

전압 조정기 Download PDF

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KR101618612B1
KR101618612B1 KR1020100093979A KR20100093979A KR101618612B1 KR 101618612 B1 KR101618612 B1 KR 101618612B1 KR 1020100093979 A KR1020100093979 A KR 1020100093979A KR 20100093979 A KR20100093979 A KR 20100093979A KR 101618612 B1 KR101618612 B1 KR 101618612B1
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KR
South Korea
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transistor
voltage
output
circuit
gate
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KR1020100093979A
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다카시 이무라
데루오 스즈키
다카오 나카시모
요타로 니헤이
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에스아이아이 세미컨덕터 가부시키가이샤
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    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/56—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G05F1/569—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
    • G05F1/573—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overcurrent detector

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Abstract

(과제) 단락 전류를 정확히 설정할 수 있는 전압 조정기를 제공한다.
(해결수단) 과전류 보호 회로의 단락 전류의 전류치를 결정하는 회로로서, 전류를 전압으로 변환하는 저항을 사용하지 않고, Nch 디프레션형 트랜지스터의 게이트와 드레인을 접속시켜 비포화 상태로 동작시키는 회로를 사용해서 전류에 의해 제어하는 회로를 구비하였다. Nch 디프레션형 트랜지스터는 검출용 트랜지스터와 프로세스 편차가 연동하기 때문에 트리밍을 실시하지 않고서 단락 전류를 정확히 설정할 수 있다.

Description

전압 조정기 {VOLTAGE REGULATOR}
본 발명은, 과전류 보호 회로를 구비한 전압 조정기에 관한 것이다.
종래의 전압 조정기에 관해서 설명한다. 도 6 은, 종래의 전압 조정기를 나타내는 회로도이다.
차동 증폭 회로 (104) 는 기준 전압 회로 (103) 의 출력 전압 및 분압 회로 (106) 의 출력 전압을 비교하여, 기준 전압 회로 (103) 및 분압 회로 (106) 의 출력 단자의 전압을 동일한 전압으로 유지하고, 출력 단자 (102) 의 전압이 소정의 전압을 유지하도록 출력 트랜지스터 (105) 의 게이트 전압을 제어한다.
여기서, 전압 조정기의 출력 전압이 부하의 증대에 의해 저하되었다고 하면, 출력 전류 (Iout) 가 많아져, 최대 출력 전류 (Im) 가 된다. 그러면, 이 최대 출력 전류 (Im) 에 따라, 출력 트랜지스터 (105) 와 커런트 미러 접속하는 센스 트랜지스터 (121) 에 흐르는 전류가 많아진다. 이 때 Pch 트랜지스터 (601) 가 온되어 있어, 저항 (602) 에만 발생하는 전압이 높아지고, Nch 인핸스먼트형 트랜지스터 (124) 가 온되어, 저항 (122) 에 발생하는 전압이 높아진다. 그리고, Pch 트랜지스터 (125) 가 온되어, 출력 트랜지스터 (105) 의 게이트·소스간 전압이 낮아지고, 출력 트랜지스터 (105) 가 오프된다. 따라서, 출력 전류 (Iout) 는 최대 출력 전류 (Im) 보다 많아지지 않고 최대 출력 전류 (Im) 에 고정되고, 출력 전압 (Vout) 이 낮아진다. 여기서, 저항 (602) 에만 발생하는 전압에 의해, 출력 트랜지스터 (105) 의 게이트·소스간 전압이 낮아지고, 출력 트랜지스터 (105) 가 오프되어, 출력 전류 (Iout) 가 최대 출력 전류 (Im) 에 고정되기 때문에, 최대 출력 전류 (Im) 는 저항 (602) 의 저항치 및 Nch 인핸스먼트형 트랜지스터 (124) 의 임계값 전압에 의해 결정된다.
출력 전압 (Vout) 이 낮아지는 것에 의해, Pch 트랜지스터 (601) 의 게이트·소스간 전압이 Pch 트랜지스터 (601) 의 임계값 전압의 절대치 (Vtp) 보다 낮아지면, Pch 트랜지스터 (601) 는 오프된다. 그러면, 저항 (602) 뿐만 아니라 저항 (602 및 603) 의 양쪽에 발생하는 전압이 높아져, Nch 인핸스먼트형 트랜지스터 (124) 가 추가로 온되어, 저항 (122) 에 발생하는 전압이 더욱 높아지고, Pch 트랜지스터 (125) 가 또한 온되어, 출력 트랜지스터 (105) 의 게이트·소스간 전압이 더욱 낮아지고, 출력 트랜지스터 (105) 가 추가로 오프된다. 따라서, 출력 전류 (Iout) 가 적어져, 단락 전류 (Is) 가 된다. 그 후, 출력 전압 (Vout) 이 낮아져, 0 볼트가 된다. 여기서, 저항 (602 및 603) 의 양쪽에 발생하는 전압에 의해 출력 트랜지스터 (105) 의 게이트·소스간 전압이 낮아져, 출력 트랜지스터 (105) 가 오프되고, 출력 전류 (Iout) 가 단락 전류 (Is) 가 되기 때문에, 단락 전류 (Is) 는 저항 (602 및 603) 의 양쪽의 저항치에 의해서 결정된다 (예를 들어, 특허문헌 1 참조).
일본 공개특허공보 2003-216252호 (도 5)
그러나, 종래의 기술에서는, 최대 출력 전류 (Im) 및 단락 전류 (Is) 는, 양쪽 저항 (602 및 603) 의 저항치, 및 Nch 인핸스먼트형 트랜지스터 (124) 의 임계값 전압에 의해서 결정된다. 따라서, 최대 출력 전류 (Im) 및 단락 전류 (Is) 를 정확히 설정하고자 하면, 저항 (602 및 603) 의 저항치를 트리밍 공정에 의해서 정확하게 설정할 필요가 있다. 즉, 종래의 기술로는 제조 공정이 복잡해지고 만다는 과제가 있다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 단락 전류를 용이하고 또한 정확하게 설정할 수 있는 전압 조정기를 제공한다.
본 발명은 상기 과제를 해결하기 위해서, 과전류 보호 회로를 구비한 전압 조정기에 있어서, 과전류 보호 회로의 단락 전류의 전류치를 정확히 설정할 수 있는 회로로서, 과전류 보호 회로에 Nch 디프레션형 트랜지스터를 사용하고, 게이트와 드레인을 접속시켜서 비포화 상태로 사용하는 것을 특징으로 하는 전압 조정기를 제공한다.
본 발명의 과전류 보호 회로를 구비한 전압 조정기는, Nch 디프레션형 트랜지스터의 게이트와 드레인을 접속시켜 사용하고 있다. 저항 소자로서 사용하는 Nch 디프레션형 트랜지스터의 저항치와 Nch 인핸스먼트형 트랜지스터의 임계값 전압에는 상관 관계가 있기 때문에, 단락 전류의 프로세스 편차나 온도 의존성을 최소로 할 수 있다. 또한, 저항이나 퓨즈를 사용하지 않기 때문에, 칩 면적 축소를 행할 수도 있다.
도 1 은 제 1 실시형태의 전압 조정기를 나타내는 회로도.
도 2 는 제 2 실시형태의 전압 조정기를 나타내는 회로도.
도 3 은 제 3 실시형태의 전압 조정기를 나타내는 회로도.
도 4 는 제 4 실시형태의 전압 조정기를 나타내는 회로도.
도 5 는 제 5 실시형태의 전압 조정기를 나타내는 회로도.
도 6 은 종래의 전압 조정기를 나타내는 회로도.
도 7 은 제 6 실시형태의 전압 조정기를 나타내는 회로도.
도 8 은 제 7 실시형태의 전압 조정기를 나타내는 회로도.
도 9 는 제 8 실시형태의 전압 조정기를 나타내는 회로도.
발명을 실시하기 위한 형태
본 발명을 실시하기 위한 형태에 관해서, 도면을 참조하여 설명한다.
(실시예 1)
도 1 은 제 1 실시형태의 전압 조정기의 회로도이다.
제 1 실시형태의 전압 조정기는, 기준 전압 회로 (103) 와, 차동 증폭 회로 (104) 와, 출력 트랜지스터 (105) 와, 분압 회로 (106) 와, 과전류 보호 회로 (107) 로 구성되어 있다.
다음으로 제 1 실시형태의 전압 조정기의 요소 회로의 접속에 관해서 설명한다. 기준 전압 회로 (103) 는, 출력 단자를 차동 증폭 회로 (104) 의 반전 입력 단자에 접속한다. 차동 증폭 회로 (104) 는, 출력 단자를 과전류 보호 회로 (107) 및, 출력 트랜지스터 (105) 의 게이트에 접속하고, 비반전 입력 단자를 분압 회로 (106) 의 출력 단자에 접속한다. 출력 트랜지스터 (105) 는, 소스를 전원 단자 (101) 에 접속하고, 드레인을 출력 단자 (102) 에 접속한다. 분압 회로 (106) 는, 출력 단자 (102) 와 그라운드 단자 (100) 사이에 접속한다.
과전류 보호 회로 (107) 의 접속에 관해서 설명한다.
Pch 트랜지스터 (121) 는, 게이트는 출력 트랜지스터 (105) 의 게이트에 접속하고, 드레인은 Nch 인핸스먼트형 트랜지스터 (124) 의 게이트에 접속하고, 소스는 전원 단자 (101) 에 접속한다. Nch 디프레션형 트랜지스터 (123) 는, 게이트 및 드레인은 Nch 인핸스먼트형 트랜지스터 (124) 의 게이트 및 Pch 트랜지스터 (121) 의 드레인에 접속하고, 소스는 그라운드 단자 (100) 에 접속한다. Nch 인핸스먼트형 트랜지스터 (124) 는, 소스는 출력 단자 (102) 에 접속하고, 드레인은 Pch 트랜지스터 (125) 의 게이트에 접속하고, 백게이트는 그라운드 단자 (100) 에 접속한다. Pch 트랜지스터 (125) 는, 드레인은 Pch 트랜지스터 (105) 의 게이트에 접속하고, 소스는 전원 단자 (101) 에 접속한다. 저항 (122) 은, 일방은 Pch 트랜지스터 (125) 의 게이트에 접속하고, 타방은 전원 단자 (101) 에 접속한다. Nch 인핸스먼트형 트랜지스터 (124) 와 Pch 트랜지스터 (125) 와 저항 (122) 은, 출력 트랜지스터 (105) 의 게이트 전압을 제어하는 출력 전류 제한 회로를 구성하고 있다.
다음으로, 제 1 실시형태의 전압 조정기의 동작에 관해서 설명한다.
분압 회로 (106) 는, 출력 단자 (102) 의 전압인 출력 전압 (Vout) 을 분압하여, 분압 전압 (Vfb) 을 출력한다. 차동 증폭 회로 (104) 는, 기준 전압 회로 (103) 의 기준 전압 (Vref) 과 분압 전압 (Vfb) 을 비교하여, 출력 전압 (Vout) 이 일정해지도록 출력 트랜지스터 (105) 의 게이트 전압을 제어한다. 출력 전압 (Vout) 이 소정 전압보다도 높으면, 분압 전압 (Vfb) 이 기준 전압 (Vref) 보다 높고, 차동 증폭 회로 (104) 의 출력 신호 (출력 트랜지스터 (105) 의 게이트 전압) 가 높아져, 출력 트랜지스터 (105) 가 오프되고, 출력 전압 (Vout) 은 낮아진다. 또한, 출력 전압 (Vout) 이 소정 전압보다도 낮으면, 상기와 반대 동작을 하여, 출력 전압 (Vout) 이 높아진다. 요컨대, 출력 전압 (Vout) 이 일정하게 된다.
여기서, 출력 단자 (102) 와 그라운드 단자 (100) 가 단락되었다고 하면, 출력 트랜지스터 (105) 에는 대전류가 흐르려 한다. 따라서, Pch 트랜지스터 (121) 에는, 출력 트랜지스터 (105) 와 Pch 트랜지스터 (121) 의 채널 길이 및 채널 폭에 의해 정해진 전류가 흐른다. 그러면 Nch 인핸스먼트형 트랜지스터 (124) 의 게이트-소스간 전압은, 그 전류치에 비례하여 상승한다. 이 전압이 Nch 인핸스먼트형 트랜지스터 (124) 의 임계값 전압을 초과하면, 저항 (122) 에 발생하는 전압이 높아져, Pch 트랜지스터 (125) 가 온되고, 출력 트랜지스터 (105) 의 게이트-소스간 전압은 작아져서 오프되는 방향으로 향한다. 이렇게 해서, Pch 트랜지스터 (121) 에 전류를 흐르게 하고, 이 전류의 증가를 전압으로서 Nch 인핸스먼트형 트랜지스터 (124) 가 검출함으로써 과전류 보호 회로를 동작시킨다.
Nch 디프레션형 트랜지스터 (123) 는, 게이트가 드레인에 접속되어 있다. 이와 같이 접속함으로써 비포화 동작하여, 검출 저항과 동일하게 간주할 수 있다. Nch 디프레션형 트랜지스터의 임계값과 Nch 인핸스먼트형 트랜지스터의 임계값은, 동일한 장치에서 동일한 이온을 사용하여 농도를 변경해서 이온 주입함으로써 조정한다. 이 2 개의 임계값은 이온 주입의 농도가 상이할 뿐으로, 동일한 장치, 동일한 이온을 사용하고 있기 때문에, 장치의 편차에 의해 임계값이 불규칙하게 분포되었을 때에는 같은 방향으로 불규칙 분포하게 된다. 예를 들어, Nch 디프레션형 트랜지스터의 임계값이 높은 쪽으로 불규칙 분포하면, Nch 인핸스먼트형 트랜지스터의 임계값도 동일하게 높은 쪽으로 불규칙 분포한다. Nch 디프레션형 트랜지스터의 임계값이 높은 쪽으로 불규칙 분포하고, Nch 인핸스먼트형 트랜지스터의 임계값이 낮은 방향으로 불규칙 분포하는 등의 일은 일어나지 않는다. 또한, Nch 디프레션형 트랜지스터의 임계값이 0.1 V 커지고, Nch 인핸스먼트형 트랜지스터의 임계값이 0.01 V 커진다는 등의 편차의 크기가 크게 변하는 일도 없다. 즉, Nch 디프레션형 트랜지스터의 임계값과 Nch 인핸스먼트형 트랜지스터의 임계값은 프로세스 편차 (임계값 편차) 가 연동하여 불규칙 분포한다는 것이다. 이 때문에 이 검출 저항은, Nch 인핸스먼트형 트랜지스터 (124) 와 프로세스 편차 (임계값 편차) 가 연동하여 불규칙 분포한다.
이렇게 함으로써, 단락 전류의 프로세스 편차의 원인으로 되고 있던 검출 저항의 저항치와 검출을 실시하는 Nch 인핸스먼트형 트랜지스터 (124) 의 임계값이 연동하여, 단락 전류의 프로세스 편차나 온도 의존성을 최소로 하는 것이 가능해진다. 또한, 프로세스 편차 경감으로서 저항 및 퓨즈를 사용하지 않기 때문에, 칩 면적 축소를 행할 수도 있다.
또, 저항 (122) 은, 도시하지는 않지만 Pch 트랜지스터를 사용하여, 게이트와 소스를 접속하고, 게이트를 Pch 트랜지스터 (125) 의 게이트 및, Nch 인핸스먼트형 트랜지스터 (124) 의 드레인에 접속하고, 소스를 전원 단자 (101) 에 접속하는 구성을 채용해도 동일하게 동작시킬 수 있다.
이상으로부터, 검출 저항으로서 Nch 디프레션형 트랜지스터를 사용하여, 게이트와 드레인을 접속시킴으로써 단락 전류의 프로세스 편차나 온도 의존성을 최소로 하는 것이 가능해진다. 또한, 칩 면적 축소를 실시할 수도 있게 된다.
(실시예 2)
도 2 는, 제 2 실시형태의 전압 조정기의 회로도이다.
제 2 실시형태의 전압 조정기는, 기준 전압 회로 (103) 와, 차동 증폭 회로 (104) 와, 출력 트랜지스터 (105) 와, 분압 회로 (106) 와, 과전류 보호 회로 (107) 로 구성되어 있다. 제 1 실시예와의 차이점은 Nch 디프레션형 트랜지스터 (123) 대신에 Nch 인핸스먼트형 트랜지스터 (201) 를 사용하고, 게이트를 정전압 회로 (202) 에 접속한 점이다.
다음으로 제 2 실시형태의 전압 조정기의 동작에 관해서 설명한다.
Nch 인핸스먼트형 트랜지스터 (201) 는 게이트를 정전압 회로 (202) 에 접속하여 비포화로 동작시키고 있다. 비포화로 동작하기 때문에 Nch 인핸스먼트형 트랜지스터 (201) 는, 검출 저항과 동일하게 간주할 수 있다. 이 검출 저항은, Nch 인핸스먼트형 트랜지스터이기 때문에 Nch 인핸스먼트형 트랜지스터 (124) 와 프로세스 편차 (임계값 편차) 가 연동한다. 검출 저항의 저항치와 검출을 실시하는 Nch 인핸스먼트형 트랜지스터 (124) 의 임계값이 연동하기 때문에 단락 전류의 프로세스 편차나 온도 의존성을 최소로 하는 것이 가능해진다. 프로세스 편차 경감을 위해서 저항 및 퓨즈를 사용하지 않기 때문에, 칩 면적 축소를 행할 수도 있다.
이상으로부터, 검출 저항으로서 Nch 인핸스먼트형 트랜지스터를 사용하고, 게이트에 정전압 회로를 접속하여 비포화로 동작시킴으로써, 단락 전류의 프로세스 편차나 온도 의존성을 최소로 하는 것이 가능해진다. 또한, 칩 면적 축소도 행할 수 있게 된다.
(실시예 3)
도 3 은, 제 3 실시형태의 전압 조정기의 회로도이다.
제 3 실시형태의 전압 조정기는, 기준 전압 회로 (103) 와, 차동 증폭 회로 (104) 와, 출력 트랜지스터 (105) 와, 분압 회로 (106) 와, 과전류 보호 회로 (107) 로 구성되어 있다. 제 1 실시예와의 차이점은, Nch 디프레션형 트랜지스터 (123) 대신에 Nch 디프레션형 트랜지스터 (301, 302, 303) 를 사용하여 직렬로 접속하고, 퓨즈로 트리밍할 수 있도록 한 점이다.
다음으로 제 3 실시형태의 전압 조정기의 동작에 관해서 설명한다.
Nch 디프레션형 트랜지스터 (301, 302, 303) 는 퓨즈를 사용하여 트리밍할 수 있는 구성으로 되어 있다. 제 1 실시예와 동일하게, Nch 디프레션형 트랜지스터 (301, 302, 303) 의 게이트와 Nch 디프레션형 트랜지스터 (301) 의 드레인을 접속하여 비포화 동작시키기 때문에 검출 저항으로 간주할 수 있다. 과전류 보호 회로의 특성은, 검출 저항으로서 사용하는 Nch 디프레션형 트랜지스터의 저항치에 의해 결정된다. 전압대에 따라서는 과전류 보호 회로의 특성이 적당하지 않은 경우가 있다. 이것을 보정하기 위해서, Nch 디프레션형 트랜지스터를 트리밍한다. 트리밍을 실시함으로써, 검출 저항을 최적치로 할 수 있게 된다. 또한, Nch 디프레션형 트랜지스터와 퓨즈를 3 개 직렬로 접속하였는데, 3 개에 한정되는 것은 아니고, 4 개 이상의 Nch 디프레션형 트랜지스터와 퓨즈를 직렬로 접속해도 된다.
제 1 실시예와 동일하게, 검출 저항은 Nch 디프레션형 트랜지스터이기 때문에, Nch 인핸스먼트형 트랜지스터 (124) 와 프로세스 편차 (임계값 편차) 가 연동한다. 검출 저항의 저항치와 검출을 실시하는 Nch 인핸스먼트형 트랜지스터 (124) 의 임계값이 연동하기 때문에 단락 전류의 프로세스 편차나 온도 의존성을 최소로 하는 것이 가능해진다.
이상으로부터, 검출 저항으로서 Nch 디프레션형 트랜지스터를 사용하여 게이트와 드레인을 접속함으로써 단락 전류의 프로세스 편차나 온도 의존성을 최소로 하는 것이 가능해진다. 또한, Nch 디프레션형 트랜지스터를 트리밍함으로써 과전류 보호 회로의 특성을 최적으로 할 수 있게 된다.
(실시예 4)
도 4 는, 제 4 실시형태의 전압 조정기의 회로도이다.
제 4 실시형태의 전압 조정기는, 기준 전압 회로 (103) 와, 차동 증폭 회로 (104) 와, 출력 트랜지스터 (105) 와, 분압 회로 (106) 와, 과전류 보호 회로 (107) 로 구성되어 있다. 제 1 실시예와의 차이점은, Nch 인핸스먼트형 트랜지스터 (401) 를 사용하며, 게이트를 Nch 디프레션형 트랜지스터 (123) 의 드레인에 접속하고, 드레인을 Nch 인핸스먼트형 트랜지스터 (124) 의 드레인에 접속하고, 소스를 그라운드 단자 (100) 에 접속한 점이다.
다음으로 제 4 실시형태의 전압 조정기의 동작에 관해서 설명한다.
출력 단자 (102) 와 그라운드 단자 (100) 가 단락되었다고 하면, 출력 트랜지스터 (105) 에는 대전류가 흐르려 한다. 따라서, Pch 트랜지스터 (121) 에는, 출력 트랜지스터 (105) 와 Pch 트랜지스터 (121) 의 채널 길이와 채널 폭에 의해 정해진 전류가 흐른다. 그러면 Nch 인핸스먼트형 트랜지스터 (401) 의 게이트-소스간 전압은, 그 전류치에 비례하여 상승한다. 이 전압이 Nch 인핸스먼트형 트랜지스터 (401) 의 임계값 전압을 초과하면, 저항 (122) 에 발생하는 전압이 높아지고, Pch 트랜지스터 (125) 가 온되어, 출력 트랜지스터 (105) 의 게이트-소스간 전압은 작아지고 오프되는 방향으로 향한다. 그리고 출력 전압 (Vout) 이 낮아져 간다. 이렇게 해서, Pch 트랜지스터 (121) 에 전류를 흐르게 하고, 이 전류의 증가를 전압으로서 Nch 인핸스먼트형 트랜지스터 (401) 가 검출함으로써 수하형 (垂下型) 과전류 보호 회로를 동작시킨다.
출력 전압 (Vout) 이 낮아져, 소정 전압 Va 이하가 되면, Nch 인핸스먼트형 트랜지스터 (124) 의 게이트·소스간 전압이 임계값 전압 이상이 되어, Nch 인핸스먼트형 트랜지스터 (124) 가 온된다. 그러면, 또한 저항 (122) 에 발생하는 전압이 높아져, Pch 트랜지스터 (125) 가 온되고, 출력 트랜지스터 (105) 의 게이트-소스간 전압은 또 작아지고 오프되는 방향으로 향한다. 이렇게 해서, Pch 트랜지스터 (121) 에 전류를 흐르게 하고, 이 전류의 증가를 전압으로서 Nch 인핸스먼트형 트랜지스터 (124) 가 검출함으로써 フ 자형 과전류 보호 회로가 동작한다.
여기서, Nch 디프레션형 트랜지스터 (123) 는 게이트를 드레인에 접속하고 있다. 이와 같이 접속함으로써 비포화 동작하여, 검출 저항과 동일하게 간주할 수 있다. 이 검출 저항은 Nch 디프레션형 트랜지스터이기 때문에, Nch 인핸스먼트형 트랜지스터 (124), Nch 인핸스먼트형 트랜지스터 (401) 와 프로세스 편차 (임계값 편차) 가 연동한다. 검출 저항의 저항치와 수하형 과전류 보호 회로의 검출을 실시하는 Nch 인핸스먼트형 트랜지스터 (401) 의 임계값 및, フ 자형 과전류 보호 회로의 검출을 실시하는 Nch 인핸스먼트형 트랜지스터 (124) 의 임계값이 연동하기 때문에, 단락 전류의 프로세스 편차나 온도 의존성을 최소로 하는 것이 가능해진다. 또한 프로세스 편차 경감을 위해서 저항 및 퓨즈를 사용하지 않기 때문에, 칩 면적 축소도 행할 수 있다.
이상으로부터, 검출 저항 대신에 Nch 디프레션형 트랜지스터를 사용하여 게이트와 드레인을 접속함으로써 단락 전류의 프로세스 편차나 온도 의존성을 최소로 하는 것이 가능해진다. 또한, 칩 면적 축소도 행할 수 있게 된다.
(실시예 5)
도 5 는, 제 5 실시형태의 전압 조정기의 회로도이다.
제 5 실시형태의 전압 조정기는, 기준 전압 회로 (103) 와, 차동 증폭 회로 (104) 와, 출력 트랜지스터 (105) 와, 분압 회로 (106) 와, 과전류 보호 회로 (107) 로 구성되어 있다. 제 4 실시예와의 차이점은, Nch 인핸스먼트형 트랜지스터 (124) 와 Nch 인핸스먼트형 트랜지스터 (401) 대신에, Nch 이니셜 트랜지스터 (501 및 502) 를 사용한 점이다.
다음으로 제 5 실시형태의 전압 조정기의 동작에 관해서 설명한다.
Nch 이니셜 트랜지스터 (501 및 502) 는, p 기판 상의 Nch 인핸스먼트형 트랜지스터로, 웰 (well) 에 이온 주입을 실시하지 않고 제작한 트랜지스터이다. 웰에 이온 주입을 실시하지 않기 때문에, 임계값에 프로세스 편차가 발생하는 일은 없다.
Nch 디프레션형 트랜지스터 (123) 는 게이트를 드레인에 접속시키고 있다. 이와 같이 접속함으로써 비포화 동작하여, 검출 저항과 동일하게 간주할 수 있다.
이 때, Nch 이니셜 트랜지스터 (501 및 502) 는 임계값이 불규칙하게 분포하지 않기 때문에, 단락 전류의 프로세스 편차나 온도 의존성의 원인이 되는 것은 검출 저항뿐이다. 프로세스 편차가 검출 저항뿐이기 때문에, 단락 전류의 프로세스 편차나 온도 의존성을 최소로 하는 것이 가능해진다. 또한, 프로세스 편차 경감을 위해서 저항 및 퓨즈를 사용하지 않기 때문에, 칩 면적 축소도 행할 수 있다.
이상으로부터, 검출 저항 대신에 Nch 디프레션형 트랜지스터를 사용하여 게이트와 드레인을 접속하고, Nch 이니셜 트랜지스터를 사용하여 검출을 실시하며, Nch 인핸스먼트형 트랜지스터의 프로세스 편차를 없앰으로써, 단락 전류의 프로세스 편차나 온도 의존성을 최소로 하는 것이 가능해진다. 또한, 칩 면적 축소도 행할 수 있게 된다.
또, 본 실시예에서 검출용 트랜지스터로 Nch 이니셜 트랜지스터를 사용하였는데, 다른 실시예의 회로에 적용해도 동일한 효과가 얻어진다.
(실시예 6)
도 7 은, 제 6 실시형태의 전압 조정기의 회로도이다.
제 6 실시형태의 전압 조정기는, 기준 전압 회로 (103) 와, 차동 증폭 회로 (104) 와, 출력 트랜지스터 (105) 와, 분압 회로 (106) 와, 과전류 보호 회로 (107) 로 구성되어 있다. 제 1 실시예와의 차이점은, Nch 디프레션형 트랜지스터 (123) 를 Nch 인핸스먼트형 트랜지스터 (701) 로 변경하여, Nch 인핸스먼트형 트랜지스터 (701) 의 소스에 저항 (702) 을 접속한 점이다.
다음으로 제 6 실시형태의 전압 조정기의 동작에 관해서 설명한다.
Nch 인핸스먼트형 트랜지스터 (701 및 124) 는, 동일한 종류의 트랜지스터이기 때문에 단락 전류의 프로세스 편차나 온도 의존성을 최소로 할 수 있다. 또한, 저항 (702) 에 의해서 Nch 인핸스먼트형 트랜지스터 (701) 에 흐르는 전류를 조정할 수 있기 때문에, 과전류 보호가 가해지는 전류치를 조정할 수 있다. 그리고, 프로세스 편차 경감을 위해서 저항 및 퓨즈를 사용하지 않기 때문에, 칩 면적 축소도 행할 수 있다.
이상으로부터, 검출 저항 대신에 Nch 인핸스먼트형 트랜지스터를 사용하여 게이트와 드레인을 접속하고, 소스에 저항을 접속함으로써, 단락 전류의 프로세스 편차나 온도 의존성을 최소로 하는 것이 가능해지고, 과전류 보호가 가해지는 전류치를 조정할 수 있다. 또한, 칩 면적 축소도 행할 수 있게 된다.
(실시예 7)
도 8 은, 제 7 실시형태의 전압 조정기의 회로도이다.
제 7 실시형태의 전압 조정기는, 기준 전압 회로 (103) 와, 차동 증폭 회로 (104) 와, 출력 트랜지스터 (105) 와, 분압 회로 (106) 와, 과전류 보호 회로 (107) 로 구성되어 있다. 제 6 실시예와의 차이점은, 저항 (122) 을 Pch 트랜지스터 (801) 로 변경하여, 게이트와 드레인을 접속하고, Pch 트랜지스터 (125) 에 접속한 점이다.
다음으로 제 7 실시형태의 전압 조정기의 동작에 관해서 설명한다.
Pch 트랜지스터 (801) 를 사용해도, Nch 인핸스먼트형 트랜지스터 (124) 의 게이트-소스간 전압이 상승함으로써 임계값을 초과하였을 때, Pch 트랜지스터 (125) 를 온시킬 수 있다. 이 때문에, 제 7 실시형태의 전압 조정기는, 제 6 실시형태의 전압 조정기와 동일하게 동작시킬 수 있다.
이상으로부터, 저항 (122) 을 Pch 트랜지스터 (801) 로 변경하더라도 제 6 실시형태의 전압 조정기와 동일하게, 단락 전류의 프로세스 편차나 온도 의존성을 최소로 하는 것이 가능해진다. 또한, 과전류 보호가 가해지는 전류치를 조정할 수 있고, 칩 면적 축소도 행할 수 있게 된다.
(실시예 8)
도 9 는, 제 8 실시형태의 전압 조정기의 회로도이다.
제 8 실시형태의 전압 조정기는, 기준 전압 회로 (103) 와, 차동 증폭 회로 (104) 와, 출력 트랜지스터 (105) 와, 분압 회로 (106) 와, 과전류 보호 회로 (107) 로 구성되어 있다. 제 6 실시예와의 차이점은, 저항 (702) 을 Nch 디프레션형 트랜지스터 (901) 로 변경하여, 게이트와 드레인을 접속한 점이다.
다음으로 제 8 실시형태의 전압 조정기의 동작에 관해서 설명한다.
Nch 인핸스먼트형 트랜지스터 (701 및 124) 는, 동일한 종류의 트랜지스터이고, Nch 디프레션형 트랜지스터 (901) 는 Nch 인핸스먼트형 트랜지스터 (701 및 124) 과 동일한 장치로 이온 주입을 조정하기 때문에 단락 전류의 프로세스 편차나 온도 의존성을 최소로 할 수 있다. 또한, Nch 디프레션형 트랜지스터 (901) 에 의해서 Nch 인핸스먼트형 트랜지스터 (701) 에 흐르는 전류를 조정할 수 있기 때문에, 과전류 보호가 가해지는 전류치를 조정할 수 있다. 그리고, 저항에 의해 실시한 경우와 비교하여 칩 면적 축소도 행할 수 있다. 또한, 프로세스 편차 경감을 위해서 저항 및 퓨즈를 사용하지 않기 때문에, 칩 면적 축소도 행할 수 있다.
이상으로부터, 저항 (702) 을 Nch 디프레션형 트랜지스터 (901) 로 변경함으로써, 과전류 보호가 가해지는 전류치를 조정할 수 있고 칩 면적 축소를 행할 수 있다. 또한, 단락 전류의 프로세스 편차나 온도 의존성을 최소로 하는 것이 가능해진다.
또, 저항 (122) 은, 도시하지는 않지만 Pch 트랜지스터를 사용하여, 게이트와 소스를 접속하고, 게이트를 Pch 트랜지스터 (125) 의 게이트 및, Nch 인핸스먼트형 트랜지스터 (124) 의 드레인에 접속하고, 소스를 전원 단자 (101) 에 접속하는 구성을 채용해도 동일하게 동작시킬 수 있다.
100 … 그라운드 단자
101 … 전원 단자
102 … 출력 단자
103 … 기준 전압 회로
104 … 차동 증폭 회로
105 … 출력 트랜지스터
106 … 분압 회로
107 … 과전류 보호 회로
202 … 정전압 회로
501, 502 … Nch 이니셜 트랜지스터

Claims (8)

  1. 출력 트랜지스터가 출력하는 전압을 분압한 분압 전압과 기준 전압의 차를 증폭시켜 출력하여, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로와,
    상기 출력 트랜지스터에 과전류가 흐른 것을 검출하여, 상기 출력 트랜지스터의 전류를 제한하는 과전류 보호 회로를 구비한 전압 조정기로서,
    상기 과전류 보호 회로는,
    상기 오차 증폭 회로의 출력 전압에 의해 제어되어, 상기 출력 트랜지스터의 출력 전류를 센스하는 센스 트랜지스터와,
    비포화로 동작하여, 상기 센스 트랜지스터에 흐르는 전류에 의해서 전압을 발생하는 제 1 트랜지스터와,
    상기 제 1 트랜지스터가 발생하는 전압에 의해 제어되어, 상기 출력 트랜지스터의 게이트 전압을 제어하는 출력 전류 제한 회로를 구비한 것을 특징으로 하는 전압 조정기.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터는,
    게이트를 드레인에 접속한 Nch 디프레션형 트랜지스터인 것을 특징으로 하는 전압 조정기.
  3. 제 2 항에 있어서,
    상기 Nch 디프레션형 트랜지스터는,
    직렬로 접속된 복수 개의 Nch 디프레션형 트랜지스터와, 각각 병렬로 접속된 트리밍용의 퓨즈를 구비한 것을 특징으로 하는 전압 조정기.
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터는,
    게이트에 정전압 회로를 접속한 Nch 인핸스먼트형 트랜지스터인 것을 특징으로 하는 전압 조정기.
  5. 출력 트랜지스터가 출력하는 전압을 분압한 분압 전압과 기준 전압의 차를 증폭시켜 출력하여, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로와,
    상기 출력 트랜지스터에 과전류가 흐른 것을 검출하여, 상기 출력 트랜지스터의 전류를 제한하는 과전류 보호 회로를 구비한 전압 조정기로서,
    상기 과전류 보호 회로는,
    상기 오차 증폭 회로의 출력 전압에 의해 제어되어, 상기 출력 트랜지스터의 출력 전류를 센스하는 센스 트랜지스터와,
    상기 센스 트랜지스터에 흐르는 전류에 의해서 전압을 발생하는 제 1 트랜지스터와,
    상기 제 1 트랜지스터가 발생하는 전압에 의해 제어되어, 상기 출력 트랜지스터의 게이트 전압을 제어하는 출력 전류 제한 회로를 구비하고,
    상기 제 1 트랜지스터는,
    게이트와 드레인을 접속한 Nch 인핸스먼트형 트랜지스터이고,
    상기 Nch 인핸스먼트형 트랜지스터의 소스에 저항을 접속한 것을 특징으로 하는 전압 조정기.
  6. 출력 트랜지스터가 출력하는 전압을 분압한 분압 전압과 기준 전압의 차를 증폭시켜 출력하여, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로와,
    상기 출력 트랜지스터에 과전류가 흐른 것을 검출하여, 상기 출력 트랜지스터의 전류를 제한하는 과전류 보호 회로를 구비한 전압 조정기로서,
    상기 과전류 보호 회로는,
    상기 오차 증폭 회로의 출력 전압에 의해 제어되어, 상기 출력 트랜지스터의 출력 전류를 센스하는 센스 트랜지스터와,
    상기 센스 트랜지스터에 흐르는 전류에 의해서 전압을 발생하는 제 1 트랜지스터와,
    상기 제 1 트랜지스터가 발생하는 전압에 의해 제어되어, 상기 출력 트랜지스터의 게이트 전압을 제어하는 출력 전류 제한 회로를 구비하고,
    상기 제 1 트랜지스터는,
    게이트와 드레인을 접속한 Nch 인핸스먼트형 트랜지스터이고,
    상기 Nch 인핸스먼트형 트랜지스터의 소스에, 게이트와 드레인을 접속한 제 2 Nch 디프레션형 트랜지스터를 접속한 것을 특징으로 하는 전압 조정기.
  7. 제 1 항에 있어서,
    상기 출력 전류 제한 회로는, 상기 제 1 트랜지스터가 발생하는 전압을 검출하는 제 2 트랜지스터를 구비하고,
    상기 제 2 트랜지스터는 이니셜 트랜지스터인 것을 특징으로 하는 전압 조정기.
  8. 제 7 항에 있어서,
    상기 출력 전류 제한 회로는, 상기 제 2 트랜지스터의 드레인에 접속된 제 3 트랜지스터를 구비하고,
    상기 제 3 트랜지스터는 게이트를 드레인에 접속한 Pch 트랜지스터인 것을 특징으로 하는 전압 조정기.
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