JP6321411B2 - 電圧検出回路 - Google Patents

Description

本発明は、電圧検出回路に関し、より詳しくはその製造バラつきの影響を小さくすることに関する。

図７は、従来の電圧検出回路の一例を示す回路図である。
ＮＭＯＳトランジスタＱ１とＱ２、ＮＭＯＳトランジスタＱ１１とＱ１２、そしてＰＭＯＳトランジスタＱ３とＱ１３は、それぞれ同じサイズとする。抵抗Ｒ１は、例えば拡散抵抗やゲートＰＯＬＹ抵抗で作られ、印加電圧と発生する電流が比例関係を示す。デプレション型ＮＭＯＳトランジスタＲ２は、ゲートとソースが接続され、印加されるドレイン・ソース間電圧が所定の電圧以上になると、電流が一定になる。

抵抗Ｒ１に流れる電流Ｉ１は、ＮＭＯＳトランジスタＱ１とＱ２で構成されるミラー回路により、ＮＭＯＳトランジスタＱ２にドレイン電流Ｉｓ１として流れる。抵抗Ｒ１は、電源電圧が小さいときは発生する電流が小さくなり、電源電圧が大きいときは発生する電流が大きくなる。

一方、デプレション型ＮＭＯＳトランジスタＲ２に流れる電流I２は、ＮＭＯＳトランジスタＱ１１とＱ１２及びＰＭＯＳトランジスタＱ３とＱ１３とでそれぞれ構成されるミラー回路により、ＰＭＯＳトランジスタＱ３のドレイン電流Ｉｓ２として流れる。デプレション型ＮＭＯＳトランジスタＲ２は、飽和領域ではドレイン電圧依存性がほとんど無いため、電源電圧が変化してもＰＭＯＳトランジスタＱ３のドレイン電流Ｉｓ２は変化しない。
従来の電圧検出回路は、ＮＭＯＳトランジスタＱ２とＰＭＯＳトランジスタＱ３のドレイン電流と電源電圧の関係を利用して、電源電圧を検出する。

特開平６−２１７８７号公報

電圧検出回路は、動作電流の低くするため、抵抗Ｒ１は数ＭΩ程度にすることが一般的である。しかしながら、シート抵抗値の低い拡散抵抗やゲートＰＯＬＹ抵抗でそのような大きな抵抗値を作ると、チップ面積が増大してしまう。また、抵抗Ｒ１とデプレション型ＮＭＯＳトランジスタＲ２は、製造工程上、独立に作製されるため、相関の無いこれら両製造バラつきの影響を受け、検出電圧のバラつきが大きくなってしまう。

本発明は、これらの問題点に鑑みてなされたものであり、チップ面積の増大を抑えながら動作電流を低くし、且つ製造バラつきの影響がほとんど発生しない電圧検出回路を提供する。

検出回路の出力信号に基づき電圧を検出し検出信号を出力する電圧検出回路であって、検出回路は、第一電流を流す第一ＭＯＳトランジスタ部と、第二電流を流す第二ＭＯＳトランジスタ部と、第一電流と第二電流を電圧変換し検出信号として出力する電流電圧変換部と、を備え、第一電流の電圧特性と第二電流の電圧特性が所定の電圧で交差するように構成した。

動作電流を低消費化しても、チップ面積の増大を抑え、製造バラつきの影響を抑えた電圧検出回路を提供する。

第１の実施形態の電圧検出回路を示す回路図である。 第１の実施形態の電圧検出回路の電圧と電流の関係を示す図である。 第１の実施形態の電圧検出回路の電圧と電流の関係を示す図である。 第２の実施形態の電圧検出回路を示す回路図である。 第３の実施形態の電圧検出回路を示す回路図である。 第４の実施形態の電圧検出回路を示す回路図である。 従来の電圧検出回路を示す図である。

本発明の電圧検出回路は、検出回路１００と出力回路２００を備えている。
検出回路１００は、ＭＯＳトランジスタ部１１０と、ＭＯＳトランジスタ部１２０と、電流電圧変換部１３０を備えている。出力回路２００は、例えば一般的なコンパレータ回路で構成する。
以下、本発明の実施形態を、図面を参照して説明する。

［第１の実施の形態］
図１は、第１の実施形態の電圧検出回路を示す回路図である。
第１の実施形態の電圧検出回路は、ＭＯＳトランジスタ部１１０はＮＭＯＳトランジスタＭＮ１１で構成され、ＭＯＳトランジスタ部１２０はＮＭＯＳトランジスタＭＮ１２で構成される。説明のために、カレントミラー回路のミラー比は１：１であるとする。そして、ＮＭＯＳトランジスタＭＮ１１及びＮＭＯＳトランジスタＭＮ１２は、ゲートに適切なバイアス電圧ＶＮＢＩＡＳが与えられる。ここで、ＮＭＯＳトランジスタＭＮ１１のゲート長は、ＮＭＯＳトランジスタＭＮ１２のゲート長より長く、即ちＮＭＯＳトランジスタＭＮ１２の方がよりチャネル長変調効果が大きくなるように設定する。

ＰＭＯＳトランジスタＭＰ１１とＰＭＯＳトランジスタＭＰ１２は同じゲート電圧が印加されるため、Ｖｄ−Ｉｄ曲線は同じである。ＮＭＯＳトランジスタＭＮ１１は，ゲート長が長いため、チャネル長変調効果が小さく、ドレイン電圧に対してほぼ一定の飽和ドレイン電流を示す。ＮＭＯＳトランジスタＭＮ１２は，ゲート長が短いため、チャネル長変調効果が大きく、ドレイン電圧に対して飽和ドレイン電流が直線的に増加する。

更に、ＮＭＯＳトランジスタＭＮ１１のゲート幅をＮＭＯＳトランジスタＭＮ１２のゲート幅よりも広くする。このようにすることで、飽和領域においてドレイン電圧の小さいときに、ＮＭＯＳトランジスタＭＮ１１のドレイン電流はＮＭＯＳトランジスタＭＮ１２のドレイン電流よりも大きくなる。従って、ＮＭＯＳトランジスタＭＮ１１のドレイン電流とＮＭＯＳトランジスタＭＮ１２のドレイン電流は、所定の電源電圧ＶＤＤにおいて大小が逆転する。即ち、その電源電圧ＶＤＤを検出電圧とすることが出来る。

出力回路２００は、一般的なコンパレータ回路で構成しているので、電圧Ｖ１、Ｖ２の大小に応じてＨレベル、Ｌレベルを出力する。例えば、コンパレータ回路のプラス側入力端子に電圧Ｖ１、マイナス側入力端子に電圧Ｖ２が入力されていると、Ｖ１＜Ｖ２の時は出力電圧ＶＤＥＴはＬレベル、Ｖ１＞Ｖ２の時は出力電圧ＶＤＥＴはＨレベルになる。

次に、第１の実施形態の電圧検出回路の動作を説明する。
図２は、電源電圧ＶＤＤが小さいときの各トランジスタのドレイン電圧（Ｖｄ）−ドレイン電流（Ｉｄ）曲線を示す。また、図３は、電源電圧ＶＤＤが大きいときの各トランジスタのドレイン電圧（Ｖｄ）−ドレイン電流（Ｉｄ）曲線を示す。

ここで、電圧Ｖ１と電圧Ｖ２の電源電圧（ＶＤＤ）依存性について説明する。ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１の接続ノードの電圧をＶ１、ＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１２の接続ノードの電圧をＶ２とする。

ＰＭＯＳトランジスタＭＰ１１は飽和結線されており、かつ電源電圧ＶＤＤを大きくしてもＮＭＯＳトランジスタＭＮ１１はチャネル長変調効果が小さいため、｜ＶＤＤ−Ｖ１｜の大きさはほぼ一定の特性を示す。電源電圧ＶＤＤが小さいときは、ＰＭＯＳトランジスタＭＰ１２が非飽和で動作するため、電圧Ｖ２は小さくなる。電源電圧ＶＤＤが大きいときは、ＰＭＯＳトランジスタＭＰ１２が飽和領域に入り、電圧Ｖ２は電源電圧ＶＤＤが変化しても一定の電圧になる。

図２から、電源電圧ＶＤＤが小さいとき、電圧Ｖ２は電圧Ｖ１より大きくなる。これは、ＮＭＯＳトランジスタＭＮ１２のチャネル長変調効果の影響が小さいため、ＭＮ１２のドレイン電流は小さくなり、従って、Ｖ２は大きくなり、ＰＭＯＳトランジスタＭＰ１２は非飽和領域で動作するためである。このとき、電圧検出回路はＬレベル（電源電圧非検出状態）の出力信号ＶＤＥＴを出力する。

図３から、電源電圧ＶＤＤが大きいとき、電圧Ｖ２は電圧Ｖ１より小さくなる。これは、電源電圧ＶＤＤが大きいほど、ＮＭＯＳトランジスタＭＮ１２のチャネル長変調効果の影響が大きくなり、従ってＮＭＯＳトランジスタＭＮ１２のドレイン電流が大きくなることで、電圧Ｖ２が小さくなるからである。このとき、電圧検出回路はＨレベル（電源電圧検出状態）の出力信号ＶＤＥＴを出力する。
以上説明したように、本実施形態の電圧検出回路は、ＭＯＳトランジスタのチャネル長変調効果を利用して電源電圧を検出することができる。

本実施形態の電圧検出回路によれば、バイアス電圧ＶＮＢＩＡＳの電圧を調整することで消費電流を調整できるので、チップ面積が増大することなく消費電流を低くすることが出来る。また、特に問題となる閾値電圧の製造バラつきについては、比較電流を発生させる素子が同じ構造であるため、検出電圧にその影響が現れない、という効果がある。例えば、ＮＭＯＳトランジスタＭＮ１１の閾値電圧が大きくなれば、同じ素子構造のＮＭＯＳトランジスタＭＮ１２の閾値電圧も同じく大きくなる。従って、ＮＭＯＳトランジスタＭＮ１１とＮＭＯＳトランジスタＭＮ１２のドレイン電流の相対的な大小関係は変わらないため、検出電圧は閾値電圧のバラつきの影響を受けない。

なお、本実施形態の電圧検出回路では、２つのＮＭＯＳトランジスタのドレイン電流が所定の電源電圧ＶＤＤにおいて大小が逆転するために、ゲート幅に差を設けたが、ＮＭＯＳトランジスタの閾値電圧に差を設けても良い。即ち、ＮＭＯＳトランジスタＭＮ１２の閾値電圧をＮＭＯＳトランジスタＭＮ１１の閾値電圧よりも大きく設定しても良い。

［第２の実施の形態］
図４は、第２の実施形態の電圧検出回路を示す回路図である。
図１と同じ構成要素については同じ符号で図示している。図１との違いはＭＯＳトランジスタ部１１０としてデプレション型ＮＭＯＳトランジスタＭＮ１３で、ＭＯＳトランジスタ部１２０としてデプレション型ＮＭＯＳトランジスタＭＮ１４で構成した点である。

ここで、各トランジスタのゲート長とゲート幅の関係は、第１の実施形態の電圧検出回路と同様である。このように設定することで、図２及び図３と同様のＶｄ−Ｉｄ曲線を得ることができ、検出動作についても第１の実施形態の電圧検出回路と同様である。

第２の実施形態の電圧検出回路は、ＭＯＳトランジスタ部１１０、１２０をデプレション型ＮＭＯＳトランジスタで構成したので、バイアス回路が不要となり、更にチップ面積を縮小することができる。

［第３の実施の形態］
図５は、第３の実施形態の電圧検出回路を示す回路図である。
図１と同じ構成要素については同じ符号で図示している。図１との違いはＭＯＳトランジスタ部１１０としてＮＭＯＳトランジスタＭＮ１５、ＭＮ１６のカスコード接続構成とした点である。カスコードトランジスタであるＮＭＯＳトランジスタＭＮ１６は、ゲート電圧に適切なバイアス電圧ＶＮＣＳが与えられる。

第１及び第２の実施形態の電圧検出回路では、ＭＯＳトランジスタ部１１０、１２０のＭＯＳトランジスタのチャネル長変調効果の大小を、ゲート長に差を設けることで実現した。本実施形態では、ＭＯＳトランジスタ部１１０側をＮＭＯＳトランジスタＭＮ１５及びＭＮ１６のカスコード接続とすることで、チャネル長変調効果の大小を実現した。より詳しく説明すると、カスコード接続により、電源電圧ＶＤＤが大きくなっても、ＮＭＯＳトランジスタＭＮ１５のドレイン電圧はほとんど変化しないため、チャネル長変調効果の影響がドレイン電流に現れない。ＮＭＯＳトランジスタＭＮ１８は、カスコード接続でないため、電源電圧ＶＤＤが大きくなると、チャネル長変調効果の影響でドレイン電流が大きくなる。さらに、ＮＭＯＳトランジスタＭＮ１５のゲート幅をＮＭＯＳトランジスタＭＮ１８のゲート幅よりも大きくすることで、２つのＮＭＯＳトランジスタのドレイン電流が所定の電源電圧ＶＤＤにおいて大小が逆転するように設定される。このように構成することで、図２及び図３と同様のＶｄ−Ｉｄ曲線を得ることができる。

なお、本実施形態の電圧検出回路では、２つのＮＭＯＳトランジスタのドレイン電流が所定の電源電圧ＶＤＤにおいて大小が逆転するために、ゲート幅に差を設けたが、ＮＭＯＳトランジスタの閾値電圧に差を設けても良い。即ち、ＮＭＯＳトランジスタＭＮ１２の閾値電圧をＮＭＯＳトランジスタＭＮ１５の閾値電圧よりも大きく設定しても良い。

また、カスコード接続の構成は本実施形態の構成に限るものではなく、電源電圧ＶＤＤに対してＮＭＯＳトランジスタＭＮ１５のドレイン電圧が変化しにくい効果が得られればよい。例えば、ＭＮ１６をデプレション型ＮＭＯＳトランジスタで構成し、そのゲート電圧をＶＮＢＩＡＳに接続することでも実現可能で、この場合、バイアス電圧ＶＮＣＳを生成するバイアス回路が不要になる。

［第４の実施の形態］
図６は、第４の実施形態の電圧検出回路を示す回路図である。
図１と同じ構成要素については同じ符号で図示している。図１との違いは電流電圧変換部１３０を抵抗Ｒ１１、Ｒ１２で構成した点である。ここでは抵抗Ｒ１１、Ｒ１２は同じ抵抗値に設定された場合で説明をする。

ＮＭＯＳトランジスタＭＮ１１とＮＭＯＳトランジスタＭＮ１２のドレイン電圧（Ｖｄ）−ドレイン電流（Ｉｄ）曲線は、図２や図３に示したのと同様である。従って、抵抗Ｒ１１に流れる電流をＩ＿Ｒ１１、抵抗Ｒ１２に流れる電流をＩ＿Ｒ１２、電流Ｉ＿ＭＮ１１と電流Ｉ＿Ｒ１１の交点の電圧をＶ１、電流Ｉ＿ＭＮ１２と電流Ｉ＿Ｒ１２の交点の電圧をＶ２とすると、第１の実施形態の電圧検出回路と同様に、電圧Ｖ１と電圧Ｖ２によって電源電圧ＶＤＤを検出することが出来る。

第４の実施形態の電圧検出回路によれば、抵抗Ｒ１１と抵抗Ｒ１２を同じ素子で構成することで半導体製造バラつきの影響が検出電圧に現れないようにすることが可能である。また、電流電圧変換部１３０を抵抗Ｒ１１、Ｒ１２で構成しているが、ＮＭＯＳトランジスタＭＮ１１とＮＭＯＳトランジスタＭＮ１２のバイアス電圧ＶＮＢＩＡＳを適切に設定することによって、消費電流を少なくすることが可能である。

なお、本実施形態では、ＮＭＯＳトランジスタＭＮ１１及びＮＭＯＳトランジスタＭＮ１２は第１の実施形態と同様の設定として説明したが、第２〜３の実施形態で示した方法の組合せでも実現可能である。また、本実施形態では電流電圧変換部１３０の別の構成として抵抗Ｒ１１、Ｒ１２を用いて説明したが、電流が流れて電圧を発生させる素子であれば実現可能であり、例えば定電流源を用いてもよい。

以上説明したように、本発明の電圧検出回路は、ＭＯＳトランジスタ部１１０とＭＯＳトランジスタ部１２０と電流電圧変換部１３０を備えた検出回路１００と、出力回路２００とを有する。そして、ＭＯＳトランジスタ部１１０とＭＯＳトランジスタ部１２０のドレイン電圧（Ｖｄ）−ドレイン電流（Ｉｄ）曲線を交差するように設定することで、電源電圧を検出するように構成する。このように構成することで、動作電流を低消費化しても、チップ面積の増大を抑え、製造バラつきの影響を抑えた電圧検出回路を提供することが出来る。

なお、本発明の電圧検出回路は、ＭＯＳトランジスタ部１１０とＭＯＳトランジスタ部１２０を構成するＭＯＳトランジスタのチャネル長変調効果を使用していたが、電源電圧ＶＤＤが高くなるにつれドレイン電流が大きくなる素子特性であれば、これに限定されるものではない。例えば、ＭＯＳトランジスタのインパクトイオン化による基板電流を用いても良い。一例を挙げれば、ＮＭＯＳトランジスタＭＮ１２はＮＭＯＳトランジスタＭＮ１１に比べインパクトイオン化が起こりやすい素子、すなわち、ＮＭＯＳトランジスタＭＮ１１のドレインには低濃度領域を設け、ＮＭＯＳトランジスタＭＮ１２のドレインには低濃度領域を設けないトランジスタを用いる。ＮＭＯＳトランジスタＭＮ１１は、インパクトイオン化が起こらないため、ドレイン電圧が大きくなっても飽和ドレイン電流は一定である。ＮＭＯＳトランジスタＭＮ１２はインパクトイオン化が起こるため、ドレイン電圧がある一定の電圧値を超えると飽和ドレイン電流が増加する。そして、第１の本実施形態と同様にゲート幅を調整することで、電源電圧ＶＤＤを検出することが出来る。

また、本発明の電圧検出回路は、出力回路２００を構成するコンパレータ回路に入力オフセットを備えるように構成しても良い。例えば電源投入時等、電源電圧ＶＤＤが小さいとき、ＮＭＯＳトランジスタＭＮ１１及びＮＭＯＳトランジスタＭＮ１２が非飽和動作すると、電圧Ｖ１と電圧Ｖ２がほぼ等しくなることがあり、コンパレータ回路が誤判定する可能性がある。このようなときには、コンパレータ回路に入力オフセットを設けることで、電圧Ｖ１と電圧Ｖ２が等しいときは非検出側になるように設定するなどすれば、誤判定を防止することが可能である。更に、入力オフセットを調整することで、検出電圧の調整も可能であり、例えば、入力オフセットにトリミング回路を設けることで、より検出電圧バラつきを抑えることができる。

１００ 検出回路
１１０、１２０ ＭＯＳトランジスタ部
１３０ 電流電圧変換部
２００ 出力回路

Claims (9)

1. 検出回路と、前記検出回路の出力信号に基づき電圧を検出し、検出信号を出力する出力回路と、を備えた電圧検出回路であって、
   前記検出回路は、第一電流を流す第一ＮＭＯＳトランジスタを有する第一ＭＯＳトランジスタ部と、第二電流を流す第二ＮＭＯＳトランジスタを有する第二ＭＯＳトランジスタ部と、前記第一電流と前記第二電流を電圧変換し前記検出信号として前記出力回路へ出力するカレントミラー回路で構成する電流電圧変換部と、を備え、
   前記第一ＭＯＳトランジスタ部と前記第二ＭＯＳトランジスタ部は、ＭＯＳトランジスタのチャネル長変調効果に起因する電流差を設け、
   前記第一電流の電圧特性と前記第二電流の電圧特性が所定の電圧で交差する
   ことを特徴とする電圧検出回路。
2. 検出回路と、前記検出回路の出力信号に基づき電圧を検出し、検出信号を出力する出力回路と、を備えた電圧検出回路であって、
   前記検出回路は、第一電流を流す第一ＮＭＯＳトランジスタを有する第一ＭＯＳトランジスタ部と、第二電流を流す第二ＮＭＯＳトランジスタを有する第二ＭＯＳトランジスタ部と、前記第一電流と前記第二電流を電圧変換し前記検出信号として前記出力回路へ出力する抵抗素子で構成する電流電圧変換部と、を備え、
   前記第一ＭＯＳトランジスタ部と前記第二ＭＯＳトランジスタ部は、ＭＯＳトランジスタのチャネル長変調効果に起因する電流差を設け、
   前記第一電流の電圧特性と前記第二電流の電圧特性が所定の電圧で交差する
   ことを特徴とする電圧検出回路。
3. 前記第一ＮＭＯＳトランジスタは、前記第二ＮＭＯＳトランジスタよりもゲート長を長く、ゲート幅を広くし、ＭＯＳトランジスタのチャネル長変調効果に起因する電流差を設けた、
   ことを特徴とする請求項１または２に記載の電圧検出回路。
4. 前記第一ＭＯＳトランジスタ部は、更にカスコードトランジスタを有し、
   前記第一ＮＭＯＳトランジスタは前記第二ＮＭＯＳトランジスタよりもゲート幅を広くし、ＭＯＳトランジスタのチャネル長変調効果に起因する電流差を設けた、
   ことを特徴とする請求項１または２に記載の電圧検出回路。
5. 前記第一ＮＭＯＳトランジスタは、前記第二ＮＭＯＳトランジスタよりもゲート長を長く、閾値電圧を小さくし、ＭＯＳトランジスタのチャネル長変調効果に起因する電流差を設けた、
   ことを特徴とする請求項１または２に記載の電圧検出回路。
6. 前記第一及び第二ＮＭＯＳトランジスタは、ディプレッション型のトランジスタで構成した
   ことを特徴とする請求項１から５のいずれかに記載の電圧検出回路。
7. 検出回路と、前記検出回路の出力信号に基づき電圧を検出し、検出信号を出力する出力回路と、を備えた電圧検出回路であって、
   前記検出回路は、第一電流を流す第一ＮＭＯＳトランジスタを有する第一ＭＯＳトランジスタ部と、第二電流を流す第二ＮＭＯＳトランジスタを有する第二ＭＯＳトランジスタ部と、前記第一電流と前記第二電流を電圧変換し前記検出信号として前記出力回路へ出力するカレントミラー回路で構成する電流電圧変換部と、を備え、
   前記第一電流と前記第二電流にＭＯＳトランジスタのインパクトイオン化による基板電流に起因する電流差を設ける、
   前記第一電流の電圧特性と前記第二電流の電圧特性が所定の電圧で交差する
   ことを特徴とする電圧検出回路。
8. 検出回路と、前記検出回路の出力信号に基づき電圧を検出し、検出信号を出力する出力回路と、を備えた電圧検出回路であって、
   前記検出回路は、第一電流を流す第一ＮＭＯＳトランジスタを有する第一ＭＯＳトランジスタ部と、第二電流を流す第二ＮＭＯＳトランジスタを有する第二ＭＯＳトランジスタ部と、前記第一電流と前記第二電流を電圧変換し前記検出信号として前記出力回路へ出力する抵抗素子で構成する電流電圧変換部と、を備え、
   前記第一電流と前記第二電流にＭＯＳトランジスタのインパクトイオン化による基板電流に起因する電流差を設ける、
   前記第一電流の電圧特性と前記第二電流の電圧特性が所定の電圧で交差する
   ことを特徴とする電圧検出回路。
9. 前記出力回路は、入力オフセットを備えたコンパレータ回路で構成される
   ことを特徴とする請求項１〜８のいずれかに記載の電圧検出回路。

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