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KR101378256B1 - 성장형 나노핀 트랜지스터 - Google Patents

성장형 나노핀 트랜지스터 Download PDF

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KR101378256B1
KR101378256B1 KR1020087027077A KR20087027077A KR101378256B1 KR 101378256 B1 KR101378256 B1 KR 101378256B1 KR 1020087027077 A KR1020087027077 A KR 1020087027077A KR 20087027077 A KR20087027077 A KR 20087027077A KR 101378256 B1 KR101378256 B1 KR 101378256B1
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레오나르드 포베스
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마이크론 테크놀로지, 인크.
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Priority claimed from US11/397,413 external-priority patent/US7491995B2/en
Priority claimed from US11/397,358 external-priority patent/US8354311B2/en
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Abstract

본 발명의 일 양태는 트랜지스터를 형성하는 방법에 관한 것이다. 실시예에 따르면, 비정질 반도체 물질의 핀이 결정질 기판상에 형성되고, 결정질 성장을 시드하기 위해 결정질 기판을 이용하여 SPE(solid phase epitaxy) 공정이 수행되어 비정질 반도체 물질을 결정화한다. 핀은 최소 피처 크기보다 작은, 적어도 한 방향의 단면 두께를 갖는다. 트랜지스터 바디는 제1 소스/드레인 영역과 제2 소스/드레인 영역 간의 결정화된 반도체 필라에 형성된다. 서라운딩 게이트 절연체는 반도체 필라 주위에 서라운딩 게이트 절연체에 의해 반도체 필라로부터 분리되어 형성된다. 그외의 양태들이 본 명세서에서 제공된다.
서라운딩 게이트, 측벽 스페이서, 나노핀, 트랜지스터 바디, 결정질 기판, 반도체 필라

Description

성장형 나노핀 트랜지스터{GROWN NANOFIN TRANSISTORS}
<관련 출원들에 대한 교차 참조>
2006년 4월 4일 출원된 미국 특허 출원 번호 제11/397, 527호 "Nanowire Transistor With Surrounding Gate", 2006년 4월 4일 출원된 미국 특허 출원 번호 제11/397, 358호 "Etched Nanofin Transistors", 2006년 4월 4일 출원된 미국 특허 출원 번호 제11/397,413호 "DRAM With Nanofin Transistors", 및 2006년 4월 4일 출원된 미국 특허 출원 번호 제11/397,406호 "Tunneling Transistor With Sublithographic Channel"에 대한 우선권의 이익을 주장하며, 이들 출원들은 본 명세서에서 참조로서 포함되었다.
<기술 분야>
본 개시내용은 일반적으로 반도체 디바이스들에 관한 것이며, 더욱 구체적으로는 나노핀(nanofin) 트랜지스터들에 관한 것이다.
반도체 산업은 트랜지스터들과 같은 디바이스들의 크기를 감소시키고 기판상의 디바이스 밀도를 증가시키는 시장 선도(market driven)형 요구를 갖는다. 일부 제품의 목표는 저 전력 소모, 고 성능, 및 작은 크기들을 포함한다. 도 1은 k배의 스케일링을 갖는 다양한 디바이스 파라미터들에 대한 일반적 경향들 및 관계들을 도시한다. 채널 길이가 0.1 마이크로미터(100nm 또는 1000Å) 보다 작은 딥 서브 마이크론 영역(deep sub-micron region)에 대해 MOSFET 기술의 연속적 스케일링은 종래 기술의 트랜지스터 구조들에서 상당한 문제를 야기한다. 예를 들어, 접합 깊이들은 채널 길이보다 훨씬 작아야 한다. 따라서, 도 1에 도시된 트랜지스터(100)를 참조하면, 대략 1000Å 길이의 채널 길이들에 대한 접합들의 깊이(101)는 수백 옹스트롬(Angstroms) 단위여야만 한다. 그러한 얕은 접합들은 종래의 이온주입(implantation) 및 확산 기술들에 의해 형성하기 어렵다. 드레인 유도 배리어 저하(drain induced barrier lowering), 임계 전압 롤-오프(threshold voltage roll-off), 및 서브 임계 전도(subthreshold conduction)와 같은 단-채널 효과들을 억제하기 위해 극단적으로 높은 레벨의 채널 도핑이 요구된다. 서브 임계 전도는 그것이 캐패시터 셀들 상에서의 전하 저장 유지 시간을 감소시키기 때문에 DRAM 기술에서 특히 문제가 있다. 이렇게 극단적으로 높은 도핑 레벨들은 증가된 누설 및 감소된 캐리어 이동도(carrier mobility)를 야기한다. 따라서, 단 채널에 기인하는 기대된 성능 개선은 높은 도핑에 기인하여 낮은 캐리어 이동도 및 많아진 누설에 의해 무효화 된다.
누설 전류는 저 전압 및 저 전력 배터리 동작형 CMOS 회로들 및 시스템들에 있어서, 특히 DRAM 회로들에 있어서 중요한 문제이다. 문턱 전압 크기들은 현저한 오버드라이브(significant overdrive) 및 적절한 스위칭 속도들을 달성하기 위해 작다. 그러나, 도 2에 도시된 바와 같이, 작은 문턱 전압은 비교적 큰 서브 임계 누설 전류를 야기한다.
이러한 문제를 대처하기 위해 제안된 일부 설계들은 초-박형 바디들(ultra-thin bodies)을 갖는 트랜지스터들, 또는 표면 공간 전하 영역이, 그외의 트랜지스터 치수들이 축소됨에 따라 스케일되는 트랜지스터들을 이용한다. 트랜지스터들을 축소하기 위해 듀얼-게이트형(Dual-gated) 또는 더블-게이트형(double-gated) 트랜지스터 구조들이 또한 제안되었다. 업계에서 통상적으로 사용되듯이, "듀얼-게이트"는, 분리되고 독립적인 전압들로 구동될 수 있는 프론트 게이트(front gate)와 백 게이트(back gate)를 갖는 트랜지스터를 지칭하며, "더블-게이트형"은 2개의 게이트들이 동일한 전위로 구동되는 구조들을 지칭한다. 더블-게이트형 디바이스 구조의 예는 FinFET이다. "트라이게이트(TriGate)" 구조들 및 서라운딩 게이트 구조들이 또한 제안되었다. "트라이 게이트"에서는, 게이트가 채널의 3면에 존재한다. 서라운딩 게이트 구조에서, 게이트는 트랜지스터 채널을 둘러싸거나(surround), 에워싼다(encircle). 서라운딩 게이트 구조는 트랜지스터 채널에 대해 바람직한 제어를 제공하지만, 그 구조는 실제로 구현하기가 어렵다.
도 3은 드레인, 소스, 및 게이트 절연체들에 의해 반도체 바디로부터 분리된 전면 및 백 게이트들을 갖는 듀얼-게이트형 MOSFET을 도시하며, 또한 드레인에 의해 생성된 전계를 도시한다. 듀얼-게이트형 및/또는 더블-게이트형 MOSFET의 일부 특성들은, 단일 게이트와 비교시, 2개의 게이트들이 드레인 전극에 의해 생성된 전계를 채널의 소스 종단으로부터 더 잘 차단하기 때문에 종래의 벌크 실리콘 MOSFET들 보다 양호하다. 서라운딩 게이트는 드레인 전극에 의해 생성된 전계를 소스로부터 더 차단한다. 따라서, 듀얼-게이트 및/또는 더블 게이트 MOSFET이 턴 오프된 경우, 게이트 전압이 감소함에 따라, 서브 임계 전류는 더욱 빠르게 감소하기 때문에 서브 임계 누설 전류 특성들이 개선된다. 도 4는 일반적으로 듀얼 게이트, 더블 게이트, 또는 서라운딩 게이트 MOSFET들의 개선된 서브 임계 특성들을 종래의 벌크 실리콘 MOSFET들의 서브 임계 특성들과 비교하여 도시한다.
도 5A 내지 도 5C는 종래의 FinFET를 도시한다. 도 5A는 FinFET의 상면을 도시하고 도 5B는 라인 5B-5B를 따라 FinFET의 종단 뷰(end view)를 도시한다. 도시된 FinFET(503)은 제1 소스/드레인 영역(504), 제2 소스/드레인 영역(505), 제1 및 제2 소스/드레인 영역들 사이에서 확장하는 실리콘 핀(fin)(506)을 포함한다. 실리콘 핀(506)은, 제1 및 제2 소스/드레인 영역들 간에 채널이 수평방향으로 존재하는 트랜지스터 바디로서 기능한다. 실리콘 산화물과 같은, 게이트 절연체(507)가 핀 위에 형성되고, 게이트(508)는, 핀 위에 산화물이 형성된 후에 핀 위에 형성된다. 도시된 종래의 FinFET의 핀은 매립된 산화물(509) 위에 형성된다. 도 5C는 FINFET을 위한 핀을 제조하는 종래의 에칭 기술을 도시한다. 도 5C에 도시된 바와 같이, 핀 폭은 포토리소그래피 또는 e-빔 리소그래피 및 에칭에 의해 정의된다. 따라서, 핀 폭은 초기에는 최소 피처 크기이다(1F). 핀의 폭은 화살표(510)에 의해 도시된 바와 같이, 후속하여 산화 또는 에칭에 의해 감소된다.
본 발명의 양태들은 결정질 기판 상에 SPE(solid phase epitaxy)를 이용하여 비정질 반도체(예를 들어, a-실리콘)로부터 반도체의 초박형 핀을 성장시키는 것이다. SPE 공정은 결정질 성장을 시드(seed)하기 위해 결정질 기판을 이용하여 비정질 반도체를 재결정화한다. 비정질 나노핀들은 측벽 스페이서 기법에 의해 리소그래피 치수들보다 더 작은 치수들로 형성된다. 나노핀들은, 트랜지스터 바디의 두께와 채널 길이 모두가 리소그래피 치수들보다 더 작은 치수들을 갖는 CMOS 트랜지스터들의 바디 영역들(body regions)로서 이용된다. 예를 들어, 일부 실시예들은 20nm 내지 50nm 수준의 두께를 갖는 초박형 나노핀들을 제공한다.
본 발명의 일 양태는 트랜지스터를 형성하는 방법에 관한 것이다. 실시예에 따르면, 비정질 반도체 물질의 핀이 결정질 기판 상에 형성되고, 결정질 성장을 시드하기 위해 결정질 기판을 이용하여 SPE가 수행되어 비정질 반도체를 결정화한다. 핀은 적어도 한 방향으로, 최소 피처 크기보다 작은 단면 두께를 갖는다. 트랜지스터 바디는 제1 소스/드레인 영역과 제2 소스/드레인 영역 간의 결정화된 반도체 필라(pillar)에 형성된다. 서라운딩 게이트 절연체는 반도체 필라 주위에 형성되며, 서라운딩 게이트는 반도체 필라 주위에, 서라운딩 게이트 절연체에 의해 반도체 필라로부터 분리되어 형성된다.
트랜지스터를 형성하는 실시예에서, 실리콘 질화물층이 실리콘 웨이퍼 상에 형성되고, 홀이 실리콘 질화물 내에서 에칭된다. 홀은 실리콘 질화물층을 통해 실리콘 웨이퍼로 확장하고, 실리콘 질화물층의 측면들에 의해 정의된다. 비정질 실리콘 산화물 측벽 스페이서들이, 홀을 정의하는 실리콘 질화물의 측면들 상에 형성된다. 실리콘 웨이퍼 상에 비정질 실리콘 산화물 측벽 스페이서들을 남기고, 실리콘 질화물층이 제거된다. 측벽 스페이서들이 결정화된다. 측벽 스페이서들이 마스킹되고 에칭되어 측벽 스페이서들로부터 적어도 하나의 실리콘 핀을 형성한다. 실리콘 핀은 도핑된 영역 위에 배치되어 트랜지스터에 대한 제1 소스/드레인 영역으로서 기능한다. 서라운딩 게이트 절연체는 실리콘 핀 주위에 형성되고, 서라운딩 게이트는 실리콘 핀 주위에, 서라운딩 게이트 절연체에 의해 실리콘 핀으로부터 분리되어 형성된다. 제2 소스/드레인 영역이 실리콘 핀의 상면부에 형성된다.
일 양태는 트랜지스터에 관한 것이다. 트랜지스터 실시예는 결정질 기판, 기판 상의 결정질 반도체 핀, 핀 주위에 형성된 게이트 절연체, 및 핀 주위에, 게이트 절연체에 의해 핀으로부터 분리되어 형성된 서라운딩 게이트를 포함한다. 핀은 최소 피처 크기보다 작은 단면 치수를 갖는다. 핀은, 하부 소스/드레인 영역과 상부 소스/드레인 영역간에 수직 배향된(vertically-oriented) 채널을 제공한다.
이들 및 그외의 양태들, 실시예들, 장점들 및 특징들은 본 발명의 이하의 설명 및 참조 도면들로부터 명백해질 것이다.
도 1은 k배 스케일링을 갖는 다양한 디바이스 파라미터에 대한 일반적인 경향들 및 관계들을 도시한다.
도 2는 종래의 실리콘 MOSFET에서의 서브 임계 누설을 도시한다.
도 3은, 게이트 절연체에 의해 반도체 바디로부터 분리된, 드레인, 소스, 프론트 게이트, 백 게이트를 갖는 듀얼-게이트형 MOSFET 및 드레인에 의해 생성된 전계를 도시한다.
도 4는, 종래의 벌크 실리콘 MOSFET들의 서브 임계 특성들에 비교하여 듀얼 게이트, 더블 게이트 및 서라운딩 게이트 MOSFET의 개선된 서브 임계 특성들을 일 반적으로 도시한다.
도 5A 내지 도 5C는 종래의 FinFET를 도시한다.
도 6A 내지 도 6L은, 본 발명의 다양한 실시예들에 따른, 나노핀 트랜지스터를 형성하는 공정을 도시한다.
도 7은, 본 발명의 다양한 실시예들에 따른, 나노핀 트랜지스터들의 어레이에 대한 나노핀 레이아웃의 상면도를 도시한다.
도 8은 본 발명의 다양한 실시예들에 따른, 나노핀 트랜지스터를 제조하는 공정을 도시한다.
도 9는 본 발명의 다양한 실시예들에 따른, 비정질 반도체 핀들을 형성하는 공정을 도시한다.
도 10은 본 발명의 다양한 실시예들에 따른 메모리 디바이스의 다양한 실시예들의 고-레벨 조직화의 간략화된 블럭도이다.
도 11은 나노핀 트랜지스터들을 갖는 전자 시스템에 대한 도면이다.
도 12는 제어기 및 메모리를 갖는 시스템의 실시예의 도면을 도시한다.
이하의 상세한 설명은, 본 발명이 실시될 수 있는 구체적인 양태들 및 실시예들을, 예시의 방법으로써 도시하는 첨부하는 도면들을 참조한다. 이들 실시예들은 본 기술분야의 당업자가 본 발명을 실시할 수 있도록 충분히 상세하게 설명된다. 본 발명의 다양한 실시예들은, 일 실시예의 양태들이 다른 실시예의 양태들과 결합될 수 있기 때문에 반드시 상호 배타적일 필요는 없다. 그외의 실시예들이 이 용될 수 있으며, 구조적, 논리적, 및 전기적 변경들이 본 발명의 범주를 벗어나지 않으면서 이루어질 수 있다. 이하의 설명에서, "웨이퍼" 및 "기판"이라는 용어들은 일반적으로 집적 회로들이 형성되는 임의의 구조물, 및 집적 회로 제조의 다양한 단계들 동안의 그러한 구조물들을 지칭하도록 상호교환가능하게 사용된다. 두 가지 용어들 모두는 도핑된 반도체 및 도핑되지 않은 반도체들, 지지(supporting) 반도체 또는 절연 물질 위의 반도체의 에피텍셜 층들, 그러한 층들의 결합들 및 본 기술분야에 공지된 그외의 그러한 구조물들을 포함한다. 본 명세서에 사용된 "수평의(horizontal)"라는 용어는, 웨이퍼 또는 기판의 배향에 관계없이 종래의 평면 또는 웨이퍼 또는 기판의 표면에 평행한 평면으로서 정의된다. "수직의(vertical)"라는 용어는, 상기 정의된 수평에 수직인 방향을 지칭한다. "상(on)", "측면(side)", "더 높은(higher)", "더 낮은(lower)", "위(over)" 및 "아래(under)" 등의 위치들은, 웨이퍼 또는 기판의 배향과 관계없이, 웨이퍼 또는 기판의 상면 상에 존재하는 통상적인 평면 또는 표면과 관련하여 정의된다. 따라서, 이하의 상세한 기술은 제한적인 관점으로 취해지지 않고, 본 발명의 범주는 오직 첨부된 특허청구범위 및 그러한 특허청구범위가 부여하는 등가물들의 전체 범주에 의해서만 정의된다.
본 명세서에서, 나노핀 트랜지스터들, 및 수직 비정질 실리콘 나노핀들이 기판 상에서 재결정화되어 단결정 실리콘 나노핀 트랜지스터를 만드는 제조 기술이 개시된다. 본 발명의 양태들은, 핀의 하부에는 제1 소스/드레인 영역이 존재하고, 핀의 상부에는 제2 소스/드레인 영역이 존재하는 수직 채널들을 갖는 나노핀 트랜 지스터들을 제공한다. 도 6A 내지 6L은 본 발명의 다양한 실시예들에 따른 나노핀 트랜지스터를 형성하는 공정을 도시한다.
도 6A 및 도 6B는, 실리콘 질화물층(612), 실리콘 질화물층 내의 홀들(613), 및 홀들의 벽들을 따라 비정질 실리콘의 측벽 스페이서들(614)을 갖는 반도체 구조(611)의 상면도 및 6B-6B를 따른 단면도를 각각 도시한다. 홀들은 실리콘 질화물층 내에서 에칭되고, 비정질 실리콘이 성막되고, 방향성을 갖고 에칭되어 오직 측벽들 상에만 남는다. 홀들(613)은 실리콘 질화물층(612)을 관통하여 실리콘 웨이퍼 또는 기판(615)으로 에칭된다.
도 6C 및 도 6D는, 실리콘 질화물층이 제거된 후의 구조의 상면도 및 선 6D-6D를 따른 단면도를 각각 도시한다. 도시된 바와 같이, 실리콘 질화물층이 제거된 후, 측벽들(614)은 비정질 실리콘의 직립 협소 영역들(standing narrow regions)로서 남는다. 직립 실리콘의 결과적인 패턴들은, 그것들이 일반적으로 가늘고 긴 사각형 형상을 가지므로, "레이스트랙(racetrack)" 패턴들로서 지칭될 수 있다. 라인들의 폭은, 마스킹 및 리소그래피 보다는 비정질 실리콘의 두께에 의해 결정된다. 예를 들어, 비정질 실리콘의 두께는, 다양한 실시예들에 따라, 20nm 내지 50nm 수준일 수 있다. SPE 성장 공정이 이용되어 비정질 실리콘의 직립 협소 영역들을 재결정화 한다. SPE 성장 공정은 실리콘의 직립 협소 영역들의 나머지 부분을 통한 결정 성장을 위한 시드로서 기능하는 실리콘 기판(615)과의 인터페이스에서 시작하여, 비정질 실리콘을 결정화하게 하는 구조를 어닐링(annealing), 또는 열 처리하는 것을 포함한다.
도 6E는 마스크층이 도포된 후의 구조(611)의 상면도를 도시한다. 빗금친 영역들은 에칭되고, 결정질 실리콘으로 형성된 자립형 핀들(free-standing fins)이 남는다. 도 6F 및 도 6G는 각각 자립형 핀들(616)의 패턴의 상면도 및 선 6G-6G를 따른 단면도를 도시한다. 매립된 도핑 영역(617)은 제1 소스/드레인 영역으로서 기능한다. 다양한 실시예들에 따라, 매립된 도핑 영역은, 핀들의 어레이의 행(row) 또는 열(column) 중 어느 한 방향으로 도전성 라인을 형성하도록 패터닝될 수 있다.
도 6H는 구조의 상면도를 도시하며, 여기에서 핀들은 게이트 절연체(618) 및 게이트(619)에 의해 둘러싸여 진다. 게이트 절연체는 성막될 수 있거나, 그 밖의 경우에 다양한 방법들로 형성될 수 있다. 예를 들어, 실리콘 산화물은 열 산화 공정에 의해 실리콘 핀 상에 형성될 수 있다. 게이트는, 폴리 실리콘 또는 금속과 같은 임의의 게이트 물질일 수 있다. 게이트 물질이 성막되고, 방향성을 갖고 에칭되어 게이트 절연체를 갖는 핀 구조의 측벽들 상에만 게이트 물질을 남긴다. 배선은 "x-방향" 또는 "y-방향" 중 어느 쪽으로 배향될 수 있다.
도 6I 및 도 6J는, 각각 구조가 절연체(620)를 이용하여 백필링되고(backfilled), 게이트 배선(621)이 핀들의 장측들을 따라 "x-방향"으로 형성된 후에, 도 6H에 도시된 구조의 상면도 및 선 6J-6J를 따른 단면도를 도시한다. 다양한 실시예들은 실리콘 산화물을 이용하여 구조를 백필링한다. 트렌치들은 백필링된 절연체 내에 형성되어 핀들의 측면을 따라 통과하고, 게이트 라인들은 트렌치들 내에 형성된다. 다양한 실시예들에서, 하나의 게이트 라인은, 핀 구조의 서라 운딩 게이트와 접촉하여, 핀들의 일 측면을 따라 통과한다. 일부 실시예들은 핀의 제1 측면 상에 제1 게이트 라인을 제공하고, 핀의 제2 측면 상에 제2 게이트 라인을 제공한다. 폴리실리콘 또는 금속과 같은 게이트 배선 물질은 성막되고, 방향성을 갖고 에칭되어 오직 측벽들 상에만 남겨질 수 있다. 게이트 배선 물질은 핀들에 대한 서라운딩 게이트들과 적절하게 접촉한다. 다양한 실시예들에서, 게이트 물질 및 게이트 배선 물질이 에칭되어 핀들의 상부 아래로 게이트 및 게이트 배선을 리세스(recess)한다. 전체 구조는, 실리콘 산화물과 같은 절연체를 이용하여 백필링될 수 있고, 표면상에 오직 산화물만을 남기도록 평탄화될 수 있다. 필라들 또는 핀들의 상부는 에칭에 의해 노출될 수 있다. 제2 소스/드레인 영역(622)은 핀들의 상면부에 구현될 수 있고, 드레인 영역들에 대한 금속 컨택트들(623)은 종래기술에 의해 만들어질 수 있다. 금속 배선은, 예를 들어, "x-방향"으로 진행할 수 있고, 매립형 소스 배선은 도면의 종이 평면에서 수직으로 진행할 수 있다.
도 6K 및 도 6L은, 각각 구조가 절연체를 이용하여 백필링되고, 게이트 배선이 핀들의 단측들을 따라 "y-방향"으로 형성된 후, 구조의 상면 및 라인 6L-6L을 따른 단면도를 도시한다. 트렌치들은 "y-방향"으로 핀들의 측면을 따라 개방된다. 폴리실리콘 또는 금속과 같은 게이트 배선 물질(621)이 성막되고, 방향성을 갖고 에칭되어 오직 측벽들 상에만 남겨지며 핀들 상의 게이트들을 접촉할 수 있다. 다양한 실시예들에서, 게이트 물질 및 게이트 배선 물질이 에칭되어 핀들의 상면들 아래로 게이트 및 게이트 배선을 리세스한다. 전체 구조는, 실리콘 산화물과 같은 절연체(620)를 이용하여 백필링되고 평탄화되어, 표면상의 백필링 절연체만을 남길 수 있다. 그후 컨택트 개구부들 및 드레인 도핑 영역들(622)은, 필라들의 상부로 에칭되고, 드레인 영역들은 이온주입되고 드레인 영역들에 대한 금속 컨택트들이 종래기술에 의해 만들어질 수 있다. 금속 배선은, 예를 들어, 도면에서의 종이 평면에 수직으로 진행할 수 있고, 매립된 소스 배선은 "x-방향"으로 진행한다. 매립된 소스/드레인들은, 비정질 실리콘의 성막 전에 패터닝되고 이온주입된다. 도 6L은, 소스/드레인 영역들, 리세스된 게이트들, 및 소스/드레인 영역 배선을 갖는 완료된 핀 구조들 중 하나의 예시를 보인다. 이들 나노핀 FET들은 큰 W/L 비를 가질 수 있고, 나노와이어 FET들보다 더 많은 전류를 도전할 수 있다.
도 7은 본 발명의 실시예들에 따른, 나노핀 트랜지스터들의 어레이에 대한 나노핀들의 레이아웃의 상면도를 도시한다. 도면은 측벽 스페이서들(714)의 2개의 "레이스트랙"을 도시하고, 에칭에 의해 제거된 측벽 스페이서들의 일부분을 더 도시한다. 측벽 스페이서 트랙들을 형성하는데 이용된 홀들은 최소 피처 크기(1F)로 형성되었다. 마스크 스트립들(724)은 최소 피처 크기(1F)의 폭을 갖고, 최소 피처 크기(1F)에 의해 분리된다. 도시된 레이아웃에서, 나노핀들의 열들은 대략 2F의 중심간(center-to-center) 간격을 갖고, 나노핀들의 행들은 대략 1F의 중심간 간격을 가진다. 또한, 도 7에 도시된 바와 같이, 나노핀들은 홀들의 벽들 상의 측벽 스페이서들로부터 형성되므로, 제1 행과 제2 행 간의 중심간 간격은 1F 보다, 나노핀들의 두께에 대응하는 양만큼 약간 작을 것이며(1F-ΔT), 제2 행과 제3 행 간의 중심간 간격은 1F 크기보다, 나노핀들의 두께에 대응하는 양만큼 다소 클 것이다(1F+ΔT). 일반적으로, 제1 행과 제2 행 간의 중심간 간격은 피처 크기 간 격(NF)보다, 나노핀들의 두께에 대응하는 양만큼 다소 작을 것이며(NF-ΔT), 제2 행과 제3 행 간의 중심간 간격은 피처 크기 간격(NF) 보다, 나노핀들의 두께에 대응하는 양만큼 다소 클 것이다(NF+ΔT).
도 8은 본 발명의 다양한 실시예들에 따른 나노핀 트랜지스터를 제조하는 공정을 도시한다. 825 단계에서, 비정질 반도체 핀들이 결정질 기판 상에, 그리고 제1 소스/드레인 영역으로서 기능하는 도핑된 영역 위에 형성된다. 일부 실시예에서, 기판은 핀들이 형성된 후에 도핑되고 확산된다. 핀들은 얇아서 도펀트가 핀들의 하부 아래 및 내부로 확산할 수 있다. 핀들은 단계 826에서 결정화된다. SPE 공정이 이용되어 구조가 어닐링되고, 결정질 기판이 핀들의 결정질 성장을 시드(seed)한다. 단계 827에서, 서라운딩 게이트 절연체들이 핀들 주위에 형성되고, 단계 828에서, 서라운딩 게이트들은 핀들 주위에, 서라운딩 게이트 절연체들에 의해 핀들로부터 분리되어 형성된다. 결과적인 구조는 단계 829에서 절연체로 백필링된다. 단계 830에 도시된 바와 같이, 트렌치들은 에칭되고 게이트 라인(들)은 서라운딩 게이트에 인접하고, 서라운딩 게이트와 접촉하여 형성된다. 단계 831에서, 제2 소스/드레인 영역이 핀들의 상부에 형성되고, 단계 832에서는 제2 소스/드레인 영역들에 대한 컨택트들이 형성된다.
도 9는 본 발명의 다양한 실시예들에 따라, 도 8의 단계 825에 도시된 바와 같은, 비정질 반도체 핀들을 형성하는 공정을 도시한다. 단계 933에서, 홀들은 결정질 기판 위의 제1 층에서 에칭된다. 단계 934에서, 비정질 측벽 스페이서들은, 각각의 홀에 대한 제1 층의 벽에 대하여 각각의 홀에 형성된다. 단계 935에서 제1 층이 제거되어, 결정질 기판 상에 비정질 반도체 핀들을 남긴다.
도 10은 본 발명의 다양한 실시예들에 따른 메모리 디바이스의 다양한 실시예들의 고-레벨 조직화의 간략화된 블럭도이다. 도시된 메모리 디바이스(1036)는 메모리 어레이(1037) 및 판독/기입 제어 회로(1038)를 포함하여 통신 라인(들) 또는 채널(들)(1039)을 통해 메모리 어레이 상에 동작들을 행한다. 도시된 메모리 디바이스(1036)는, SIMM(single inline memory module) 및 DIMM(dual inline memory module)과 같은 메모리 모듈 또는 메모리 카드일 수 있다. 본 기술분야의 당업자는 본 개시내용을 읽고 이해함에 따라, 메모리 어레이 및/또는 제어 회로의 반도체 컴포넌트들은 전술한 바와 같은, 나노핀 트랜지스터들을 포함할 수 있음을 이해할 것이다. 이들 디바이스에 대한 구조 및 제조 방법들이 전술되었다.
메모리 어레이(1037)는 다수의 메모리 셀들(1040)을 포함한다. 메모리 어레이의 메모리 셀들은 행들 및 열들로 배열된다. 다양한 실시예들에서, 워드 라인들(1041)은 행들에서 메모리 셀들과 접속하며, 비트 라인들(1042)은 열들에서 메모리 셀들과 접속한다. 판독/기입 제어 회로(1038)는 원하는 행을 선택하도록 기능하는 워드 라인 선택 회로(1043), 및 원하는 열을 선택하도록 기능하는 비트 라인 선택 회로(1044), 및 메모리 어레이(1037) 내의 선택된 메모리 셀에 대한 메모리 상태를 검출하도록 기능하는 판독 회로(1045)를 포함한다.
도 11은 다양한 실시예들에 따른, 하나 이상의 나노핀 트랜지스터들을 갖는 전자 시스템(1146)에 대한 도면을 도시한다. 전자 시스템(1146)은 제어기 (1147), 버스(1148), 및 전자 디바이스(1149)를 포함하고, 버스는 제어기와 전자 디바이스 간에 통신 채널들을 제공한다. 다양한 실시예들에서, 제어기 및/또는 전자 디바이스는 본 명세서에서 전술한 바와 같은 나노핀 트랜지스터를 포함한다. 도시된 전자 시스템(1146)은 정보 취급 디바이스(information handling devies), 무선 시스템들, 전화통신 시스템들, 광섬유 광학 시스템들, 전자-광학(electro-optic) 시스템들, 및 컴퓨터들을 포함하나, 이에 한정되지 않는다.
도 12는 제어기(1251) 및 메모리(1252)를 갖는 시스템(1250)의 실시예의 도면을 도시한다. 제어기(1251) 및/또는 메모리(1252)는 다양한 실시예들에 따른 나노핀 트랜지스터들을 포함할 수 있다. 도시된 시스템(1250)은, 또한 제어기와 전자 장치 간, 및 제어기와 메모리 간에 통신 채널(들)을 제공하도록 전자 장치(1253) 및 버스(1254)를 포함한다. 버스는, 각각이 독립적으로 구성된, 어드레스, 데이터 버스, 및 제어 버스를 포함할 수 있거나, 또는 어드레스, 데이터, 및/또는 제어를 제공하기 위해, 제어기에 의해 사용이 조절되는 통상적인 통신 채널들을 이용할 수 있다. 실시예에서, 전자 장치(1253)는 메모리(1252)와 유사하게 구성된 추가의 메모리일 수 있다. 실시예는 버스(1254)에 연결된 주변 디바이스 또는 디바이스들(1255)을 포함할 수 있다. 주변 디바이스들은 디스플레이, 추가의 저장 메모리 또는, 제어기 및/또는 메모리와 함께 동작할 수 있는 그외의 제어 디바이스들을 포함할 수 있다. 실시예에서, 제어기는 프로세서이다. 제어기(1251), 메모리(1252), 전자 장치(1253), 및 주변 디바이스들(1255) 중 어떤 것도 다양한 실시예들에 따른 나노핀 트랜지스터들을 포함할 수 있다. 시스템(1250)은 정보 취급 디바이스들, 전화통신 시스템들, 및 컴퓨터들을 포함할 수 있으나 이에 한정되 지 않는다. 나노핀 트랜지스터들을 포함하는 응용들은, 본 명세서에서 설명한 바와 같이, 메모리 모듈들, 디바이스 드라이버들, 전력 모듈들, 통신 모뎀들, 프로세서 모듈들, 및 응용-특정적(application-specific) 모듈들에서 사용하는 전자 시스템들을 포함할 수 있고, 다중층(multilayer), 다중칩(multichip) 모듈들을 포함할 수 있다. 그러한 회로는 또한, 시계, 텔레비젼, 휴대 전화, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 비행기, 및 그외의 것과 같은 다양한 전자 시스템들의 서브컴포넌트일 수 있다.
메모리는 다양한 실시예들에 따른 나노핀 트랜지스터들을 포함하는 메모리 디바이스로서 실현될 수 있다. 실시예들은 임의의 크기 및 유형의 메모리에 동일하게 적용되며, 특정 유형의 메모리 디바이스에 한정되도록 의도되지 않는다는 것이 이해될 것이다. 메모리 유형들은 DRAM, SRAM(Static Random Access Memory) 또는 플래시 메모리들을 포함한다. 또한, DRAM은 통상적으로 SGRAM(Synchronous Graphics Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory), SDRAM Ⅱ, 및 DDR SDRAM(Double Data Rate SDRAM)로서 지칭되는 동기식 DRAM일 수 있다. 다양한 새로운 메모리 기술들이 나노핀 트랜지스터들을 이용할 수 있다.
본 개시내용은 여러가지 공정들, 회로 도면들, 및 셀 구조들을 포함한다. 본 발명은 특정한 공정 순서 또는 논리 구성에 한정되지 않는다. 본 명세서에 특정 실시예들이 도시되고 설명되었으나, 본 기술분야의 당업자라면, 동일한 목적을 달성하기 위해 계산된 임의의 구성이 도시된 특정 실시예들을 대체할 수 있음을 이 해할 것이다. 본 응용은 본 발명의 개조들 또는 변형들을 포함하도록 의도된다. 상기 설명은 예시하기 위한 것이며, 제한하기 위한 것이 아님이 이해되어야 한다. 상기 설명을 읽고 이해하면, 본 기술분야의 당업자에게는 상기 실시예들, 및 그외의 실시예들의 결합들이 명백할 것이다. 본 발명의 범주는 첨부된 특허청구범위 및 그러한 특허청구범위가 부여하는 등가물들의 전체 범주와 함께 결정되어야 한다.

Claims (39)

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  9. 트랜지스터를 형성하는 방법으로서,
    실리콘 웨이퍼 상에 실리콘 질화물층을 형성하는 단계;
    상기 실리콘 질화물층에 홀을 에칭하는 단계 - 상기 홀은 상기 실리콘 질화물층을 통해 상기 실리콘 웨이퍼로 확장하며, 상기 실리콘 질화물층의 측면들에 의해 정의됨 - ;
    상기 홀을 정의하는 상기 실리콘 질화물층의 상기 측면들 상에 비정질 실리콘 측벽 스페이서들을 형성하는 단계;
    상기 실리콘 웨이퍼 상의 상기 비정질 실리콘 측벽 스페이서들만 남기고 상기 실리콘 질화물층을 제거하는 단계;
    상기 측벽 스페이서들을 결정화하는 단계;
    상기 측벽 스페이서들로부터 적어도 하나의 실리콘 핀을 형성하도록 상기 측벽 스페이서들을 마스킹하고 에칭하는 단계 - 상기 실리콘 핀은, 상기 트랜지스터에 대해 제1 소스/드레인 영역으로서 기능하기 위해 도핑된 영역 위에 위치됨 - ;
    상기 실리콘 핀 주위에 서라운딩 게이트 절연체를 형성하는 단계;
    상기 실리콘 핀 주위에, 상기 서라운딩 게이트 절연체에 의해 상기 실리콘 핀으로부터 분리된 서라운딩 게이트를 형성하는 단계; 및
    상기 실리콘 핀의 상부에 제2 소스/드레인 영역을 형성하는 단계
    를 포함하는 트랜지스터 형성 방법.
  10. 제9항에 있어서,
    상기 실리콘 핀의 높이는 최소 피처 크기보다 작은 트랜지스터 형성 방법.
  11. 제9항에 있어서,
    상기 핀은, 최소 피처 길이에 대응하는 제1 방향의 단면 두께 및 상기 제1 방향에 직교하는 제2 방향으로 상기 최소 피처 길이보다 작은 단면 두께를 갖는 트랜지스터 형성 방법.
  12. 제9항에 있어서,
    상기 실리콘 핀들 주위에 서라운딩 게이트 절연체를 형성하는 단계는 열 산화 공정을 행하는 단계를 포함하는 트랜지스터 형성 방법.
  13. 제9항에 있어서,
    상기 비정질 실리콘 측벽 스페이서들을 형성하기 전에, 상기 제1 소스/드레인 영역으로서 기능하도록 상기 도핑된 영역을 패터닝하고 주입하는 단계를 더 포함하는 트랜지스터 형성 방법.
  14. 제9항에 있어서,
    상기 서라운딩 게이트를 형성하는 단계는 금속 게이트를 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  15. 제9항에 있어서,
    상기 서라운딩 게이트를 형성하는 단계는 폴리실리콘 게이트를 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  16. 트랜지스터 어레이를 형성하는 방법으로서,
    실리콘 웨이퍼에 매립된 소스/드레인 영역들을 형성하는 단계;
    상기 실리콘 웨이퍼 상의 실리콘 질화물층에 복수의 홀을 에칭하는 단계 - 상기 홀은 상기 실리콘 질화물층을 통해 상기 실리콘 웨이퍼로 확장하며, 각각의 홀들은 상기 실리콘 질화물층의 엣지들에 의해 정의됨 - ;
    상기 홀들을 정의하는 상기 실리콘 질화물층의 측면들 상에 비정질 실리콘 측벽 스페이서들을 형성하는 단계;
    상기 실리콘 웨이퍼 상의 상기 비정질 실리콘 측벽 스페이서들을 복수의 사각형 트랙 안에 남겨놓고 상기 실리콘 질화물층을 제거하는 단계;
    상기 측벽 스페이서들을 결정화하는 단계;
    상기 측벽 스페이서들로부터 복수의 실리콘 핀을 형성하도록 상기 측벽 스페이서들을 마스킹하고 에칭하는 단계 - 상기 실리콘 핀들은, 상기 매립된 소스/드레인 영역들 위에 위치됨 - ;
    상기 실리콘 핀들 각각의 주위에 서라운딩 게이트 절연체를 형성하는 단계;
    상기 실리콘 핀들 각각의 주위에, 상기 서라운딩 게이트 절연체에 의해 상기 실리콘 핀들 각각으로부터 분리된 서라운딩 게이트를 형성하는 단계; 및
    상기 실리콘 핀의 상부에 제2 소스/드레인 영역을 형성하는 단계
    를 포함하는 트랜지스터 어레이 형성 방법.
  17. 제16항에 있어서,
    적어도 2개의 트랜지스터들에 대해 상기 서라운딩 게이트들에 인접하여 접촉하는 적어도 하나의 게이트 라인을 형성하는 단계를 더 포함하는 트랜지스터 어레이 형성 방법.
  18. 제17항에 있어서,
    적어도 하나의 게이트 라인을 형성하는 단계는, 상기 서라운딩 게이트에 인접하여 접촉하는 2개의 게이트 라인들을 형성하는 단계를 포함하고, 상기 2개의 게 이트 라인들은 대향하는 실리콘 핀들 상에 존재하는 트랜지스터 어레이 형성 방법.
  19. 제17항에 있어서,
    적어도 하나의 게이트 라인을 형성하는 단계는, 트랜지스터들의 행 내에서 상기 서라운딩 게이트들과 접촉하도록 상기 적어도 하나의 게이트 라인을 형성하는 단계를 포함하는 트랜지스터 어레이 형성 방법.
  20. 제17항에 있어서,
    적어도 하나의 게이트 라인을 형성하는 단계는, 트랜지스터들의 열 내에서 상기 서라운딩 게이트들을 접촉하도록 상기 적어도 하나의 게이트 라인을 형성하는 단계를 포함하는 트랜지스터 어레이 형성 방법.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
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