JP5886802B2 - 半導体装置 - Google Patents
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Description
本発明の実施形態は、半導体装置に関する。
現在、大規模半導体集積回路を構成する基本素子としてＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が主に用いられているが、その性能向上、消費電力低減などにつながる微細化が難しくなってきている。
そこで、ＭＯＳＦＥＴの動作原理とは異なる、電子のトンネル効果を利用したトンネルＦＥＴ（Field Effect Transistor）の研究開発が進められている。
Japanese Journal of Applied Physics 51 (2012) 06FE09
本発明の実施形態は、閾値制御が容易な、トンネル効果を利用した半導体装置を提供する。
実施形態によれば、半導体装置は、第１の半導体層と、前記第１の半導体層よりも不純物濃度が高い第１導電形の第２の半導体層と、一対の第２導電形の半導体膜と、ゲート電極と、ゲート絶縁膜と、前記第１の半導体層よりも不純物濃度が高い第２導電形の第３の半導体層と、を備えている。前記第２の半導体層は、前記第１の半導体層上にフィン状に設けられている。前記一対の半導体膜は、前記フィン状の第２の半導体層の一対の側壁のそれぞれに設けられ、前記第２の半導体層とトンネル接合を形成している。前記ゲート電極は、前記第２の半導体層を前記一対の側壁側から挟むように設けられ、前記半導体膜を介して前記トンネル接合に対向している。前記ゲート絶縁膜は、前記ゲート電極と前記半導体膜との間に設けられている。前記第３の半導体層は、前記第１の半導体層を隔てて前記第２の半導体層及び前記半導体膜に対して離間し、且つ前記第１の半導体層に隣接している。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
以下の実施形態では第１導電形をｐ形、第２導電形をｎ形として説明するが、第１導電形をｎ形、第２導電形をｐ形としても実施可能である。
また、以下の説明では、半導体材料はシリコンを例示するが、シリコンに限らず、例えば炭化シリコン、窒化ガリウムなどであってもよい。
図１は、実施形態の半導体装置の模式斜視図である。
図１において、基板の主面に対して平行な面内で相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
図１において、基板の主面に対して平行な面内で相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
図２は、実施形態の半導体装置の模式断面図である。
図３（ａ）は、実施形態の半導体装置の模式平面図である。
図３（ａ）は、実施形態の半導体装置の模式平面図である。
図２は、図３（ａ）におけるＡ−Ａ断面に対応する。すなわち、図２は、図１においてゲート電極２３が設けられた領域のＸ−Ｚ断面に対応する。
基板１０（図２に示す）の表面側に、第１の半導体層としてｐ−形シリコンの半導体層１１が設けられている。あるいは、ｐ−形シリコン基板１０の一部として半導体層１１が設けられている。
半導体層１１の上面には、凸部１１ａが設けられている。凸部１１ａは、Ｙ方向に延びている。
その凸部１１ａの上には、第２の半導体層としてｐ＋形シリコンのソース層１２が設けられている。ソース層１２の下面は凸部１１ａの上面に接している。
ソース層１２の幅（Ｘ方向の幅）と、凸部１１ａの幅（Ｘ方向の幅）は同じである。ソース層１２の高さ（Ｚ方向の高さ）は、凸部１１ａの高さ（Ｚ方向の高さ）よりも高い。
凸部１１ａを含む半導体層１１およびソース層１２は同じ導電形（ｐ形）であるが、ソース層１２のｐ形不純物濃度は、半導体層１１のｐ形不純物濃度よりも高い。
ソース層１２は、Ｙ方向に沿って延びるフィン状に設けられている。ソース層１２は、幅（Ｘ方向の幅）に対する高さ（Ｚ方向の高さ）の比が１よりも大きい。すなわち、ソース層１２の幅は、高さよりも小さい。また、ソース層１２のＹ方向の長さは、幅及び高さよりも長い。
フィン状のソース層１２は、Ｙ方向に沿って延びる一対の側壁を有する。その一対の側壁のそれぞれには、一対のｎ＋形シリコンの半導体膜２１が設けられている。半導体膜２１は、ソース層１２の側壁の全面に設けられている。半導体膜２１のｎ形不純物濃度は、半導体層１１のｐ形不純物濃度よりも高い。
ソース層１２と半導体膜２１とはｐｎ接合し、このｐｎ接合はトンネル接合（面）４０を形成している。すなわち、トンネル接合４０に対して逆バイアスがかかった状態でのゲート電位によるポテンシャル障壁の変調により、トンネル接合４０にトンネル電流が流れる。
トンネル接合４０は、ソース層１２の側壁の面積と同じ面積の領域であって、Ｚ方向及びＹ方向に延びる矩形状の領域に形成されている。
ソース層１２はｐ＋形シリコンの単結晶層であり、半導体膜２１はｎ＋形シリコンの単結晶膜である。したがって、電子がトラップされる欠陥の少ない単結晶構造のトンネル接合４０が形成され、高いトンネリング確率が得られる。
半導体膜２１は、ソース層１２の側壁から、凸部１１ａの側壁にも延びている。すなわち、半導体膜２１は、凸部１１ａの側壁に対してｐｎ接合している。
また、半導体膜２１の下端（下面）は、凸部１１ａの側壁に続く半導体層１１の上面に接している。すなわち、半導体膜２１の下端も半導体層１１に対してｐｎ接合している。
半導体膜２１はソース層１２の上面には設けられず、ソース層１２の上面上には絶縁層１３が設けられている。絶縁層１３は、例えばシリコン窒化層である。絶縁層１３の下面は、ソース層１２の上面に接している。
半導体膜２１の上面はソース層１２の上面と同じ高さに形成され、絶縁層１３は半導体膜２１の上面上にも設けられている。ソース層１２の上面及び半導体膜２１の上面は、絶縁層１３で覆われている。
半導体膜２１は、ソース層１２の上面及び下面には設けられていない。したがって、トンネル接合４０は、ソース層１２の上面及び下面には形成されず、ソース層１２の側壁のみに形成されている。
半導体層１１において凸部１１ａをＸ方向に挟む領域の表面側には、第３の半導体層としてｎ＋形シリコンのドレイン層３１が設けられている。ドレイン層３１のｎ形不純物濃度は、半導体層１１のｐ形不純物濃度よりも高い。
ドレイン層３１は、半導体層１１を隔てて半導体膜２１及びソース層１２に対して離間している。ドレイン層３１は、半導体層１１における凸部１１ａの下の領域に近接している。ドレイン層３１の下面および凸部１１ａ側の端部は、半導体層１１に対してｐｎ接合している。
ソース層１２、半導体層１１およびドレイン層３１は、ｐｎダイオードを形成している。実施形態の半導体装置では、相対的にドレイン層３１に高電位、ソース層１２に低電位が印加され、上記ｐｎダイオードには逆バイアスがかかった状態となる。このとき、ゲート電位の制御によりトンネル接合４０でトンネル電流が生じていなければ、ドレイン層３１とソース層１２との間には電流が流れない。すなわち、実施形態の半導体装置はオフ状態である。
あるいは、半導体層１１は真性半導体であってもよく、その場合、ソース層１２、半導体層１１およびドレイン層３１は、ｐｉｎダイオードを形成する。
半導体膜２１の側面、絶縁層１３の側面、半導体層１１の上面上、およびドレイン層３１の上面上には、ゲート絶縁膜２２が設けられている。ゲート絶縁膜２２は、例えばシリコン酸化膜である。
フィン状のソース層１２は、半導体層１１上でＹ方向に延びている。そのＹ方向に延びるソース層１２に交差するように、半導体層１１上にゲート電極２３が設けられている。ゲート電極２３は、ソース層１２を横切るように、ソース層１２の幅方向（Ｘ方向）に延びている。ソース層１２の幅（Ｘ方向の幅）は、ゲート電極２３の幅（Ｙ方向の幅）よりも小さい。
ゲート電極２３の上面上には、絶縁層２４が設けられている。絶縁層２４は、例えばシリコン窒化層である。また、ゲート電極２３をＹ方向に挟むゲート電極２３の両側壁には、サイドウォール絶縁膜２５が設けられている。サイドウォール絶縁膜２５は、例えばシリコン窒化膜である。
ゲート電極２３とソース層１２とが交差する部分では、図２に示すように、ゲート電極２３が、ソース層１２を含むフィン構造部５０の側壁及び上面に沿って設けられている。
ゲート電極２３は、ソース層１２を一対の側壁側から挟むように、ゲート絶縁膜２２及び半導体膜２１を介して、トンネル接合４０に対向している。
半導体膜２１の側面とゲート電極２３との間、半導体層１１とゲート電極２３との間、およびドレイン層３１とゲート電極２３との間には、ゲート絶縁膜２２が設けられている。
フィン構造部５０のゲート電極２３及びサイドウォール絶縁膜２５で覆われていない部分におけるゲート絶縁膜２２の側面には、図１に示すように、サイドウォール絶縁膜２６が設けられている。サイドウォール絶縁膜２６は、例えばシリコン窒化膜である。
ドレイン層３１は、ゲート電極２３、サイドウォール絶縁膜２５、フィン構造部５０およびサイドウォール絶縁膜２６に重ならない領域であって、フィン構造部５０をＸ方向に挟む領域およびゲート電極２３をＹ方向に挟む領域に設けられている。
ドレイン層３１は、ゲート電極２３上の絶縁層２４、サイドウォール絶縁膜２５、フィン構造部５０の絶縁層１３、およびサイドウォール絶縁膜２６をマスクにしたイオン注入法により、セルフアラインで形成される。したがって、ドレイン層３１は、ゲート電極２３の下およびフィン構造部５０の下には設けられていない。
ゲート電極２３及びフィン構造部５０に重ならない領域上に、ドレイン層３１のコンタクトプラグ５２が設けられている。コンタクトプラグ５２は、ゲート絶縁膜２２を貫通し、ドレイン層３１に接している。
コンタクトプラグ５２の上層には、図３（ａ）に示すドレイン電極層５１が設けられている。ドレイン層３１は、コンタクトプラグ５２を通じてドレイン電極層５１と電気的に接続されている。
フィン構造部５０においてゲート電極２３が交差していない領域上には、コンタクトプラグ５４が設けられている。コンタクトプラグ５４は、絶縁層１３を貫通し、ソース層１２に接している。
コンタクトプラグ５４の上層には、図３（ａ）に示すソース電極層５３が設けられている。ソース層１２は、コンタクトプラグ５４を通じてソース電極層５３と電気的に接続されている。
ゲート電極２３の下にはドレイン層３１が形成されていない。したがって、ゲート電極２３をＹ方向に挟むドレイン層３１は、ゲート電極２３の下でつながっていない。そのため、ソース電極層５３が設けられた領域側においても、その領域の下のドレイン層３１はコンタクトプラグ５２を通じてドレイン電極層５１と接続されている。すなわち、ドレイン電極層５１は、図示しない層間絶縁層を介して、ソース電極層５３の上または下に重なっている。
ゲート電極２３においてフィン構造部５０が交差していない領域上には、コンタクトプラグ５５が設けられている。コンタクトプラグ５５は、絶縁層２４を貫通し、ゲート電極２３に接している。ゲート電極２３は、コンタクトプラグ５５を通じて、図示しないゲート配線と電気的に接続されている。
図３（ｂ）は、ゲート電極２３とフィン構造部５０との平面レイアウトを示す模式平面図である。
図３（ｂ）に示すように、Ｘ方向に延びる１本のゲート電極２３に対して、複数本のフィン構造部５０が交差している。すなわち、１本のゲート電極２３に対して、複数本のソース層１２が交差している。
図３（ｂ）に示すように、Ｘ方向に延びる１本のゲート電極２３に対して、複数本のフィン構造部５０が交差している。すなわち、１本のゲート電極２３に対して、複数本のソース層１２が交差している。
Ｘ方向で隣り合うフィン構造部５０の間の領域で、半導体層１１及びドレイン層３１は、図１に示す絶縁分離膜１４によってＸ方向に分離されている。絶縁分離膜１４は、１つのフィン構造部５０を含む１つの素子領域を囲むように形成されている。
以上説明した実施形態の半導体装置において、ソース層１２と半導体膜２１とのｐｎ接合で形成されたトンネル接合４０に逆バイアスがかかるように、ソース層１２とドレイン層３１に電位が与えられる。例えば、ドレイン層３１に正電位が、ソース層１２に０Ｖの電位が与えられる。
図４（ａ）は、ｐ＋形ソース層１２およびトンネル接合４０における電子のエネルギーバンド図を示す。トンネル接合４０には逆バイアスがかかっている。
高不純物濃度のｐｎ接合では、逆バイアス状態でポテンシャル障壁が薄くなり、トンネル効果により電子がポテンシャル障壁を越えてｐ＋形ソース層１２からｎ＋形半導体膜２１へと通り抜けることができる。
ゲート絶縁膜２２を介してトンネル接合４０に対向するゲート電極２３に与えるゲート電位の制御により、障壁幅を変えることができる。
オフ状態でのトンネル接合４０のエネルギーバンドを、図４（ａ）において破線で示す。このとき、ゲート電位は０Ｖである。すなわち、実施形態の半導体装置はノーマリーオフ型である。
ゲート電極２３に閾値以上の電位を与えると、ゲート電極２３からの電界の影響で、図４（ａ）において破線から実線で示すように、トンネル接合４０のエネルギーバンドが変調し、障壁幅が小さくなる。このため、ゲート電極２３が対向する部分のトンネル接合４０にトンネル電流が流れる。
トンネル効果によりソース層１２から半導体膜２１に抜けた電子は、図１及び図２において矢印で示すように、半導体膜２１及び半導体層１１を通じてドレイン層３１へと流れる。
半導体膜２１とドレイン層３１との間の経路（半導体層１１）は、半導体膜２１及びドレイン層３１に対して逆の導電形であるが、半導体層１１は、半導体膜２１及びドレイン層３１よりも不純物濃度が低いため、半導体膜２１とドレイン層３１との間の半導体層１１は、トンネル電子の通過を妨げる障壁にはならない。
トンネルＦＥＴでは、ＭＯＳＦＥＴに比べて、オフ状態における電流拡散が抑制され、急峻なスイッチング（電流の立ち上がり／立ち下がり）が可能となる。すなわち、急峻なサブスレッショルド・スウィング（Sub-threshold Swing）が得られる。
一定電源電圧下において、急峻なサブスレッショルド・スウィングは、高オン電流、低オフ電流を実現する。これは素子の低電圧化、およびその素子を使った集積回路の低消費電力化を可能とする。
また、実施形態によれば、フィン状のソース層１２の側壁の全面でトンネル電流を生じさせることができるため、チップ面積の増大を抑えつつオン電流を増加できる。
高不純物濃度のトンネル接合４０により、サブスレッショルド・スウィングを急峻にすることができる一方、閾値が下がりすぎてしまう場合がある。
そこで、実施形態によれば、トンネル接合４０の不純物濃度プロファイルは変えることなく、フィン状のソース層１２の幅（Ｘ方向の幅）の制御により、閾値の制御が可能となる。
図４（ｂ）は、ｐ＋形ソース層１２およびトンネル接合４０における電子のエネルギーバンド図を示す。トンネル接合４０には逆バイアスがかかっている。
図４（ｂ）において、破線はソース層１２の幅が第１の幅であるときのエネルギーバンドを表し、実線はソース層１２の幅が第１の幅よりも小さい第２の幅であるときのエネルギーバンドを表す。第１の幅のときも第２の幅のときも、ゲート電極２３には同じ電位Ｖｇが与えられている。
ソース層１２の幅が第１の幅のときは、ゲート電位Ｖｇで、トンネル接合４０の障壁幅が小さくなり、トンネル電流が発生し、オン状態となる。
これに対して、ソース層１２の幅が第１の幅よりも小さい第２の幅になると、ソース層１２の一方の側壁に対向するゲート電極２３の電界と、ソース層１２の他方の側壁に対向するゲート電極２３の電界とが影響し合い、ソース層１２全体にゲート電位が強く影響し、ソース層１２のエネルギーバンドが変調する。
すなわち、ｐ＋形のソース層１２の場合、その伝導帯のトップ及び価電子帯のトップが第１の幅の場合よりも下がる。そのため、第１の幅の場合と同じゲート電位Ｖｇでありながら、第２の幅のときは第１の幅のときよりも障壁幅が広くなり、トンネル電流が発生せず、オフ状態となる。すなわち、ソース層１２の幅を、両側壁側から作用するゲート電極２３の電位が互いに影響し合うほどに小さくすることで、閾値を上げることができる。
シミュレーションによれば、ソース層１２の幅が２０ｎｍ以下であれば、ソース層１２を幅方向に挟むゲート電極２３の電界がソース層１２に対して強く影響し、閾値を上げる効果が得られる。
閾値を制御するにあたって、トンネル接合４０の不純物濃度プロファイルは変えなくてよい。そのため、急峻なサブスレッショルド・スウィングを維持しつつ、フィン状ソース層１２の幅制御により、閾値を容易に制御することができる。
次に、図５（ａ）〜図１０（ｂ）を参照して、実施形態の半導体装置の製造方法について説明する。
図５（ａ）に示すように、ｐ−形の半導体層１１上に、不純物として例えばホウ素を含むシリコン層としてｐ＋のソース層１２を形成する。半導体層１１は、基板上に形成したｐ−形シリコン層、またはｐ−形シリコン基板である。
ソース層１２は、例えばＣＶＤ（Chemical Vapor Deposition）法で半導体層１１の全面に堆積された後、固相エピタキシャル成長法により単結晶化される。
例えば、ソース層１２のｐ形不純物濃度は１×１０１９／ｃｍ３であり、厚さは５０ｎｍである。
ソース層１２の上には、例えばＣＶＤ法で、絶縁層１３が形成される。絶縁層１３は、ソース層１２を加工するときなどのマスク層として機能する。絶縁層１３は、例えば、シリコン窒化層であり、その厚さは５０ｎｍである。
次に、例えば、ＲＩＥ（Reactive Ion Etching）法で、図５（ａ）に示す積層体の周辺に溝を形成した後、その溝内にＣＶＤ法で絶縁分離膜１４を埋め込む。
絶縁分離膜１４は、例えばシリコン酸化膜である。絶縁分離膜１４は、絶縁層１３上にも堆積し、絶縁層１３をストッパーにしたＣＭＰ（Chemical Mechanical Polishing）法により、図５（ｂ）に示すように、絶縁分離膜１４の上面は平坦化される。
次に、図６（ａ）に示すように、例えば、ＲＩＥ法により絶縁分離膜１４をエッチバックする。絶縁分離膜１４の上面は、ソース層１２の下面よりも半導体層１１側に後退する。
図１０（ａ）は、半導体層１１と絶縁分離膜１４との配置関係を示す模式平面図である。半導体層１１の周辺には、ＳＴＩ（Shallow Trench Isolation）構造の絶縁分離膜１４が形成されている。絶縁分離膜１４に囲まれた領域に、半導体層１１が形成されている。
次に、図示しないレジスト膜を用いて、絶縁層１３をパターニングする。絶縁層１３は図６（ｂ）に示すように、Ｙ方向に延びるラインパターンに加工される。
そして、その絶縁層１３をマスクにしたＲＩＥ法によりソース層１２を加工する。ソース層１２は、Ｙ方向に延びるフィン状に加工される。また、半導体層１１の表面側もエッチングされ、ソース層１２の下に半導体層１１の凸部１１ａが形成される。
この後、ソース層１２上に絶縁層１３を残したまま、ウェットエッチングによりソース層１２の側壁をエッチングする。また、半導体層１１の上面及び凸部１１ａの側壁もエッチングされる。ソース層１２は幅方向（Ｘ方向）にスリミングされ、絶縁層１３の下にソース層１２の側壁に隣接するスペース１６が形成される。
そのスペース１６の幅は、次の工程でスペース１６に成膜される図７（ａ）に示す半導体膜２１の膜厚とほぼ同じになるように制御される。半導体膜２１の膜厚は、例えば５ｎｍである。
半導体膜２１は、半導体層１１の上面、半導体層１１の凸部１１ａの側壁、およびソース層１２の側壁に、不純物として例えばヒ素を含むｎ＋形のシリコン膜として堆積された後、固相エピタキシャル成長法により単結晶化される。
半導体層１１の上面上の半導体膜２１は、例えばＲＩＥ法で除去される。その後、図７（ｂ）に示すように、例えば、熱酸化法により、２ｎｍの膜厚のゲート絶縁膜２２が形成される。
ゲート絶縁膜２２は、半導体層１１の上面、半導体膜２１の側面、絶縁層１３の側面及び上面に形成される。
次に、図７（ｂ）に示す構造体の上に、例えば、低圧ＣＶＤ法により、図８（ａ）に示す多結晶シリコン層２３ａを堆積し、その後、ＣＭＰ法で多結晶シリコン層２３ａの上面を平坦化する。多結晶シリコン層２３ａの上面は、絶縁層１３の上面の高さまで後退する。絶縁層１３の上面上のゲート絶縁膜２２は除去される場合もあるし、残る場合もある。
次に、平坦化された多結晶シリコン層２３ａ上に、さらに多結晶シリコン層２３ｂ（図８（ｂ）に示す）を低圧ＣＶＤ法で堆積させる。多結晶シリコン層２３ｂは、図８（ａ）に示す構造体の全面に堆積される。
多結晶シリコン層２３ｂ上には、絶縁層２４がＣＶＤ法により堆積される。絶縁層２４は、多結晶シリコン層２３ｂの全面に堆積された後、レジスト膜を用いてパターニングされる。
絶縁層２４は、図８（ｂ）に示すように、Ｘ方向に延びるラインパターンに加工される。そして、その絶縁層２４をマスク層として用いたＲＩＥ法により、多結晶シリコン層２３ｂを加工する。多結晶シリコン層２３ｂは、絶縁層２４と同様にＸ方向に延び、Ｙ方向に延びるソース層１２に対して交差している。
そして、多結晶シリコン層２３ｂ上の絶縁層２４、ソース層１２を含むフィン構造部５０の絶縁層１３、およびゲート絶縁膜２２に対してエッチング選択性を持つ条件で、多結晶シリコン層２３ｂ及び２３ａをＲＩＥ法で異方性エッチングする。
このエッチングにより、図９（ａ）に示すように、フィン構造部５０を横切ってＸ方向に延びる多結晶シリコン層が、ゲート電極２３として残される。ゲート電極２３とフィン構造部５０とが交差する部分では、フィン構造部５０の側壁及び上面をゲート電極２３が隙間なく覆っている。
次に、図９（ｂ）に示すように、ゲート電極２３の側壁にサイドウォール絶縁膜２５を形成し、フィン構造部５０の側壁に形成されたゲート絶縁膜２２の側面にサイドウォール絶縁膜２６を形成する。
そして、絶縁層２４、サイドウォール絶縁膜２５、絶縁層１３およびサイドウォール絶縁膜２６をマスクにしたイオン注入法により、不純物として例えばリンを４ｋｅＶのエネルギーで、１×１０１５／ｃｍ２のドーズ量で半導体層１１の表面に打ち込む。
このイオン注入によって、ゲート電極２３とフィン構造部５０との交差部の周辺におけるゲート電極２３及びフィン構造部５０によって仕切られた領域に、ｎ＋形のドレイン層３１がセルフアラインで形成される。このため、ソース層１２に対するドレイン層３１の位置合わせ精度を高くできる。
図１０（ｂ）は、図９（ｂ）の上面図に対応する。
ゲート電極２３の下には、ドレイン層３１は形成されない。ドレイン層３１は、ゲート電極２３に重ならない領域で、ソース層１２をＸ方向に挟んで対称配置される。
ゲート電極２３の下には、ドレイン層３１は形成されない。ドレイン層３１は、ゲート電極２３に重ならない領域で、ソース層１２をＸ方向に挟んで対称配置される。
その後、図１及び図３（ａ）に示すように、コンタクトプラグ５２、５４、５５、ドレイン電極層５１、ソース電極層５３などが形成される。
前述した実施形態において、ソース層１２をフィン状に加工した後、図６（ｂ）に示すように、絶縁層（マスク層）１３を残したままソース層１２をスリミングしている。そのため、ソース層１２の側壁に形成される半導体膜２１の上面も、図７（ａ）に示すように、絶縁層１３で覆われた構造にできる。
したがって、半導体層１１の上面に堆積された半導体膜２１をＲＩＥ法で除去するときに、ソース層１２の側壁に形成された半導体膜２１の上面（上端）が、図１１に示すように、エッチングによって後退してしまうことを防ぐことができる。
このため、ソース層１２の側壁の全面に半導体膜２１とのトンネル接合４０を形成することができる。したがって、ソース層１２の側壁の全面にトンネル電流を生じさせることができ、オン電流の増大を図れる。
なお、図１１の構造の場合には、ソース層１２をフィン状に加工した後のスリミングが不要であるので、工程数削減によるコスト低減が可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…第１の半導体層、１２…第２の半導体層、１３…絶縁層、２１…半導体膜、２２…ゲート絶縁膜、２３…ゲート電極、３１…第３の半導体層、４０…トンネル接合
Claims (5)
- 第１の半導体層と、
前記第１の半導体層上にフィン状に設けられ、前記第１の半導体層よりも不純物濃度が高い第１導電形の第２の半導体層と、
前記フィン状の第２の半導体層の一対の側壁のそれぞれに設けられ、前記第２の半導体層とトンネル接合を形成する一対の第２導電形の半導体膜と、
前記第２の半導体層を前記一対の側壁側から挟むように設けられ、前記半導体膜を介して前記トンネル接合に対向するゲート電極と、
前記ゲート電極と前記半導体膜との間に設けられたゲート絶縁膜と、
前記第１の半導体層を隔てて前記第２の半導体層及び前記半導体膜に対して離間し、且つ前記第１の半導体層に隣接し、前記第１の半導体層よりも不純物濃度が高い第２導電形の第３の半導体層と、
を備えた半導体装置。 - 前記半導体膜は前記第２の半導体層の上面には設けられず、前記第２の半導体層の前記上面上に絶縁層が設けられている請求項１記載の半導体装置。
- 前記フィン状の第２の半導体層の幅は、２０ｎｍ以下である請求項１または２に記載の半導体装置。
- 前記ゲート電極は、前記第２の半導体層を前記第２の半導体層の幅方向に横切り、
前記第２の半導体層は、前記ゲート電極が横切る方向に対して交差する方向に延び、
前記第３の半導体層は、前記ゲート電極に重ならない領域であって、前記第２の半導体層を前記幅方向に挟む領域に設けられている請求項１〜３のいずれか１つに記載の半導体装置。 - 前記トンネル接合は、前記第２の半導体層の上面及び下面には形成されず、前記第２の半導体層の前記側壁のみに形成されている請求項１〜４のいずれか１つに記載の半導体装置。
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