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KR20130131708A - 메모리 셀 어레이 및 이를 포함하는 가변 저항 메모리 장치 - Google Patents

메모리 셀 어레이 및 이를 포함하는 가변 저항 메모리 장치 Download PDF

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KR20130131708A
KR20130131708A KR1020120055455A KR20120055455A KR20130131708A KR 20130131708 A KR20130131708 A KR 20130131708A KR 1020120055455 A KR1020120055455 A KR 1020120055455A KR 20120055455 A KR20120055455 A KR 20120055455A KR 20130131708 A KR20130131708 A KR 20130131708A
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KR
South Korea
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Application number
KR1020120055455A
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Inventor
김성철
최강식
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에스케이하이닉스 주식회사
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Publication date
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Abstract

메모리 셀 어레이 및 이를 포함하는 가변 저항 메모리 장치를 제공한다. 본 실시예에 한 쌍의 워드 라인, 상기 한 쌍의 워드 라인 사이에 개재되는 라인간 절연막, 및 상기 라인간 절연막과 상기 한 쌍의 워드 라인의 접촉면 각각에 일면이 접촉되며 상기 워드 라인 각각에 의해 나머지 면이 포위되는 복수의 액티브 필라를 포함하는 메모리 그룹을 포함한다.

Description

메모리 셀 어레이 및 이를 포함하는 가변 저항 메모리 장치{Memory cell array and Variable Resistive Memory Device}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 메모리 셀 어레이를 포함하는 가변 저항 메모리 장치에 관한 것이다.
휴대용 디지털 기기는 날로 그 보급률이 증가되고 있을 뿐 아니라, 한정된 사이즈 내에서 보다 고속으로 대용량의 데이터를 처리하기 위해 내장되는 메모리 장치의 초고집적화, 초고속화 및 초저전력화가 요구되고 있다.
이러한 요구에 부응하여 수직형 메모리 소자에 대한 연구가 활발히 이루어지고 있으며, 최근 차세대 메모리 소자로 각광받는 저항성 메모리 장치도 3차원 수직 게이트 구조가 도입되고 있다.
저항성 메모리 장치는 억세스(access) 소자를 통해 셀을 선택하고, 이와 전기적으로 접속된 데이터 저장 물질의 저항 상태를 변화시켜 데이터를 저장하도록 구성된다. 이러한 저항성 메모리 장치에는 상변화 메모리 소자, 저항 메모리 소자 및 자기 저항 메모리 소자가 있다.
저항성 메모리 장치의 억세스 소자로는 다이오드 또는 트랜지스터가 채용될 수 있다. 특히, 트랜지스터는 다이오드에 비하여 문턱전압이 낮게 제어할 수 있는 이점이 있어 동작전압을 감소시킬 수 있으며, 트랜지스터의 수직화가 가능해짐에 따라 저항성 메모리의 액세스 소자로서 다시 한 번 주목받고 있다.
즉, 다이오드는 1.1V 이상의 전압이 인가되어야 하므로 동작 전압을 낮추는 데 한계가 있다. 또한, 워드 라인 상에 다이오드를 형성할 때 각 셀의 위치별로 워드라인 저항이 가변되어 워드 라인 바운싱(bouncing) 현상이 일어나는 단점이 있다.
과거의 트랜지스터는 수평 구조로 형성되기 때문에 축소율에 대한 한계가 있었지만, 수직 구조의 트랜지스터는 제한된 채널 면적에서 전류 구동력을 충분히 확보할 수 있는 등의 이점을 제공한다.
도 1은 일반적인 3차원 가변 저항 메모리 장치의 개략적인 레이아웃을 보여주는 레이아웃도이다.
도 1을 참조하면, 반도체 기판 상부에 복수의 액티브 필라(20)이 도면의 행방향 및 열방향으로 일정 규칙을 가지고 배열된다. 액티브 필라(20)은 가로 및 세로가 각각 1F(F: minimum feature size) 선폭을 갖도록 구성되며, 행방향으로는 0.5F 간격, 열방향으로는 1.5F 간격을 갖도록 배열된다. 동일 행에 위치하는 액티브 필라(20) 상부에 워드 라인(30)이 배치된다. 워드 라인(30)은 상기 액티브 필라(20)의 전면을 감쌀 수 있도록 배치되어, 2F 선폭으로 형성될 수 있다. 또한, 워드 라인(30)은 인접하는 워드 라인(30)과의 절연을 위해 0.5F 간격으로 이격될 수 있다.
도 2 및 도 3에 도시된 바와 같이, 액티브 필라(20)은 행방향으로는 액티브 필라(20) 사이에 워드 라인(30)이 위치하게 되고, 열 방향으로는 워드 라인(30) 사이에 간격(s)이 위치된다. 여기서, 미설명 부호 10은 반도체 기판을 지시하고, 15는 공통 소스 전극을 지시한다.
그런데, 종래의 액티브 필라(20)은 워드 라인(30)에 의해 둘러싸여지도록 배치됨에 따라, 워드 라인 연장 방향으로의 액티브 필라(20) 간격을 줄일 수 있는 반면, 열 방향으로의 액티브 필라(20)의 간격을 줄이는 데에는 여전히 한계가 있다.
따라서, 본 발명의 과제는 레이아웃 면적을 줄일 수 있는 3차원 가변 저항 메모리 장치를 제공하는 것이다.
상기한 본 발명의 과제를 달성하기 위한 본 발명의 가변 저항 메모리 장치는, 한 쌍의 워드 라인, 상기 한 쌍의 워드 라인 사이에 개재되는 라인간 절연막, 및 상기 라인간 절연막과 상기 한쌍의 워드 라인의 접촉면 각각에 일면이 접촉되며 상기 워드 라인 각각에 의해 나머지 면이 포위되는 복수의 액티브 필라를 포함하는 메모리 그룹을 포함한다.
또한, 본 발명의 실시예에 따른 메모리 셀 어레이는, 제 1 워드 라인, 상기 제 1 워드 라인과 인접,평행하게 연장되는 제 2 워드 라인, 상기 제 1 및 제 2 워드 라인 사이에 개재되는 제 1 라인간 절연막, 상기 제 1 워드 라인과 상기 제 1 라인간 절연막 사이에 제 1 규칙으로 배열되는 복수의 제 1 액티브 필라, 및 상기 제 2 워드 라인과 상기 제 1 라인간 절연막 사이에 상기 제 1 규칙으로 상기 복수의 제 1 액티브 필라와 대응되도록 형성되는 복수의 제 2 액티브 필라를 포함하는 제 1 메모리 셀 그룹, 및 상기 제 2 워드 라인과 인접, 평행하게 연장되는 제 3 워드 라인, 상기 제 3 워드 라인과 인접, 평행하게 연장되는 제 4 워드 라인, 상기 제 3 및 제 4 워드 라인 사이에 개재되는 제 2 라인간 절연막, 상기 제 3 워드 라인과 상기 제 2 라인간 절연막 사이에 상기 제 1 규칙으로 배열되는 복수의 제 3 액티브 필라, 및 상기 제 4 워드 라인과 상기 제 2 라인간 절연막 사이에 상기 제 1 규칙으로 상기 복수의 제 3 액티브 필라와 대응되도록 형성되는 복수의 제 4 액티브 필라를 포함하는 제 2 메모리 셀 그룹을 포함한다.
본 발명에 따르면, 한 그룹을 이루는 한 쌍의 워드 라인 사이에 라인간 절연막을 개재하고, 라인간 절연막과 워드 라인의 접촉 계면에 액티브 필라를 일정 간격으로 위치시킨다. 이에 따라, 워드 라인이 액티브 필라의 일부만을 감싸도록 형성되므로, 액티브 영역의 1면을 감싸는 워드 라인의 선폭만큼의 면적을 줄일 수 있게 된다. 따라서, 셀 어레이의 레이아웃 면적을 감소시킬 수 있다.
도 1은 일반적인 가변 저항 메모리 장치의 메모리 셀 어레이 구조를 개략적으로 보여주는 레이아웃도이다.
도 2는 도 1의 x-x'선을 따라 절단한 단면도이다.
도 3은 도 1의 y-y'선을 따라 절단한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 개략적은 레이아웃도이다.
도 5는 도 4의 V-V'선을 따라 절단한 단면도이다.
도 6은 도 4의 VI-VI'선을 따라 절단한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 단면도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 메모리 셀 어레이의 제조방법을 설명하기 위한 각 공정별 단면도이다.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시예를 설명하도록 한다. 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 4는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 메모리 셀 어레이를 보여주는 개략적인 레이아웃도이다.
도 4를 참조하면, 가변 저항 메모리 장치의 메모리 셀 어레이(1000)는 행 방향 및 열 방향으로 일정 규칙을 가지고 배열되는 복수의 액티브 필라(120)를 포함한다.
복수의 액티브 필라(120)는 반도체 기판 상부로 돌출되어 있으며, 각면이 1F 선폭을 갖는 사각 필라 구조를 가질 수 있다. 상기 액티브 필라(120)는 이후 억세스 소자인 트랜지스터의 채널이 형성되는 영역으로, 이후 가변 저항이 상기 액티브 필라(120) 상부에 형성될 수 있다. 이에 따라, 상기 액티브 필라(120)는 단위 메모리 셀로도 해석될 수 있을 것이다.
복수의 액티브 필라(120)는 그것들의 인접하는 2개의 행(R1,R2 또는 R3,R4)이 하나의 그룹(G1 또는 G2)을 이루도록 구성된다. 예를 들어, 동일 그룹(G1 또는 G2)에 속하는 액티브 필라(120)들은, 동일 행에 위치하는 인접 액티브 필라들(120)과 0.5F 간격으로 이격되고, 동일 열에 위치하는 인접 액티브 필라(120)들과도 0.5F 간격 만큼 이격될 수 있다.
한편, 서로 다른 그룹(G1,G2)에 속하지만, 동일 열 상에 인접하게 배치되는 액티브 필라들은 이후 형성될 워드 라인의 선폭을 고려하여 예를 들어, 1.5F 간격만큼 이격 배치될 수 있다.
동일 그룹(G1 또는 G2)에 위치하는 액티브 필라들(120)의 두 개의 행(R1,R2/R3,R4)사이에는 라인간 절연막(125)이 위치될 수 있다. 라인간 절연막(125)은 인접하는 액티브 필라들(120)과 실질적으로 동일한 높이(두께)를 가질 수 있다.
동일 행에 위치하는 액티브 필라(120)들을 포위하도록 액티브 필라(120)들이 위치된 각 행(R1,R2,R3,R4)마다 워드 라인(130a,130b,130c,130d)이 형성된다. 이때, 동일한 그룹(G1,G2)에 속하는 한 쌍의 워드 라인(130a,130b,130c,130d)은 라인간 절연막(125)을 사이에 두고 대칭적으로 배치될 수 있다. 이에 따라, 동일 그룹(G1 또는 G2)에 속하는 한 쌍의 워드 라인(R1과 R2 또는 R3와 R4)은 상기 라인간 절연막(125)에 의해 절연되며, 서로 다른 그룹에 위치하는 워드 라인(R2,R3)는 층간 절연막에 의해 절연될 수 있다.
또한, 동일 그룹(G1,G2)에 속하는 상기 한 쌍의 워드 라인(R1과 R2 또는 R3와 R4)이 상기 라인간 절연막과 접할 수 있도록, 상기 한 쌍의 워드 라인(R1과 R2 또는 R3와 R4)은 액티브 필라(120)의 3면만을 포위할 수 있다.
즉, 워드 라인(130a,130b,130c,130d)은 1.5F 선폭을 가지면서, 0.5F 간격으로 배치될 수 있으며, 동일 그룹(G1,G2)에 속하는 한 쌍의 워드 라인(130a와 130b, 또는 130c와 130d) 사이에 라인간 절연막(125)이 개재되어, 한 쌍의 워드 라인(130a와 130b, 또는 130c와 130d)이 상호 절연된다. 또한, 액티브 필라들(120)은 워드 라인(130a,130b,130c,130d)과 라인간 절연막(125)의 접촉 계면에 위치되어, 그것의 일면은 라인간 절연막(125)에 접촉되고, 나머지면은 워드 라인(130a,130b,130c,130d)에 의해 포위된다.
워드 라인(130a,130b,130c,130d)과 액티브 필라(120) 사이에 게이트 절연막(도시되지 않음)이 개재될 수 있다. 또한, 상기 워드 라인(130a,130b,130c,130d)은 상기 액티브 필라(120)의 높이보다는 낮은 높이를 갖도록 형성될 수 있다.
도 5는 도 4의 V-V'선을 따라 절단한 단면도이고, 도 6은 도 4의 VI'-VI'선을 따라 절단한 단면도이다.
도 5 및 도 6을 참조하면, 반도체 기판(100) 상에 공통 소스(110)가 형성된다. 공통 소스(110) 상부에 패턴 형태의 액티브 필라(120)가 형성되고, 액티브 필라(120)의 측벽에 워드 라인(130a,130b,130c)이 형성된다.
액티브 필라(120)와 워드 라인(130a,130b,130c) 사이 및 워드 라인(130a,130b,130c)과 공통 소스(110) 사이에 게이트 절연막(127)이 개재될 수 있다.
행 방향으로 절단된 도 5에 따르면, 제 1 워드 라인(130a)이 동일 행에 위치하는 액티브 필라들(120)을 사이에 위치된다.
한편, 열 방향으로 절단된 도 6에 따르면, 동일 그룹에 속하는 동일 열상의 액티브 필라(120)은 0.5F 선폭의 라인간 절연막(125)을 기준으로 이격된다.
또한, 서로 다른 그룹(G1,G2)에 속하는 동일 열상의 인접하는 액티브 필라(120)는 서로 다른 조에 속하는 인접하는 워드 라인(130b,130c)들이 0.5F 만큼 이격될 수 있도록, 1.5F 간격만큼 이격된다.
하기 표와 같이, 본 실시예의 가변 저항 메모리 셀 어레이(1000)는 4개의 액티브 필라(120: 단위 메모리 셀:A1)의 배열 면적은 12F2 면적을 갖게 된다. 이는 종래의 4개의 단위 메모리 셀(A0, 도 1 참조)의 면적인 15F2를 고려하여 볼 때, 3F2 만큼 면적이 감소되었음을 알 수 있다.
면적
본 발명의 실시예 3F*4F = 12F2
종래 기술 3F*5F = 15F2
즉, 본 실시예에서는 서라운드 게이트 구조에서, 워드 라인이 액티브 필라의 일부면만을 감싸도록 형성되므로써, 가변 저항 메모리 장치의 레이아웃 면적을 감소시킬 수 있다.
도 7은 본 발명의 실시예에 따른 가변 저항 메모리 장치의 단면도이다.
도 7을 참조하면, 상기 워드 라인(130a,130b,130c,130d)이 형성된 반도체 기판(100) 결과물 상부에 워드 라인(130a,130b,130c,130d)간의 절연을 위해, 제 1 층간 절연막(135)을 형성한다. 제 1 층간 절연막(135)은 상기 액티브 필라(120)의 상부 표면이 노출되도록 형성될 수 있다. 노출된 액티브 필라(120)에 드레인(138)이 형성된다.
제 1 층간 절연막(135)상에 제 2 층간 절연막(140)이 형성되고, 상기 드레인(138)이 노출될 수 있도록 저항 변화 공간(RA)이 형성된다.
저항 변화 공간(RA)의 저부에 드레인(138)과 전기적으로 연결될 수 있도록 가열 전극(145)이 형성되고, 가열 전극(145) 상부의 저항 변화 공간(RA)에 가변 저항층(150)이 매립된다. 가변 저항층(150)으로는 저항 메모리의 재료인 PCMO막, 상변화 메모리의 재료인 칼코게나이드막, 자기 메모리의 재료인 자성층, STTMRAM의 재료인 자화 반전 소자층 또는 폴리머 메모리의 재료인 폴리머층들이 다양하게 이용될 수 있다.
가변 저항층(150)과 전기적으로 연결되도록 제 2 층간 절연막(140) 상부에 비트 라인(160)이 형성된다. 비트 라인(160)은 상기 워드 라인(130a,130b,130c,130d)과 직교하는 방향(예를 들어, 도 4의 열 방향)으로 연장될 수 있다.
도 8a 및 도 8b는 본 발명의 실시예에 따른 가변 저항 메모리 장치의 메모리 셀 어레이의 제조방법을 설명하기 위한 단면도이다.
도 8a를 참조하면, 반도체 기판(100) 상부에 공통 소스(110)을 형성한다. 상기 공통 소스(110)은 그룹별 혹은 열(column)별로 형성될 수 있으며, 불순물 영역 혹은 도전층의 형태로 형성될 수 있다.
공통 소스(110)을 포함하는 반도체 기판(100) 상부에 액티브층을 증착한다음, 소정 형태로 패터닝하여, 액티브 필라(120)을 한정한다. 상기 액티브층은 예를 들어, 폴리실리콘과 같은 반도체층이 이용될 수 있다. 다음, 액티브 필라(120) 사이가 충진되도록 라인간 절연막(125)을 증착한 다음, 동일 조를 구성하는 액티브 필라(120) 사이에만 존재하도록 라인간 절연막(125)을 식각한다.
도 8b를 참조하면, 상기 액티브 필라(120) 및 공통 소스(110) 표면을 따라 게이트 절연막(127) 및 도전 물질층을 형성한다음, 비등방성 식각 처리를 통해, 상기 액티브 필라(120)의 측벽을 둘러싸도록 잔류시켜, 워드 라인(130a,130b,130c,130d)을 형성한다. 다음, 워드 라인(130a,130b,130c,130d)간을 절연시키기 위해, 제 1 층간 절연막(135)을 증착한 후, 평탄화하여, 메모리 셀 어레이를 형성한다.
이와 같은 본 발명에 따르면, 한 그룹을 이루는 한 쌍의 워드 라인 사이에 라인간 절연막을 개재하고, 라인간 절연막과 워드 라인의 접촉 계면에 액티브 필라를 일정 간격으로 위치시킨다. 이에 따라, 워드 라인이 액티브 필라의 일부만을 감싸도록 형성되므로, 액티브 영역의 1면을 감싸는 워드 라인의 선폭만큼의 면적을 줄일 수 있게 된다. 따라서, 셀 어레이의 레이아웃 면적을 감소시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야 한다.
110 : 공통 소스 120 : 액티브 필라
130a-130d : 워드 라인 145 : 가열 전극
150 : 가변 저항층

Claims (21)

  1. 한 쌍의 워드 라인, 상기 한 쌍의 워드 라인 사이에 개재되는 라인간 절연막, 및 상기 라인간 절연막과 상기 한쌍의 워드 라인의 접촉면 각각에 일면이 접촉되며 상기 워드 라인 각각에 의해 나머지 면이 포위되는 복수의 액티브 필라를 포함하는 메모리 그룹을 포함하는 메모리 셀 어레이.
  2. 제 1 항에 있어서,
    상기 메모리 그룹은 복수 개가 구비되며,
    복수의 상기 메모리 그룹은 일정 간격을 두고 평행하게 배치되는 메모리 셀 어레이.
  3. 제 2 항에 있어서,
    상기 액티브 필라는 사각 기둥 형태를 갖는 메모리 셀 어레이.
  4. 제 3 항에 있어서,
    상기 액티브 필라의 1면은 상기 라인간 절연막에 접하도록 구성되고,
    상기 액티브 필라의 나머지 3면은 해당 상기 워드 라인에 의해 포위되는 메모리 셀 어레이.
  5. 제 3 항에 있어서,
    상기 액티브 필라 면들은 각각 제 1 선폭을 갖도록 구성되는 메모리 셀 어레이.
  6. 제 5 항에 있어서,
    하나의 워드 라인에 의해 포위되는 상기 복수의 액티브 필라들은 상기 제 1 선폭의 1/2에 해당하는 간격으로 이격되는 메모리 셀 어레이.
  7. 제 5 항에 있어서,
    상기 한 쌍의 워드 라인 사이에 위치하는 상기 라인간 절연막의 선폭은 상기 제 1 선폭의 1/2에 해당하는 메모리 셀 어레이.
  8. 제 5 항에 있어서,
    인접하는 상기 메모리 그룹은 상기 제 1 선폭의 1/2에 해당하는 간격만큼 이격되는 메모리 셀 어레이.
  9. 제 1 워드 라인, 상기 제 1 워드 라인과 인접,평행하게 연장되는 제 2 워드 라인, 상기 제 1 및 제 2 워드 라인 사이에 개재되는 제 1 라인간 절연막, 상기 제 1 워드 라인과 상기 제 1 라인간 절연막 사이에 제 1 규칙으로 배열되는 복수의 제 1 액티브 필라, 및 상기 제 2 워드 라인과 상기 제 1 라인간 절연막 사이에 상기 제 1 규칙으로 상기 복수의 제 1 액티브 필라와 대응되도록 형성되는 복수의 제 2 액티브 필라를 포함하는 제 1 메모리 셀 그룹; 및
    상기 제 2 워드 라인과 인접, 평행하게 연장되는 제 3 워드 라인, 상기 제 3 워드 라인과 인접, 평행하게 연장되는 제 4 워드 라인, 상기 제 3 및 제 4 워드 라인 사이에 개재되는 제 2 라인간 절연막, 상기 제 3 워드 라인과 상기 제 2 라인간 절연막 사이에 상기 제 1 규칙으로 배열되는 복수의 제 3 액티브 필라, 및 상기 제 4 워드 라인과 상기 제 2 라인간 절연막 사이에 상기 제 1 규칙으로 상기 복수의 제 3 액티브 필라와 대응되도록 형성되는 복수의 제 4 액티브 필라를 포함하는 제 2 메모리 셀 그룹을 포함하는 메모리 셀 어레이.
  10. 제 9 항에 있어서,
    상기 복수의 제 1 및 제 2 액티브 필라 중 하나와 상기 제 1 라인간 절연막이 접하는 크기, 또는 상기 복수의 제 3 및 제 4 액티브 필라 중 하나와 상기 제 2 라인간 절연막이 접하는 크기는 제 1 길이에 해당하는 메모리 셀 어레이.
  11. 제 10 항에 있어서,
    상기 제 1 내지 제 4 워드 라인은 각각 상기 제 1 길이의 1/2에 해당하는 간격으로 이격되는 메모리 셀 어레이.
  12. 제 9 항에 있어서,
    상기 제 1 및 제 2 액티브 필라 각각은 그것들의 일면이 상기 제 1 라인간 절연막과 접하고, 나머지 면이 해당하는 제 1 또는 제 2 워드 라인에 의해 포위되는 메모리 셀 어레이.
  13. 제 9 항에 있어서,
    상기 제 3 및 제 4 액티브 필라 각각은 그것들의 일면이 상기 제 2 라인간 절연막과 접하고, 나머지 면이 해당하는 제 3 또는 제 4 워드 라인에 의해 포위되는 메모리 셀 어레이.
  14. 반도체 기판 상에 형성되는 제 1 워드 라인;
    상기 반도체 기판 상에 형성되며, 상기 제 1 워드 라인과 평행하게 배열되며, 상기 제 1 워드 라인과 제 1 길이만큼 이격배치되는 제 2 워드 라인;
    상기 제 1 및 제 2 워드 라인 사이에 개재되는 라인간 절연막;
    상기 제 1 워드 라인과 상기 라인간 절연막 사이에 상기 제 1 길이의 1/2 간격으로 배치되는 복수의 제 1 액티브 필라;
    상기 제 2 워드 라인과 상기 라인간 절연막 사이에 상기 제 1 길이의 1/2 간격으로, 상기 복수의 제 1 액티브 필라와 대응되도록 형성되는 복수의 제 2 액티브 필라; 및
    상기 복수의 제 1 및 제 2 액티브 필라 상부에 배치되며, 상기 복수의 제 1 및 제 2 액티브 필라와 전기적으로 연결되는 복수의 가변 저항체를 가변 저항 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 1 및 제 2 액티브 필라 각각은 그것들의 일면이 상기 라인간 절연막과 접하고, 나머지 면이 해당하는 제 1 또는 제 2 워드 라인에 의해 포위되는 가변 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 1 및 제 2 액티브 필라는 각각 사각 기둥 형태를 갖고,
    상기 제 1 및 제 2 액티브 필라의 제 1 면은 상기 라인간 절연막과 접하고, 나머지 3면은 상기 제 1 또는 제 2 워드 라인에 의해 포위되는 가변 메모리 장치.
  17. 제 14 항에 있어서,
    상기 제 1 및 제 2 워드 라인은 상기 제 1 및 제 2 액티브 필라보다 낮은 높이를 갖도록 형성되는 가변 저항 메모리 장치.
  18. 제 14 항에 있어서,
    상기 제 2 워드 라인과 인접, 평행하게 연장되는 제 3 워드 라인;
    상기 제 3 워드 라인과 인접, 평행하게 연장되는 제 4 워드 라인;
    상기 제 3 및 제 4 워드 라인 사이에 개재되는 추가 라인간 절연막;
    상기 제 3 워드 라인과 상기 추가 라인간 절연막 사이에 상기 제 1 길이의 1/2 간격으로 배열되는 복수의 제 3 액티브 필라; 및
    상기 제 4 워드 라인과 상기 추가 라인간 절연막 사이에 상기 제 1 길이의 1/2 간격으로 상기 복수의 제 3 액티브 필라와 대응되도록 배열되는 복수의 제 4 액티브 필라를 더 포함하는 가변 저항 메모리 장치.
  19. 제 18 항에 있어서,
    상기 복수의 제 3 및 제 4 액티브 필라 상부 각각에 형성되는 가변 저항 구조체를 더 포함하는 가변 저항 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제 1 내지 제 4 액티브 필라와 상기 가변 저항 구조체 사이에 각각에 드레인을 더 포함하는 가변 저항 메모리 장치.
  21. 제 20 항에 있어서,
    상기 반도체 기판은 상기 제 1 내지 제 4 액티브 필라와 전기적으로 연결되는 공통 소스를 더 포함하는 가변 저항 메모리 장치.
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