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KR20140078326A - 터널링 전계효과 트랜지스터 및 터널링 전계효과 트랜지스터의 제조 방법 - Google Patents

터널링 전계효과 트랜지스터 및 터널링 전계효과 트랜지스터의 제조 방법 Download PDF

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KR20140078326A
KR20140078326A KR1020120147583A KR20120147583A KR20140078326A KR 20140078326 A KR20140078326 A KR 20140078326A KR 1020120147583 A KR1020120147583 A KR 1020120147583A KR 20120147583 A KR20120147583 A KR 20120147583A KR 20140078326 A KR20140078326 A KR 20140078326A
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KR
South Korea
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electrode
channel layer
substrate
electrodes
tunneling
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Application number
KR1020120147583A
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English (en)
Inventor
강인만
이재성
Original Assignee
경북대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to JP2013257656A priority patent/JP2014120777A/ja
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Abstract

본 발명은 터널링 전계효과 트랜지스터 및 터널링 전계효과 트랜지스터의 제조 방법에 관한 것으로서, 본 발명의 실시예에 따른 터널링 전계효과 트랜지스터는 기판상에 형성되는 제1 전극, 기판을 기준으로 제1 전극의 상측에 위치하는 제2 전극, 제1 전극과 제2 전극을 연결하는 채널층, 및 채널층의 측벽에 형성되는 복수의 제3 전극을 포함하되, 복수의 제3 전극은 서로 다른 극성의 전압을 제공받는 것을 특징으로 한다.

Description

터널링 전계효과 트랜지스터 및 터널링 전계효과 트랜지스터의 제조 방법{Tunneling Field Effect Transistor and Fabricating Method Thereof}
본 발명은 터널링 전계효과 트랜지스터 및 터널링 전계효과 트랜지스터의 제조 방법에 관한 것으로서, 더 상세하게는 예컨대 두 개의 게이트 전극을 갖는 수직형의 터널링 FET로서, 전자-홀 이중층을 갖도록 하여 동작 전류를 증가시키고, 나아가 일정한 단면적을 유지하면서 동작 전류를 증가시킬 수 있는 터널링 전계효과 트랜지스터 및 터널링 전계효과 트랜지스터의 제조 방법에 관한 것이다.
터널링 전계효과 트랜지스터(TFET)는 일본의 히타치와 영국의 캠브리지 대학에서 그 개념이 최초로 제안되었으나, 1990년대에는 기존의 MOSFET 축소화가 무리없이 진행되었고 에너지 문제도 심각하지 않은 상황이었으므로 터널링 트랜지스터는 그다지 널리 연구되지는 못하였다. 그러나, 2000년대에 들어서면서 MOSFET의 축소화에 한계가 임박하게 되고, 에너지 문제도 심각해지면서, 이에 대한 해법의 하나로 터널링 트랜지스터 연구는 다시 각광을 받게 되었다. 이는 반도체 소자의 크기가 작아지고 성능이 향상되는 반대 급부로 전력의 소모가 증가하면서, 기존의 MOSFET을 대체하거나 보완할 소자 개발의 필요성이 대두하였기 때문이다.
일반적인 터널링 FET는 소스와 채널 접합 면과 게이트 절연체와의 가까운 표면에서 대부분의 터널링이 일어나고, 이때의 터널링 방향은 소스로부터 채널로 향하는 수평방향이다. 이는 터널링에 기여하는 전하의 양이 너무 작아 실제 동작 전류가 낮다는 단점을 갖는다.
따라서 터널링 FET의 동작 전류를 향상시키기 위해서는 터널링이 일어나는 영역의 면적을 크게 해주어야 한다. 종래의 소자에서는 터널링 면적을 늘리기 위해서 필연적으로 웨이퍼에서 소자가 차지하는 단면적이 함께 늘어나야 하는 문제가 있어 터널링 면적의 증가를 통해 동작 전류를 증가시키는 데 어려움이 있다. 가령, 웨이퍼의 단면적이 증가한다면 단위 웨이퍼가 생산되는 소자의 수는 감소될 수 있으므로 비용을 증가시키는 결과를 초래하기 때문이다.
본 발명의 실시예는 예컨대 두 개의 게이트 전극을 갖는 수직형의 터널링 FET로서, 전자-홀 이중층을 갖도록 하여 동작 전류를 증가시키고, 나아가 일정한 단면적을 유지하면서 동작 전류를 증가시킬 수 있는 터널링 전계효과 트랜지스터 및 터널링 전계효과 트랜지스터의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 터널링 전계효과 트랜지스터는 기판상에 형성되는 제1 전극, 상기 기판을 기준으로 상기 제1 전극의 상측에 위치하는 제2 전극, 상기 제1 전극과 상기 제2 전극을 연결하는 채널층, 및 상기 채널층의 측벽에 형성되는 복수의 제3 전극을 포함하되, 상기 채널층은 상기 기판을 기준으로 상기 제3 전극보다 높게 형성되는 것을 특징으로 한다.
상기 터널링 전계효과 트랜지스터는 상기 복수의 제3 전극을 상기 제1 전극, 상기 채널층 및 상기 제2 전극과 절연시키는 절연막을 더 포함하는 것을 특징으로 한다.
상기 복수의 제3 전극은, 서로 다른 극성의 전압을 제공받는 것을 특징으로 한다.
상기 제1 전극은 고농도의 P형 도핑(P+)이 이루어지고, 상기 채널층은 저농도의 P형 도핑(P-)이 이루어지며, 상기 제2 전극은 고농도의 N형 도핑(N+)이 이루어지는 것을 특징으로 한다.
상기 복수의 제3 전극은 상기 채널층에서 서로 마주보고 형성되며, 더블 게이트 구조를 갖는 것을 특징으로 한다.
상기 제1 전극, 상기 채널층 및 상기 제2 전극은 상기 기판과 수직한 구조를 형성하는 것을 특징으로 한다.
또한 본 발명의 실시예에 따른 터널링 전계효과 트랜지스터의 제조 방법은 기판상에 제1 전극을 형성하는 단계, 상기 기판을 기준으로 상기 제1 전극의 상측에 위치하는 제2 전극을 형성하는 단계, 상기 제1 전극과 상기 제2 전극을 연결하는 채널층을 형성하는 단계, 및 상기 채널층의 측벽에 복수의 제3 전극을 형성하는 단계를 포함하되, 상기 채널층을 형성하는 단계는 상기 기판을 기준으로 상기 채널층을 상기 제3 전극보다 높게 형성하는 것을 특징으로 한다.
상기 터널링 전계효과 트랜지스터의 제조 방법은 상기 복수의 제3 전극을 상기 제1 전극, 상기 채널층 및 상기 제2 전극과 절연시키는 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 복수의 제3 전극을 형성하는 단계는, 상기 복수의 제3 전극은 서로 다른 극성의 전압을 제공받는 것을 특징으로 한다.
상기 제1 전극은 고농도의 P형 도핑(P+)이 이루어지고, 상기 채널층은 저농도의 P형 도핑(P-)이 이루어지며, 상기 제2 전극은 고농도의 N형 도핑(N+)이 이루어지는 것을 특징으로 한다.
상기 복수의 제3 전극을 형성하는 단계는, 더블 게이트 구조를 갖도록 상기 채널층에서 상기 복수의 제3 전극을 서로 마주보게 형성하는 것을 특징으로 한다.
상기 제1 전극, 상기 채널층 및 상기 제2 전극은 상기 기판과 수직한 구조를 이루도록 형성하는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 터널링이 일어나는 방향이 수평 방향뿐 아니라 수직 방향에서도 일어나므로, 터널링이 일어나는 영역의 면적 증가에 따라 동작 전류도 증대하게 될 것이다.
또한 본 발명의 실시예에 따르면, 채널에 따라 형성되는 가령 게이트를 드레인 영역과 이격시킴으로써 드레인에서 양극성 동작(ambipolar behavior)에 의한 누설 전류를 억제하여 우수한 문턱전압이하 스윙(subthreshold swing)(S)과 함께 높은 스위칭 속도를 구현할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 터널링 전계효과 트랜지스터의 구조를 나타내는 도면,
도 2는 본 발명의 다른 실시예에 따른 터널링 전계효과 트랜지스터의 구조를 설명하기 위한 도면,
도 3은 도 1의 터널링 전계효과 트랜지스터의 전자-홀 농도 분포를 나타내는 시뮬레이션 도면,
도 4는 도 1의 터널링 전계효과 트랜지스터의 I-V 전달 특성을 설명하기 위한 도면, 그리고
도 5 내지 도 9는 본 발명의 실시예에 따른 터널링 전계효과 트랜지스터의 제조 방법을 나타내는 도면이다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 터널링 전계효과 트랜지스터의 구조를 나타내는 도면이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 터널링 전계효과 트랜지스터(이하, 터널링 FET)(80)는 기판(100), 제1 전극(110a), 채널층(120a), 제2 전극(130a), 절연막(140a) 및 제3 전극(150a)의 일부 또는 전부를 포함한다.
여기서, 일부 또는 전부를 포함한다는 것은 절연막(140a)과 같은 일부 구성 요소가 생략되어 구성되거나, 제1 전극(110a)과 같은 일부 구성 요소가 기판(100)의 내부에 포함되어 구성될 수 있음을 의미하는 것으로서, 발명의 충분한 이해를 돕기 위하여 전부 포함하는 것으로 설명한다.
기판(100)은 웨이퍼(wafer), 석영기판 또는 유리기판 중 어느 하나를 포함할 수 있다. 본 발명의 실시예에서는 반도체 소자의 제조 공정상 웨이퍼가 바람직하다. 여기서, 기판(100)은 저농도의 P형 도핑이 이루어진 웨이퍼일 수 있다.
기판(100)상에는 제1 전극(110a)이 형성된다. 제1 전극(110a)은 가령 터널링 FET(80)에서 소스의 역할을 수행할 수 있다. 본 발명의 실시예에 따라 제1 전극(110a)은 고농도의 P형 도핑이 이루어지며, 기판(100)의 가운데 영역에는 제2 전극(130a)과 수직 구조의 트랜지스터를 형성하기 위한 단차를 형성할 수 있다. 여기서, 단차란 계단 형태로서 주변 영역보다 높게 또는 낮게 형성된 것을 의미한다. 이와 같은 제1 전극(110a)은 도전성의 물질을 기판(100)상에 증착한 후, 포토리소그래피 공정에 의해 형성될 수 있다.
기판(100)의 가운데 부위에서 단차를 이루는 제1 전극(110a)상에는 채널층(120a)이 형성된다. 채널층(120a)은 저농도의 P형 도핑이 이루어지며, 이와 같은 채널층(120a)은 가령 소스 역할을 하는 제1 전극(110a)과 드레인 역할을 하는 제2 전극(130a) 간 전류가 흐를 수 있도록 하는 일종의 전류 경로이다.
그리고 채널층(120a)상에 제2 전극(130a)이 형성된다. 이와 같은 제2 전극(130a)의 형성에 따라 제1 전극(110a), 채널층(120a) 및 제2 전극(130a)은 기판(100)을 기준으로 하여 수직한 구조를 이룬다. 여기서, 제2 전극(130a)은 고농도의 N형 도핑이 이루어진다.
그리고 절연막(140a)은 외부로 노출되는 제1 전극(110a)의 상측과, 도 1에서 볼 때 수직 구조를 이루는 제1 전극(110a)의 단차 부위, 채널층(120a) 및 제2 전극(130a)의 측벽을 따라 형성된다. 이와 같은 절연막(140a)은 제2 전극(130a)을 형성한 이후에 가령 옥사이드 재질의 절연층을 성장한 후 포토리소그래피 공정을 진행하여 형성될 수 있다. 이의 과정에서, 제2 전극(130a)의 상측은 외부로 노출될 수 있다.
채널층(120a)의 측벽에는 복수의 제3 전극(150a)이 형성된다. 본 발명의 실시예에 따라 복수의 제3 전극(150a)은 더블 게이트 구조를 형성하기 위하여 채널층(120a)의 양 측벽에서 서로 마주보며 형성될 수 있다. 이와 같은 제3 전극(150a)은 가령 게이트로서, 고농도의 N형 도핑이 이루어진다. 또한 본 발명의 실시예에 따라 채널층(120a)의 양측에 형성된 복수의 제3 전극(150a)은 서로 다른 극성의 전압을 인가받는다. 여기서, 서로 다른 극성의 전압을 인가받는다는 것은 가령 서로 분리되어 형성되는 제3 전극(150a)이 서로 다른 극성의 전압을 제공하는 전원 제공부에 각각 연결된다는 것을 의미할 수 있다. 혹은 터널링 FET(80)가 사용되는 모듈에서 제어부의 제어하에 해당 전압이 제공될 수 있음을 의미할 수도 있다.
가령 일측의 제3 전극(Top Gate, 이하 전면 게이트)(150a)에 (+) 극성의 전압이 인가되고, 타측의 제3 전극(Back Gate, 이하 후면 게이트)(150a)에 (-) 극성의 전압이 인가되는 경우, 채널층(120a)에는 게이트의 전계에 의해 반전층이 점차 확장하면서 형성되게 되고, 그 결과 게이트의 (+)와 (-) 극성에 의해 저농도로 도핑된 채널 영역에서 각각 전자와 홀에 의한 이중층이 형성된다. 이 두 개의 전자-홀 층은 마치 pn 접합을 붙여 놓은 것과 같은 형태를 보이게 된다. 그리고 이 두 층 사이에서 채널에 수직한 방향으로의 터널링이 일어나게 된다. 이때 소자 내에서 전체 동작 전류는 소스-채널 사이의 수평 방향의 터널링에 의한 전류와 채널에서의 이중층에서 수직 방향의 터널링에 의한 전류의 합으로서 나타나게 된다.
본 발명의 실시예에 따라 터널링 FET(80)는 높은 동작 전류를 얻을 수 있게 된다. 또한 고농도의 전자-홀 이중층을 구현할 수 있어 스위칭 속도에 영향을 미치는 문턱전압이하 스윙(subthreshold swing)(S)을 낮게 만들 수 있게 된다. 즉 스위칭 속도의 조정이 가능하게 된다.
도 2는 본 발명의 다른 실시예에 따른 터널링 FET의 구조를 설명하기 위한 도면이다.
도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 터널링 FET(90)는 기판(미도시), 제1 전극(210a), 채널층(220a), 제2 전극(230a), 절연막(240a) 및 제3 전극(250a)의 일부 또는 전부를 포함한다. 여기서, 일부 또는 전부를 포함한다는 것은 위에서와 동일한 의미이다.
도 1과 대비해 볼 때, 도 2의 터널링 FET(90)는 가령 웨이퍼상에서 소자가 차지하는 단면적을 증가시키지 않으면서 수직 방향의 터널링이 일어나는 채널의 길이 조정을 통해 동작 전류를 증가시키게 된다.
다시 말해, 도 1에서는 터널링 일어나는 방향이 수평 방향뿐 아니라 수직 방향에서도 일어나도록 하여 터널링이 일어나는 영역의 면적을 증가시킴으로써 동작 전류를 향상시킬 수 있었다면, 도 2에서는 게이트 전계에 의해 채널-드레인 접합 면에서 밴드 밴딩을 줄여주기 위해 채널층(220a)을 따라 형성되는 게이트 즉 게이트 전극(250a)을 드레인 영역과 멀어지게 함으로써 오프(OFF) 상태의 드레인에서 양극성 동작(ambipolar behavior)에 의한 누설 전류를 억제시켜 우수한 S 특성과 함께 높은 스위칭 속도를 구현할 수 있게 된다.
본 발명의 실시예에 따른 방법은 터널링 FET의 동작 전류를 향상시키기 위하여 잘 알려진 기존 방법들에 함께 적용될 수도 있을 것이다. 여기서, 기존의 방법이란 낮은 동작 전류 문제를 해결하기 위하여 제시되어온 밴드 갭이 작은 물질을 바디로 사용하는 방법, 채널에 미치는 게이트 전계를 높이는 방법 등 소스와 채널 사이의 터널링 장벽의 폭을 줄이는 방법 등을 나타낸다.
이와 같은 점을 제외한 도 2의 기판(미도시), 제1 전극(210a), 채널층(220a), 제2 전극(230a), 절연막(240a) 및 제3 전극(250a)은 도 1의 기판(100), 제1 전극(110a), 채널층(120a), 제2 전극(130a), 절연막(140a) 및 제3 전극(150a)의 내용과 크게 다르지 않으므로 더 이상의 설명은 생략하도록 한다.
도 3은 도 1의 터널링 FET의 전자-홀 농도 분포를 나타내는 시뮬레이션 도면이다.
본 발명의 실시예에 따라 도 1 및 도 2의 구조를 갖는 터널링 FET(80, 90)에 대해 시뮬레이션을 수행하였다. 시뮬레이션에 사용된 소자는 바디에 게르마늄(Ge)을 사용하였고, p형 소스 및 n형 드레인은 1020 ㎝-6, p형 채널은 10-15 ㎝- 6 로 도핑하였다. 채널 및 게이트 길이는 각각 200 nm, 140 nm를 사용하였으며, 채널의 폭은 6 nm를 사용하였다.
도 2에 볼 수 있는 바와 같이, VTG = VDS = 1 V, VBG = - 1 V일 때, 채널에서 전자와 홀은 각각 전면 게이트(Top Gate) 및 후면 게이트(Back Gate)에 인접한 부분에 집중적으로 분포하게 되고, 이때의 농도는 채널의 농도인 10-15 ㎝-6 보다 큰 10-20 ㎝-6 수준으로 확인되었다. 이는 화살표와 같이 표시된 방향으로 터널링이 일어나 소자의 동작 전류에 기여함을 알 수 있다.
도 4는 도 1의 터널링 FET의 I-V 전달 특성을 설명하기 위한 도면이다.
도 4에서는 동일한 크기를 가지는 수직형 터널링 FET에 대해 게이트에 같은 (+) 극성의 바이어스 전압을 인가하는 더블 게이트 구조와 본 발명의 실시예에 따라 전면 및 후면 게이트에 각각 (+) 및 (-) 극성의 바이어스 전압을 인가하는 전자-홀 이중층을 가지는 구조에 대해 시뮬레이션을 수행한 결과를 바탕으로 I-V 전달 특성을 비교하여 보았다.
본 발명의 실시예에서 제안한 구조의 경우 VTG = VDS = 1 V, VBG = - 1 V에서 드레인 전류는 500 ㎂/㎛ 수준으로 더블 게이트 구조에서의 177 ㎂/㎛ 보다 약 2.8배 정도 향상되었으며, S는 18 ㎷/dec로 더블 게이트 구조의 32.5 ㎷/dec보다 약 1.8배 정도 우수한 것으로 나타났다.
상기한 내용들에 근거해 볼 때 전자-홀 이중층을 가지는 본 발명의 실시예에 따른 수직형 터널링 FET(80, 90)의 경우 채널에 수평한 방향뿐만 아니라 수직한 방향으로의 터널링을 통해 동일한 크기의 더블 게이트 구조와 비교해 더욱 우수한 전류 특성을 보이는 것을 확인할 수 있다. 이는 터널링 FET의 단점으로 지적되어 오던 낮은 동작 전류 문제를 해결하는 좋은 방안이 될 수 있을 것이다.
도 5 내지 도 9는 본 발명의 실시예에 따른 터널링 FET의 제조 방법을 나타내는 도면이다.
설명의 편의상 도 5 내지 도 9를 도 1과 함께 참조하면, 본 발명의 실시예에 따른 터널링 FET(80)를 제조하기 위하여, 먼저 저농도의 P형 도핑이 이루어진 기판(100)을 준비한다. 여기서, 기판(100)은 저농도의 P형 도핑을 수행한 웨이퍼일 수 있다. 물론 웨이퍼 이외에 석영기판 또는 유리기판도 가능할 수 있을 것이다.
이어, 도 5에서와 같이 기판(100)상에 제1 전극(110a)을 형성한다. 이때 제1 전극(110a)은 가운데 영역에서 단차를 갖는다. 더 정확히 말해 가운데 영역이 주변 영역보다 높게 형성되는 것이 바람직하다. 이와 같은 제1 전극(110a)은 기판(100)상에 도전성 물질을 증착한 후, 포토레지스트(PR)를 도포하고, 이어 마스크를 적용하여 노광한 후, 현상 및 식각을 통해 형성될 수 있다. 이때 단차는 풀 또는 하프 노광과 같은 노광 정도에 따라 서로 다른 깊이의 식각 공정이 이루어짐으로써 형성될 수 있다. 본 발명의 실시예에 따른 터널링 FET(80)의 제1 전극(110a)은 고농도의 P형 도핑이 이루어져 있으므로, 위에서와 같이 도전성 물질을 증착한 후 PR을 도포하기 이전에 P형 도핑이 먼저 선행될 수 있을 것이다.
이후, 도 6에서와 같이 제1 전극(110a)상에 채널층(120a)이 형성된다. 이와 같은 채널층(120a), 더 정확하게는 저농도의 P형 도핑이 이루어진 채널층(120a)을 형성하기 위하여, 제1 전극(110a)이 형성된 기판(100)상에 채널층(120a)을 위한 물질을 증착한 후, 저농도의 P형 도핑을 수행하며, 이후 포토리소그래피 공정 및 식각 공정을 수행하여 채널층(120a)을 완성할 수 있다. 실질적으로 이와 같은 채널층(120a)은 예컨대 절연막, 비정질 실리콘, n+ 증착과 같이 3층막을 형성한 이후에 패터닝 공정을 통해 형성될 수도 있는 것이므로, 본 발명의 실시예에서는 어떠한 과정에 의해 채널층(120a)을 형성하느냐에 특별히 한정하지는 않을 것이다.
채널층(120a)상에는 도 7에서와 같이 제2 전극(130a)을 형성한다. 제2 전극(130a)이 형성됨에 따라 본 발명의 실시예에 따른 터널링 FET(80)는 가령 수직형 구조의 소스-채널-드레인을 형성하게 된다. 여기서, 제2 전극(130a)은 제1 전극(110a)과 마찬가지로, 채널층(120a)이 형성된 이후, 기판(100)상에 제2 전극(130a)을 위한 도전성 물질을 증착한 후 이후의 포토리소그래피 공정 및 식각 공정을 진행함으로써 형성된다. 이때 제2 전극(130a)은 도전성 물질을 증착한 후, 고농도의 N형 도핑이 먼저 이루어질 수 있다.
제2 전극(130a)의 형성 과정이 완료되면, 도 8에서와 같이 기판(100)상에 절연막(140a)을 형성한다. 이와 같은 절연막(140a)을 형성하기 위하여, 기판(100)상에 가령 옥사이드를 재질로 하는 절연층을 성장한 후, 포토리소그래피 공정을 진행하여 제2 전극(130a)의 일부, 즉 상측을 외부로 노출시킬 수 있다. 이때 옥사이드 재질의 절연층은 APCVD(Atomospheric Pressure CVD) 법이나 PECVD(Plasma Enhanced CVD) 법 중 어느 하나의 방법에 의해 성장될 수 있을 것이다.
이후, 도 9에서와 같이 복수의 제3 전극(150a)을 형성한다. 복수의 제3 전극(150a)은 가령 터널링 FET(80)의 게이트로서, 채널층(120a)의 양 측벽에 형성될 수 있다. 더 정확하게는 더블 게이트 구조를 갖기 위하여 채널층(120a)의 측벽에서 서로 마주보며 형성되는 것이 바람직하다. 이때, 도 9에서 좌측의 제3 전극(150a)은 본 발명의 실시예에 따라 전면 게이트(Top Gate)라 지칭되고, 우측의 제3 전극(150a)은 후면 게이트(Back Gate)라 지칭될 수 있는데, 전면 및 후면 게이트에는 서로 다른 극성의 바이어스 전압이 인가된다. 여기서, 서로 다른 극성의 바이어스 전압이 인가된다는 것은 앞서 설명한 바와 같이 각각의 전압을 제공하는 전원 공급부에 연결하기 위하여 패드(pad) 또는 배선(line)을 형성하는 과정을 포함하는 것으로 이해될 수도 있을 것이다.
또한 제3 전극(150a)은 기판(100)을 기준으로 볼 때, 채널층(120a)의 높이보다 낮게 형성되는 것이 바람직하다. 가령 터널링 FET(80)의 드레인을 형성하는 제2 전극(130a)으로부터 제3 전극(150a)이 멀리 위치하도록 형성되는 것이 바람직하다. 이를 통해 본 발명의 실시예에 따른 터널링 FET(80)는 오프 상태의 드레인에서 양극성 동작에 의한 누설 전류를 억제시킴으로써 우수한 S 특성과 함께 높은 스위칭 속도를 구현할 수 있게 된다.
한편, 지금까지는 본 발명의 실시예에 따른 제3 전극(150a)이 채널층(120a)의 양측에 형성되는 것을 설명하였지만, 나아가 본 발명의 실시예에 따른 터널링 FET(80)는 절연막(140a)의 개재하에 3면 또는 4면에 모두 제3 전극(150a)을 형성함으로써 터널링 FET(80)의 동작 전류를 더욱 증가시킬 수 있을 것이다. 이때, 본 발명의 실시예에 따라 3면 또는 4면에 형성되는 제3 전극(150a)은 서로 다른 극성의 전압이 인가되어야 하므로 물리적으로 서로 분리되는 것이 바람직하다. 예를 들어, 4면에 형성된다고 가정할 때, 2개 면의 제3 전극(150a)과 나머지 2개 면의 제3 전극(150a)은 전기적으로 서로 다른 극성의 전압이 인가되도록 물리적으로 분리되어 형성되어야 할 것이다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.
100: 기판 110a, 210a: 제1 전극
120a, 220a: 채널층 130a, 230a: 제2 전극
140a, 240a: 절연막 150a, 250a: 제3 전극

Claims (12)

  1. 기판상에 형성되는 제1 전극;
    상기 기판을 기준으로 상기 제1 전극의 상측에 위치하는 제2 전극;
    상기 제1 전극과 상기 제2 전극을 연결하는 채널층; 및
    상기 채널층의 측벽에 형성되는 복수의 제3 전극;을 포함하되,
    상기 채널층은 상기 기판을 기준으로 상기 제3 전극보다 높게 형성되는 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  2. 제1항에 있어서,
    상기 복수의 제3 전극을 상기 제1 전극, 상기 채널층 및 상기 제2 전극과 절연시키는 절연막;을 더 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  3. 제1항에 있어서,
    상기 복수의 제3 전극은,
    서로 다른 극성의 전압을 제공받도록 형성되는 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  4. 제1항에 있어서,
    상기 제1 전극은 고농도의 P형 도핑(P+)이 이루어지고,
    상기 채널층은 저농도의 P형 도핑(P-)이 이루어지며,
    상기 제2 전극은 고농도의 N형 도핑(N+)이 이루어지는 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  5. 제1항에 있어서,
    상기 복수의 제3 전극은 상기 채널층에서 서로 마주보며 형성되어 더블 게이트(double gate) 구조를 갖는 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  6. 제1항에 있어서,
    상기 제1 전극, 상기 채널층 및 상기 제2 전극은 상기 기판과 수직한 구조를 형성하는 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  7. 기판상에 제1 전극을 형성하는 단계;
    상기 기판을 기준으로 상기 제1 전극의 상측에 위치하는 제2 전극을 형성하는 단계;
    상기 제1 전극과 상기 제2 전극을 연결하는 채널층을 형성하는 단계; 및
    상기 채널층의 측벽에 복수의 제3 전극을 형성하는 단계;를 포함하되,
    상기 채널층을 형성하는 단계는,
    상기 기판을 기준으로 상기 채널층을 상기 제3 전극보다 높게 형성하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조 방법.
  8. 제7항에 있어서,
    상기 복수의 제3 전극을 상기 제1 전극, 상기 채널층 및 상기 제2 전극과 절연시키는 절연막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조 방법.
  9. 제7항에 있어서,
    상기 복수의 제3 전극은,
    서로 다른 극성의 전압을 제공받는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조 방법.
  10. 제7항에 있어서,
    상기 제1 전극은 고농도의 P형 도핑(P+)이 이루어지고,
    상기 채널층은 저농도의 P형 도핑(P-)이 이루어지며,
    상기 제2 전극은 고농도의 N형 도핑(N+)이 이루어지는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조 방법.
  11. 제7항에 있어서,
    상기 복수의 제3 전극을 형성하는 단계는, 더블 게이트 구조를 갖도록 상기 채널층에서 상기 복수의 제3 전극을 서로 마주보게 형성하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조 방법.
  12. 제7항에 있어서,
    상기 제1 전극, 상기 채널층 및 상기 제2 전극은 상기 기판과 수직한 구조를 이루도록 형성하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018038512A1 (ko) * 2016-08-22 2018-03-01 한양대학교 산학협력단 수직 터널링 전계효과 트랜지스터 및 이의 제조방법
US10991814B2 (en) 2018-07-13 2021-04-27 Industry-University Cooperation Foundation Hanyang University Three-dimensional tunneling field-effect transistor and method of fabricating the same

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5886802B2 (ja) * 2013-08-29 2016-03-16 株式会社東芝 半導体装置
US9755033B2 (en) * 2014-06-13 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming vertical structure
CN104134695A (zh) * 2014-07-15 2014-11-05 华为技术有限公司 隧穿场效应晶体管及隧穿场效应晶体管的制备方法
US9768311B2 (en) * 2014-07-24 2017-09-19 Ecole Polytechnique Federale De Lausanne (Epfl) Semiconductor tunneling device
CN104269439B (zh) * 2014-09-22 2017-01-25 北京大学 一种嵌入层异质结隧穿场效应晶体管及其制备方法
CN105633147A (zh) * 2014-10-27 2016-06-01 中国科学院微电子研究所 隧穿场效应晶体管及其制造方法
US10084080B2 (en) * 2015-03-31 2018-09-25 Stmicroelectronics, Inc. Vertical tunneling FinFET
JP2022158717A (ja) * 2021-04-02 2022-10-17 国立研究開発法人産業技術総合研究所 半導体素子、半導体集積回路及び半導体素子の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004001801A2 (en) * 2002-06-19 2003-12-31 The Board Of Trustees Of The Leland Stanford Junior University Insulated-gate semiconductor device and approach involving junction-induced intermediate region
FR2894386B1 (fr) * 2005-12-06 2008-02-29 Commissariat Energie Atomique Transistor de type i-mos comportant deux grilles independantes, et procede d'utilisation d'un tel transistor
SG172643A1 (en) * 2006-04-04 2011-07-28 Micron Technology Inc Etched nanofin transistors
US8120115B2 (en) * 2007-03-12 2012-02-21 Imec Tunnel field-effect transistor with gated tunnel barrier

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018038512A1 (ko) * 2016-08-22 2018-03-01 한양대학교 산학협력단 수직 터널링 전계효과 트랜지스터 및 이의 제조방법
US10991814B2 (en) 2018-07-13 2021-04-27 Industry-University Cooperation Foundation Hanyang University Three-dimensional tunneling field-effect transistor and method of fabricating the same

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