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KR101123096B1 - 반도체장치 및 그것을 사용한 표시장치 - Google Patents

반도체장치 및 그것을 사용한 표시장치 Download PDF

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KR101123096B1
KR101123096B1 KR1020110019349A KR20110019349A KR101123096B1 KR 101123096 B1 KR101123096 B1 KR 101123096B1 KR 1020110019349 A KR1020110019349 A KR 1020110019349A KR 20110019349 A KR20110019349 A KR 20110019349A KR 101123096 B1 KR101123096 B1 KR 101123096B1
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

단극성의 트랜지스터를 사용한 디지털회로이어도, 출력신호의 진폭이 작아져 버리는 것을 방지하고, 정상적으로 동작하는 수단을 갖는 반도체장치를 제공한다. 다이오드 접속된 트랜지스터(101)가 오프함으로써, 제1 트랜지스터(102)의 게이트가, 플로팅상태가 된다. 그 때, 제1 트랜지스터(102)는, 온상태에 있고, 그 게이트?소스 사이 전압은, 용량소자에 보존된다. 그 후, 제1 트랜지스터(102)의 소스의 전위가 오르면, 부트스트랩 효과에 의해, 제1 트랜지스터(102)의 게이트의 전위도 오른다. 그 결과, 출력신호의 진폭이 작아지는 것을 방지할 수 있다.

Description

반도체장치 및 그것을 사용한 표시장치{SEMICONDUCTOR DEVICE AND DISPLAY DEVICE UTILIZING THE SAME}
본 발명은, 디지털회로의 구성에 관한 것이다. 보다 상세하게는, 부트스트랩 회로를 사용하여, 출력신호의 진폭을, 보다 크게 하는 기술에 관한 것 및 그것을 사용한 표시장치 및 반도체장치에 관한 것이다.
최근, 절연체 상, 특히 유리기판 상에 반도체박막을 형성한 표시장치, 특히 박막트랜지스터(이하, TFT라 표기)를 사용한 액티브 매트릭스형 표시장치의 보급이 현저하게 되어 있다. TFT를 사용한 액티브 매트릭스형 표시장치는, 매트릭스형으로 배치된 수십만으로부터 수백만의 화소를 가지며, 각 화소에 배치된 TFT에 의해 각 화소의 전하를 제어함으로써 영상의 표시를 행하고 있다.
더욱이 최근의 기술로서, 화소를 구성하는 TFT 그 외에, 화소부의 주변영역에 TFT를 사용하여 구동회로를 동시 형성하는 폴리실리콘 TFT에 관한 기술이 발전해 오고 있어, 장치의 소형화, 저소비 전력화에 크게 공헌하고, 그것에 따라, 최근 그 응용분야의 확대가 현저한 모바일 정보단말의 표시부 등에, 표시장치는 불가결한 디바이스로 되고 있다.
표시장치의 구동회로로서는 N채널형 TFT와 P채널형 TFT를 조합한 CMOS 회로가 일반적으로 사용되고 있다. CMOS 회로의 특징으로서, 논리가 변하는 순간에만 전류가 흐르고, 어떤 논리의 유지 중에는 전류가 흐르지 않기 때문에(실제로는 미소한 누설전류의 존재가 있음), 회로 전체에서의 소비전류를 낮게 억제하는 것이 가능한 점이나, 고속구동에 유리한 점을 들 수 있다.
유기 EL 소자나, FED(필드 이미션 디스플레이)나, 액정디스플레이에 사용되는 소자 등과 같은 자발광소자나 액정소자 등을 사용한 표시장치의 수요는, 모바일 전자기기의 소형화, 경량화에 따라 급속히 그 수요가 증가하고 있지만, 매우 많은 개수의 TFT를 제조해야 하기 위해, 수율 등의 면에서, 그 제조비용을 충분히 낮게 억제하는 것이 어렵다. 금후의 수요는 더 급속히 증가하는 것은 용이하게 예측되고, 그 때문에 표시장치를 보다 염가에 공급할 수 있도록 하는 것이 요망되고 있다.
절연체 상에 구동회로를 제작하는 방법으로서는, 복수의 포토마스크를 사용하여, 활성층, 배선 등의 패턴을 노광, 에칭을 행하여 만들어 넣는 방법이 일반적이지만, 이때의 많은 공정수가 제조비용에 직접 영향을 주고 있기 때문에, 가능한 한 적은 공정수로 제조하는 것이 이상적이다. 그래서, 종래 CMOS 회로에 의해 구성되어 있던 구동회로를, N채널형 또는 P채널형 중 어느 한쪽의 도전형만의 TFT를 사용하여 구성하는 것이 시도되고 있다. 이 방법에 의해, 이온도핑공정의 일부를 생략할 수 있고, 또한 포토마스크의 매수도 삭감할 수 있다. 그 결과, 비용절감을 도모하는 것을 할 수 있다.
도 9a는, 1극성만의 TFT를 사용하여 구성한 TFT 부하형의 인버터회로의 예를 나타내고 있다. 이하에, 그 동작에 대하여 기술한다.
도 9b는, 인버터회로에 입력하는 신호의 파형을 나타내고 있다. 여기서, 입력신호진폭은 고전위측 전원 VDD와 저전위측 전원 GND의 중간으로 한다. 이때, 간단화를 위해, GND=0V로 하여 생각한다.
회로동작에 대하여 설명한다. 이때, 설명을 명확하고 또한 간단히 하기 위해, 회로를 구성하는 N채널형 TFT의 임계치전압은, 그 변동이 없는 것으로서 일률적으로(VthN) 한다. 또한, P형 TFT에 대해서도 마찬가지로, 일률적으로(VthP) 한다.
도 9b에 나타내는 바와 같은 신호가 입력되는 경우를 생각한다. 우선, 입력신호가, L 신호(저전위측 전원 GND)일 때, N채널형 TFT(904)는 오프한다. 한편, 부하 TFT(903)는 항상 포화영역에서 동작하고 있기 때문에, 출력단자의 전위는 고전위측 전원 VDD의 방향으로 상승된다. 한편, 입력신호가 H 신호(고전위측 전원 VDD)일 때, N채널형 TFT(904)는 온한다. 여기서, 부하 TFT(903)의 전류능력보다도, N채널형 TFT(904)의 전류능력을 충분히 높게 해 두는 것에 의해, 출력노드의 전위는 저전위측 전원 GND의 방향으로 하강된다.
단, 이 경우, 이하와 같은 문제점이 있다. 도 9c는, TFT 부하형 인버터회로의 출력파형을 나타낸 것이다. 도 9c에 나타내는 바와 같이, 입력신호가 L 신호일 때에, 출력단자의 전위는, 907에서 나타내는 만큼만, 요컨대, 부하 TFT(903)의 임계치전압만큼만, VDD보다도 전위가 낮아진다. 이것은, 부하 TFT(903)의 게이트?소스 사이 전압이, 임계치전압보다도 작아지면, 부하 TFT(903)에, 거의 전류가 흐르지 않게 되어, 오프상태로 되어 버리기 때문이다. 여기서, 부하 TFT(903)의 소스가 출력단자로, 게이트는, VDD에 접속되어 있다. 따라서, 출력단자의 전위는, 게이트의 전위보다도, 임계치전압만큼만 낮은 전위가 된다. 요컨대, 출력단자의 전위는, 최대라도 (VDD-VthN)까지밖에 상승하지 않는다. 더욱이, 부하 TFT(903)와 N채널형 TFT(904)의 전류능력의 비에 따라서는, 입력신호가 H 신호일 때에, 출력단자의 전위는, 908에서 나타내는 만큼만 GND보다도 전위가 높아진다. 이것을 충분히 GND에 근접하게 하기 위해서는, 부하 TFT(903)에 대하여, N채널형 TFT(904)의 전류능력을 충분히 크게 할 필요가 있다.
이와 같이, 1극성만의 TFT를 사용하여 구성한 인버터회로를 사용하면, 입력신호의 진폭에 대하여, 출력신호의 진폭감쇠가 생기게 된다.
그래서, 출력신호의 진폭이 작아져 버린다는 문제를, 회피하는 것이, 몇개의 방법을 사용하여, 검토되고 있다(예를 들면, 특허문헌 1, 특허문헌 2, 특허문헌 3, 특허문헌 4를 참조).
도 33에, 특허문헌 1, 특허문헌 2에 표시되어 있는 인버터회로의 회로도를 나타낸다. 도 33의 회로는, 트랜지스터(3302)의 게이트가, 플로팅상태로 되고, 용량소자(3304)의 양단의 전압(양단의 전위차)이, 변화하지 않게 되는 것을 이용하고 있다.
그래서, 다음에, 도 33의 동작에 대하여 설명한다. 입력단자 3305와 입력단자 3306에는, 서로 반전된 신호가 입력된다. 우선, 입력단자 3306에 H 신호(고전위측 전원 VDD)가 입력되고, 입력단자 3305에 L 신호(저전위측 전원 GND)가 입력된다고 한다. 그렇게 되면, 트랜지스터 3303은 온한다. 그 결과, 단자 3308의 전위는, L 신호(저전위측 전원 GND)의 전위가 된다. 또한, 트랜지스터 3301은, 입력단자 3305의 전위가 L 신호(저전위측 전원 GND)의 전위이기 때문에, 온한다. 그 결과, 단자 3307은, L 신호(저전위측 전원 GND)의 전위가 된다. 요컨대, 용량소자 3304의 양단의 전압(양단의 전위차)은, 0V가 된다.
다음에, 입력단자 3305에 H 신호(고전위측 전원 VDD)가 입력되고, 입력단자 3306에 L 신호(저전위측 전원 GND)가 입력되는 것으로 한다. 그렇게 되면, 트랜지스터 3303은 오프한다. 입력단자 3305의 전위는, H 신호(고전위측 전원 VDD)의 전위이기 때문에, 트랜지스터 3301은 온하고, 단자 3307의 전위가 상승한다. 그리고, 트랜지스터 3302의 게이트?소스 사이 전압이 임계치전압보다도 커지면, 트랜지스터 3302가 온하고, 단자 3308의 전위가 상승하기 시작한다. 그와 같을 때에, 단자 3307의 전위가 상승해 가면, 나아가서는, 트랜지스터 3301이 오프한다. 왜냐하면, 단자 3307은, 트랜지스터 3301의 소스로 되어 있기 때문에, 단자 3307의 전위가 상승함으로써, 트랜지스터 3301의 게이트?소스 사이 전압이 작아지고, 나아가서는, 임계치전압과 같게 되어 버리기 때문이다. 트랜지스터 3301의 게이트?소스 사이 전압이, 임계치전압과 같게 되어 버리면, 트랜지스터 3301은 오프상태로 된다. 따라서, 단자 3305로부터 단자 3307로의 전류의 흐름은, 멈춰 버린다. 요컨대, 단자 3307은, 플로팅상태로 되어 버린다. 그 결과, 용량소자 3304의 양단의 전압(양단의 전위차)은, 변화하지 않게 된다.
트랜지스터 3301이 오프가 된 시점에서, 단자 3308의 전위는, 아직, 상승을 계속하고 있었다고 한다. 그 경우, 트랜지스터 3302는, 온상태에 있다. 요컨대, 트랜지스터 3302의 게이트?소스 사이 전압, 요컨대, 용량소자 3304의 양단의 전압(양단의 전위차)은, 트랜지스터 3302의 임계치전압보다도 크다. 따라서, 더욱이, 단자 3308의 전위가 상승한다. 이때, 동시에, 단자 3307의 전위도 상승한다. 왜냐하면, 용량소자 3304의 양단의 전압(양단의 전위차)은, 변화하지 않게 되어 있기 때문에, 용량소자 3304의 한쪽의 단자(단자 3308)가 상승하면, 다른쪽의 단자(단자 3307)도 상승하기 때문이다. 그리고, 그대로, 단자 3308의 전위는, 상승을 계속하고, 나아가서는, 고전위측 전원 VDD에 도달한다. 단자 3308의 전위가 고전위측 전원 VDD에 도달할 때까지 그 동안, 계속, 트랜지스터 3302는, 온상태에 있다. 그리고, 용량소자 3304에는, 트랜지스터 3301이 오프가 된 시점에서의 전압이, 그대로 유지되어 있다. 따라서, 단자 3307의 전위는, 고전위측 전원 VDD보다도, 용량소자 3304에 보존되어 있는 전압만큼만, 높아져 있다.
요컨대, 단자 3307이나 단자 3308의 전위는, 고전위측 전원 VDD와 같거나, 이상의 전위가 된다. 따라서, 입력신호의 진폭보다도, 출력신호의 진폭쪽이 작아져 버린다는 것을 방지 할 수 있다.
이러한 회로는, 일반적으로, 부트스트랩 회로라 부른다.
[특허문헌 1]
일본특허공개평 8-50790호 공보
[특허문헌 2]
특허 제3330746호 명세서
[특허문헌 3]
특허 제3092506호 명세서
[특허문헌 4]
일본특허공개 2002-328643호 공보
그렇지만, 도 33에 나타내는 인버터회로에는, 크게 2개의 문제점이 있다. 첫번째 문제점은, 입력단자 3305에 H 신호(고전위측 전원 VDD)가 입력되고, 입력단자 3306에 L 신호(저전위측 전원 GND)가 입력되었을 때, 트랜지스터 3301이 오프로 되는 것이 느리면, 단자 3307이나 단자 3308의 전위가, 충분히 상승하지 않은 상태로 되어 버린다는 것이다. 가령, 트랜지스터 3302가 먼저 오프로 되어 있었다고 한다. 그 경우, 용량소자 3304는, 트랜지스터 3302의 게이트?소스 사이에 배치되어 있기 때문에, 용량소자 3304에는, 트랜지스터 3302의 임계치전압이 축적되어 있게 된다. 그 시점에서는, 트랜지스터 3301은, 아직, 온상태이기 때문에, 단자 3307의 전위는, 상승하고 있다. 그리고 마지막에는, 트랜지스터 3301이 오프한다. 이때에는, 용량소자에는, 트랜지스터 3302의 임계치전압이 보존되어 있고, 트랜지스터 3302는, 오프하고 있다. 따라서, 단자 3308이나 3307의 전위는, 더 이상 상승하지 않는다.
두번째 문제점은, 입력단자 3305에 입력되는 H 신호의 전위가, 고전위측 전원 VDD보다도 낮은 경우, 단자 3307이나 단자 3308의 전위가, 충분히 상승하지 않는다는 것이다. 입력단자 3305에 신호를 출력하는 회로가, 예를 들면, 도 9a와 같은 회로인 경우, H 신호의 전위가, 고전위측 전원 VDD보다도 낮게 되어 버리는 것이 발생할 수 있다. 그래서 가령, 입력단자 3305에 입력되는 H 신호의 전위와, 고전위측 전원 VDD와의 차이가, 트랜지스터 3301의 임계치전압보다도 큰 경우에 대하여 생각한다. 그와 같은 경우는, 입력단자 3305에 H 신호가 입력되고, 입력단자 3306에 L 신호(저전위측 전원 GND)가 입력되었을 때, 단자 3307의 전위의 상승이 멈추어도, 트랜지스터 3301은, 오프상태로 되지 않는다. 요컨대, 단자 3307은, 플로팅상태로는 되지 않고, 단자 3307에는, 단자 3305로부터 전하가 계속 공급되기 때문에, 단자 3305와 단자 3307의 전위는, 같은 상태가 유지된다. 따라서, 용량소자 3304의 양단의 전압(양단의 전위차)이 변화하지 않는다는 동작으로는 되지 않는다. 그 결과, 단자 3307이나 단자 3308의 전위는, 충분히 상승하지 않는다.
이러한 인버터회로의 출력단자에, 동일한 구성의 인버터회로를 접속하면, 그 출력단자의 신호진폭은, 더욱, 낮게 되어 버린다. 요컨대, 회로를 접속할 때마다, 점점 계속되어 출력신호의 진폭이 작아져, 정상적으로 동작하지 않게 되어 버린다.
이것에 대하여, 특허문헌 4에 표시되어 있는 인버터회로에서는, 상기한 두번째 문제는, 해결되어 있다. 도 34에, 특허문헌 4에 표시되어 있는 인버터회로를 나타낸다. 입력단자 3405에, 고전위측 전원 VDD보다도 낮은 H 신호가 입력되고, 입력단자 3406에 L 신호(저전위측 전원 GND)가 입력되었을 때, 단자 3407의 전위가 상승하여, 트랜지스터 3401의 게이트?소스 사이 전압이 임계치전압과 같아지면, 트랜지스터 3401은, 오프한다. 요컨대, 단자 3407은, 플로팅상태가 된다. 따라서, 그 시점에서의 용량소자 3404의 양단의 전압(양단의 전위차)은, 보존된다. 따라서, 트랜지스터 3401이 오프한 시점에서, 트랜지스터 3402가 온상태이면, 단자 3408의 전위는, 상승을 계속하고, 결과로서, 단자 3407의 전위도, 상승해 간다.
단, 도 34의 회로라도, 상기 첫번째 문제는, 해결할 수 없다.
전술한 문제에 감안하여, 출력신호의 진폭이 작아지기 어려운 반도체장치를 제공하는 것을 과제로 한다. 또한, 극성이 하나뿐인 트랜지스터를 사용하여 회로를 구성할 수 있는 반도체장치를 제공하는 것을 과제로 한다.
이때, 반도체장치란 반도체를 사용한 소자(트랜지스터, 다이오드), 콘덴서, 저항 등을 포함하는 회로를 구성하고 있는 장치를 말하는 것으로 한다. 물론 이들 소자는 한정되어 있는 것은 아니다.
본 발명은, 상기한 문제점을 해결하기 위해, 이하에 나타내는 수단을 사용한다.
본 발명은, 제 1 내지 제 6 박막트랜지스터, 출력단자 및 전원선을 구비한 반도체장치로서, 상기 제1 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고, 상기 제 1 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고, 상기 제 2 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고, 상기 제 3 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고, 상기 제 3 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고, 상기 제 4 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고, 상기 제 4 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고, 상기 제 5 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고, 상기 제 6 박막트랜지스터의 게이트는 상기 3 박막트랜지스터의 게이트에 직접 접속되고, 상기 제 6 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고, 상기 제 6 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속된 것을 특징으로 하는 반도체장치가 제공된다.
또한, 본 발명은, 상기 구성에서,
상기 정류성성소자가, 다이오드 접속된 트랜지스터인 것을 특징으로 하는 반도체장치가 제공된다.
요컨대, 본 발명에서는, 신호입력부분에 다이오드 접속된 트랜지스터 등과 같은 정류성성소자가 배치된다.
그리고, 다이오드 접속된 트랜지스터가 오프함으로써, 제1 트랜지스터의 게이트가, 플로팅상태가 된다. 그 때, 제1 트랜지스터는, 온상태에 있어, 그 게이트?소스 사이 전압은, 용량소자(트랜지스터의 게이트용량)에 보존된다. 그 후, 제1 트랜지스터의 소스의, 전위가 상승하면, 부트스트랩 효과에 의해, 제1 트랜지스터의 게이트의 전위도 상승한다. 그 결과, 출력신호의 진폭이 작아지는 것을 방지할 수 있다.
또한, 본 발명은, 상기 구성에서,
상기 제3 트랜지스터와 직렬로 제2 정류성성소자가 접속되어 있는 것을 특징으로 하는 반도체장치가 제공된다.
또한, 본 발명은, 상기 구성에서,
상기 제2 정류성성소자가, 다이오드 접속된 트랜지스터인 것을 특징으로 하는 반도체장치가 제공된다.
요컨대, 본 발명에서는, 제1 트랜지스터의 게이트 부분에, 다이오드 접속된 트랜지스터 등과 같은 제3 정류성성소자가 배치된다.
그리고, 제2 정류성성소자인 다이오드 접속된 트랜지스터가 오프함으로써, 제1 트랜지스터의 게이트의 전위가, 지나치게 하강되는 것을 방지할 수 있다. 그 결과, 출력신호의 진폭이 작아지는 것을 방지할 수 있다.
또한, 본 발명은, 상기 구성에서,
상기 다이오드 접속된 트랜지스터와, 상기 제1 트랜지스터가, 동일한 도전형을 갖는 것을 특징으로 하는 반도체장치가 제공된다.
요컨대, 제1 트랜지스터와, 상기 다이오드 접속된 트랜지스터가, 동일한 도전형을 가짐으로써, 회로를 구성하는 모든 트랜지스터의 도전형을 동일하게 하는 것이 가능하게 된다. 그 결과, 비용절감을 도모하는 것을 할 수 있다.
또한, 본 발명은, 상기 구성에서,
상기 제2 정류성소자인 다이오드 접속된 트랜지스터와, 상기 제1 트랜지스터가, 동일한 도전형을 갖는 것을 특징으로 하는 반도체장치가 제공된다.
요컨대, 제1 트랜지스터와, 상기 제2 정류성소자인 다이오드 접속된 트랜지스터가, 동일한 도전형을 가짐으로써, 양쪽 트랜지스터의 임계치전압의 크기를 대략 동일하게 할 수 있다. 제1 트랜지스터의 임계치전압과, 상기 제2 정류성소자인 다이오드 접속된 트랜지스터의 임계치전압이, 대략 동일한 크기이기 때문에, 제1 트랜지스터가 오프해야 할 때에, 전류가 누설되어 버리는 것을 방지할 수 있다.
또한, 본 발명은 상기 구성에서, 용량소자를 가지며, 상기 용량소자의 한쪽의 단자는, 상기 제1 트랜지스터의 게이트와 접속되고, 다른쪽의 단자는, 상기 제1 트랜지스터의 소스와 접속되어 있는 것을 특징으로 하는 반도체장치가 제공된다.
이때, 본 발명에서의 트랜지스터는, 어떠한 재료, 수단, 제조방법에 의해 제조된 트랜지스터라도 되며, 어떠한 타입의 트랜지스터라도 된다. 예를 들면, 박막트랜지스터(TFT)라도 된다. TFT 중에서도, 반도체층이 비정질(비결정질)인 것이라도 되고, 다결정(폴리크리스탈)이라도, 단결정인 것이라도 된다. 그 밖의 트랜지스터로서, 단결정기판에서 제작된 트랜지스터라도 되고, SOI 기판에서 제작된 트랜지스터라도 되며, 플라스틱기판 상에 형성된 트랜지스터라도 되고, 유리기판 상에 형성된 트랜지스터라도 된다. 그 외에도, 유기물이나 카본나노튜브로 형성된 트랜지스터라도 된다. 또한, MOS형 트랜지스터라도 되고, 바이폴라형 트랜지스터라도 된다.
이때, 본 발명에서, 접속되어 있다라는 것은, 전기적으로 접속되어 있는 것과 동일한 의미이다. 따라서, 사이에, 별도의 소자나 회로 등이 배치되어 있어도 된다. 본 발명은 상기한 구성에 의해, 부트스트랩회로를 구성하는 용량소자의 한쪽의 단자를 플로팅상태가 되기 쉽게 할 수 있다. 그 결과, 출력신호의 진폭이 작아져 버리는 것을 방지할 수 있다. 또한, 입력신호의 진폭이 작아도, 부트스트랩 회로를 구성하는 용량소자의 한쪽의 단자를 플로팅상태로 하는 것을 할 수 있다. 그 때문에, 출력신호의 진폭이 작아져 버리는 것을 방지할 수 있다. 또한, 극성이 하나뿐인 트랜지스터를 사용하여 회로를 구성할 수 있다. 그 때문에, 제조비용을 억제하는 것을 할 수 있다.
본 발명은 상기 구성에 의해, 부트스트랩회로를 구성하는 용량소자의 한쪽의 단자를 플로팅상태가 되기 쉽게 할 수 있다. 그 결과, 출력신호의 진폭이 작아져 버리는 것을 방지할 수 있다. 또한, 입력신호의 진폭이 작아도, 부트스트랩회로를 구성하는 용량소자의 한쪽의 단자를 플로팅상태로 할 수 있다. 그 때문에, 출력신호의 진폭이 작아져 버리는 것을 방지할 수 있다. 또한, 극성이 1개뿐인 트랜지스터를 사용하여 회로를 구성할 수 있다. 그 때문에, 제조비용을 억제할 수 있다.
도 1은 본 발명을 인버터회로에 적용한 경우의 회로구성을 나타내는 도면.
도 2는 본 발명을 인버터회로에 적용한 경우의 회로구성을 나타내는 도면.
도 3은 본 발명을 적용한 인버터회로를 나타내는 도면기호를 나타내는 도면.
도 4는 본 발명을 인버터회로에 적용한 경우의 회로구성을 나타내는 도면.
도 5는 본 발명을 인버터회로에 적용한 경우의 회로구성을 나타내는 도면.
도 6은 본 발명을 인버터회로에 적용한 경우의 회로구성을 나타내는 도면.
도 7은 본 발명을 인버터회로에 적용한 경우의 회로구성을 나타내는 도면.
도 8은 본 발명을 인버터회로에 적용한 경우의 회로구성을 나타내는 도면.
도 9는 종래의 인버터회로의 구성과 동작을 나타내는 도면.
도 10은 본 발명을 클록드 인버터회로에 적용한 경우의 회로구성을 나타내는 도면.
도 11은 본 발명을 적용한 클록드 인버터회로를 나타내는 도면기호를 나타내는 도면.
도 12는 본 발명을 NAND 회로에 적용한 경우의 회로구성을 나타내는 도면.
도 13은 본 발명을 적용한 NAND 회로를 나타내는 도면기호를 나타내는 도면.
도 14는 본 발명을 NOR 회로에 적용한 경우의 회로구성을 나타내는 도면.
도 15는 본 발명을 트랜스퍼 게이트회로에 적용한 경우의 회로구성을 나타내는 도면.
도 16은 본 발명을 인버터회로에 적용한 경우의 회로구성을 나타내는 도면.
도 17은 본 발명을 클록드 인버터회로에 적용한 경우의 회로구성을 나타내는 도면.
도 18은 본 발명을 NAND 회로에 적용한 경우의 회로구성을 나타내는 도면.
도 19는 본 발명을 NOR 회로에 적용한 경우의 회로구성을 나타내는 도면.
도 20은 본 발명을 트랜스퍼 게이트회로에 적용한 경우의 회로구성을 나타내는 도면.
도 21은 본 발명을 인버터회로에 적용한 경우의 회로구성을 나타내는 도면.
도 22는 본 발명을 적용한 인버터회로를 나타내는 도면기호를 나타내는 도면.
도 23은 본 발명을 클록드 인버터회로에 적용한 경우의 회로구성을 나타내는 도면.
도 24는 본 발명을 적용한 클록드 인버터회로를 나타내는 도면기호를 나타내는 도면.
도 25는 본 발명을 NAND 회로에 적용한 경우의 회로구성을 나타내는 도면.
도 26은 본 발명을 적용한 NAND 회로를 나타내는 도면기호를 나타내는 도면.
도 27은 본 발명을 인버터회로에 적용한 경우의 회로구성을 나타내는 도면.
도 28는 본 발명의 표시장치의 구성을 나타내는 도면.
도 29는 본 발명을 DFF 회로에 적용한 경우의 회로구성을 나타내는 도면.
도 30은 본 발명을 DFF 회로에 적용한 경우의 회로구성을 나타내는 도면.
도 31은 본 발명을 시프트 레지스터에 적용한 경우의 회로구성을 나타내는 도면.
도 32는 본 발명이 적용되는 전자기기의 도면.
도 33은 종래의 인버터회로의 구성을 나타내는 도면.
도 34는 종래의 인버터회로의 구성을 나타내는 도면이다.
[발명의 실시예]
본 발명의 반도체장치가 갖는 회로구성에 대하여, 이하에 설명한다.
(실시형태 1)
본 실시형태에서는, 우선, 발명이 해결하고자 하는 과제에서 설명한, 두번째 문제에 대처한 인버터회로에 대하여 설명한다. 요컨대, 입력단자에 입력되는 H 신호의 전위가, 고전위측 전원 VDD보다도 낮은 경우, 어떤 단자의 전위가, 충분히 상승하지 않는다는 문제에 대처한 인버터회로에 대하여, 설명한다.
도 2에, 입력단자 105에 입력되는 H 신호의 전위가, 고전위측 전원 VDD보다도 낮아도, 단자 107이나 단자 108의 전위가, 충분히 상승할 수 있도록 한 인버터회로를 나타낸다. 입력단자 105는, 다이오드 접속된 트랜지스터 101을 통해, 트랜지스터 102의 게이트와 접속되어 있다. 트랜지스터 101은, 다이오드 접속되어 있기 때문에, 그 게이트는, 입력단자 105에 접속되어 있다. 따라서, 단자 105로부터 단자 107쪽으로는, 전류를 흐르게 할 수 있어, 단자 107로부터 단자 105 쪽으로는, 전류를 흐르게 할 수 없다. 또한, 트랜지스터 102의 게이트와 소스의 사이에는, 용량소자 104가 접속되어 있다. 트랜지스터 드레인는, 트랜지스터 102의 소스와 접속되어 있고, 트랜지스터 103의 게이트는, 입력단자 106과 접속되어 있다. 그리고, 트랜지스터 109의 게이트는, 입력단자 106과 접속되고, 드레인는, 트랜지스터 102의 게이트와 접속되어 있다.
이때, 트랜지스터 109의 소스와, 트랜지스터 103의 소스는, 저전위측 전원 GND에 접속되어 있지만, 이것에 한정되지 않는다. 각각의 소스는, 다른 전위의 배선에 접속되어 있어도 되고, 펄스신호가 입력되어도 된다.
또한, 입력단자 106은, 트랜지스터 109의 게이트와 트랜지스터 103의 게이트와 접속되어 있지만, 이것에 한정되지 않는다. 각각의 게이트는, 각각의 입력단자에 접속되어 있어도 된다.
또한, 트랜지스터 102의 드레인는, 고전위측 전원 VDD와 접속되어 있지만, 이것에 한정되지 않는다. 다른 전위의 배선에 접속되어 있어도 되고, 펄스신호가 입력되어도 된다.
다음에, 도 2의 동작에 대하여 설명한다. 입력단자 105와 입력단자 106에는, 통상은 서로 반전된 신호가 입력된다. 단, 항상 반전된 신호를 입력하지 않아도 동작시키는 것은 가능하다. 우선, 입력단자 106에 H 신호(고전위측 전원 VDD)가 입력되고, 입력단자 105에 L 신호(저전위측 전원 GND)가 입력되는 것으로 한다. 그렇게 되면, 트랜지스터 109와 트랜지스터 103은 온한다. 그 결과, 단자 108의 전위는, GND가 된다. 그리고, 단자 107의 전위는, GND가 되므로, 트랜지스터 102는 오프한다. 또한, 단자 105와 단자 107은, 동전위이므로 트랜지스터 101은, 오프한다. 또한, 용량소자 104의 양단의 전압(양단의 전위차)은, 0V가 된다.
다음에, 입력단자 105에 H 신호(고전위측 전원 VDD)가 입력되고, 입력단자 106에 L 신호(저전위측 전원 GND)가 입력되는 것으로 한다. 그렇게 되면, 트랜지스터 109와 트랜지스터 103은 오프한다. 입력단자 105의 전위는, H 신호(고전위측 전원 VDD)의 전위이기 때문에, 트랜지스터 101은 온하고, 단자 107의 전위가 상승한다. 그리고, 트랜지스터 102의 게이트?소스 사이 전압이 임계치전압보다 커지면, 트랜지스터 102가 온하고, 단자 108의 전위가 상승하기 시작한다. 그와 같을 때에, 단자 107의 전위가 상승해 가면, 나아가서는, 트랜지스터 101이 오프한다. 왜냐하면, 단자 107은, 트랜지스터 101의 소스로 되어 있기 때문에, 단자 107의 전위가 상승함으로써, 트랜지스터 101의 게이트?소스 사이 전압(드레인?소스 사이 전압)이 작아져, 나아가서는, 임계치전압과 같게 되기 때문이다. 트랜지스터 101의 게이트?소스 사이 전압이, 임계치전압과 같아지면, 트랜지스터 101은 오프상태가 된다. 따라서, 단자 105로부터 단자 107로의 전류의 흐름은, 멈춘다. 요컨대, 단자 107은, 플로팅상태가 된다. 그 결과, 용량소자 104의 양단의 전압(양단의 전위차)은, 변화하지 않게 된다.
트랜지스터 101이 오프로 된 시점에서, 단자 108의 전위는, 아직, 계속 상승하고 있었다고 한다. 그 경우, 트랜지스터 102는, 온상태에 있다. 요컨대, 트랜지스터 102의 게이트?소스 사이 전압, 요컨대, 용량소자 104의 양단의 전압(양단의 전위차)은, 트랜지스터 102의 임계치전압보다도 크다. 따라서, 더욱이, 단자 108의 전위가 상승한다. 이때, 동시에, 단자 107의 전위도 상승한다. 왜냐하면, 용량소자 104의 양단의 전압(양단의 전위차)은, 변화하지 않게 되어 있기 때문에, 용량소자 104의 한쪽의 단자(단자 108)가 상승하면, 다른쪽의 단자(단자 107)도 상승하기 때문이다. 그리고, 그대로, 단자 108의 전위는, 상승을 계속하고, 나아가서는, 고전위측 전원 VDD에 도달한다. 단자 108의 전위가 고전위측 전원 VDD에 도달할 때까지 그 동안, 계속, 트랜지스터 102는, 온상태에 있다. 용량소자 104에는, 트랜지스터 101이 오프가 된 시점에서의 전압이, 그대로 유지되어 있다. 따라서, 단자 107의 전위는, 고전위측 전원 VDD보다도, 용량소자 3304에 보존되어 있는 전압만큼만, 높아져 있다.
요컨대, 단자 107이나 단자 108의 전위는, 고전위측 전원 VDD와 같거나, 그 이상의 전위가 된다. 따라서, 입력신호의 진폭보다도, 출력신호의 진폭쪽이 작아져 버린다는 것을 방지할 수 있다.
이와 같이, 단자 106에 입력한 신호가, 단자 107, 108에서는, 반전된 신호로 되어 있다. 따라서, 도 2에 나타내는 인버터회로에서는, 입력단자가 단자 106이고, 출력단자가 단자 107 또는 108이라 할 수 있다. 그리고, 단자 105에는, 단자 106과는 반전된 신호를 입력하면 된다. 따라서 단자 105도 입력단자의 하나라 생각해도 된다.
또한, 출력단자를 단자 107로 하는지, 단자 108로 하는지는, 그 전에 접속하는 회로의 입력임피던스의 크기에 따라 결정할 수 있다. 요컨대, 단자 107은, 동작상태에 따라서는, 플로팅상태로 할 필요가 있다. 따라서, 단자 107은, 입력임피던스가 낮은 회로와 접속하는 것을 할 수 없다. 단, 단자 107에서, H 신호일 때의 전위는, VDD보다도 높게 할 수 있다. 한편, 단자 108인 경우는, 플로팅상태로 할 필요가 없기 때문에, 입력임피던스가 낮지 않은 회로에 접속해도 문제없다. 단, H 신호일 때의 전위는, VDD보다도 높게는 될 수 없다. 이와 같이, 각각의 상위점이 있기 때문에, 출력단자를 단자 107 또는 단자 108 중 어느 쪽으로 하는지는, 적절히 판단하면 된다.
여기서, 도 2에서 나타낸 인버터회로를 나타내는 도면기호 301을, 도 3에 나타낸다. 입력단자 303은 단자 106에 해당하고, 입력단자 304는 단자 105에 해당한다. 출력단자 302는 단자 108 또는 단자 107에 해당한다. 단자 303과 단자 304에는, 서로 반전된 신호가 입력된다. 인버터회로로서의 동작을 생각하면, 단자 303에 입력한 신호가, 반전하여, 출력단자 302에 출력된다. 따라서, 단자 303이 인버터회로로서의 입력단자라 말할 수 있다.
다음에, 입력단자 105에 입력되는 H 신호의 전위가, 고전위측 전원 VDD보다도 낮은 경우에 대하여 생각한다. 가령, 입력단자 105에 입력되는 H 신호의 전위와, 고전위측 전원 VDD와의 차이가, 트랜지스터 101의 임계치전압보다도 큰 경우에 대하여 생각한다. 그와 같은 경우이어도, 입력단자 105에 H 신호가 입력되고, 입력단자 106에 L 신호(저전위측 전원 GND)가 입력되었을 때, 단자 107의 전위가 상승하여, 트랜지스터 101의 게이트?소스 사이 전압이 임계치전압과 같아지면, 트랜지스터 101은 오프하고, 단자 107은 플로팅상태가 된다. 따라서, 트랜지스터 101이 오프된 단계에서, 트랜지스터 102가 온되어 있으면, 그 때의 트랜지스터 102의 게이트?소스 사이 전압은, 용량소자 104에 유지된다. 따라서, 단자 108이나 단자 107의 전위는, 충분히 상승한다.
이와 같이, 통상의 CMOS 회로에서도, P채널형 트랜지스터를 사용하는 트랜지스터에 관하여, 그 극성을 반대로 해도, 트랜지스터 101, 109, 용량소자 104 등을 사용함으로써, 정상적으로 동작시키는 것이 가능하게 된다. 이것은, 인버터회로뿐만 아니라, 모든 회로에도, 적용할 수 있다.
이때, 도 2에서, 트랜지스터 102의 드레인는, 전위 VDD의 배선에 접속되어 있지만, 이것에 한정되지 않는다. 트랜지스터 102의 드레인의 전위는, 상황에 따라 변화되어도 된다. 예를 들면, 펄스신호를 입력해도 된다. 마찬가지로, 트랜지스터 103이나 트랜지스터 109의 소스는, 전위 GND의 배선에 접속되어 있지만, 이것에 한정되지 않는다. 트랜지스터 103이나 트랜지스터 109의 소스의 전위는, 상황에 따라 변화되어도 되며, 각각에 다른 전위나 신호가 입력되어 있어도 된다.
예를 들면, 도 4에 나타내는 바와 같이, 트랜지스터 102의 드레인는, 입력단자 105에 접속되어 있어도 된다. 이 경우에서도, 입력단자 106에 H 신호(고전위측 전원 VDD)가 입력되고, 입력단자 105에 L 신호(저전위측 전원 GND)가 입력될 때에는, 출력단자 108의 전위는 GND가 되고, 입력단자 106에 L 신호(저전위측 전원 GND)가 입력되며, 입력단자 105에 H 신호(고전위측 전원 VDD)가 입력될 때에는, 출력단자 108의 전위는 VDD가 된다. 따라서, 문제없이 동작한다.
혹은, 트랜지스터 102의 드레인에 펄스신호를 입력함으로써, 시프트 레지스터나 래치회로 등, 또는 그 일부를 구성하는 것도 할 수 있다.
이때, 도 2에서, 트랜지스터는, N채널형을 사용하고 있었지만, 이것에 한정되지 않는다. P채널형 트랜지스터도 사용하여 회로를 구성해도 되고, CMOS형으로 하여, 회로를 구성해도 된다. 도 2의 회로에서의 트랜지스터를 모두 P채널형으로 하는 경우는, VDD와 GND의 전위를 교체하면 된다.
이때, 도 2에서의 트랜지스터 101은, 트랜지스터 102 등과 동일한 극성의 트랜지스터이지만, 이것에 한정되지 않는다. 정류성이 있는 소자이면, 어느 것이라도 된다. 예를 들면, 트랜지스터 101 대신에, PN 접합이나 PIN 접합의 다이오드나 쇼트키형의 다이오드 등을 사용해도 된다. 또한, 도 5에 나타내는 바와 같이, 트랜지스터 102등과 반대의 극성의 트랜지스터 101P를 다이오드 접속한 것 등을 사용해도 된다.
이때, 용량소자 104는, 생략하는 것도 가능하다. 요컨대, 트랜지스터 102의 게이트용량으로 대용하는 것이 가능하다. 트랜지스터 102의 게이트용량에 대해서는, 소스영역이나 드레인영역이나 LDD 영역 등과 게이트전극이 겹쳐 오버랩되어 있는 영역에서 용량이 형성되어 있어도 되며, 채널영역과 게이트전극과의 사이에서 용량이 형성되어 있어도 된다.
(실시형태 2)
실시형태 1에서는, 발명이 해결하고자 하는 과제에서 설명한, 두번째 문제에 대처한 인버터회로에 대하여 설명하였다. 본 실시형태에서는, 발명이 해결하고자 하는 과제에서 설명한, 첫번째 문제에 대처한 인버터회로에 대하여 설명한다.
여기서, 도 33의 회로에 되돌아가, 첫번째 문제가 생겨 버리는 요인을 분석한다. 우선, 입력단자 3306에 H 신호(고전위측 전원 VDD)가 입력되고, 입력단자 3305에 L 신호(저전위측 전원 GND)가 입력될 때에는, 단자 3307은, L 신호(저전위측 전원 GND)의 전위가 된다. 요컨대, 용량소자 3304의 양단의 전압(양단의 전위차)은, 0V가 된다.
다음에, 입력단자 3305에 H 신호(고전위측 전원 VDD)가 입력되고, 입력단자 3306에 L 신호(저전위측 전원 GND)가 입력될 때에는, 단자 3307의 전위는, GND(0V)로부터 상승하기 시작한다. 그리고, VDD보다도 임계치전압만큼 낮은 전위(VDD-VthN)가 된 후, 플로팅상태가 된다. 요컨대, 그 만큼의 전위차를 상승시킬 필요가 있다. 그 때문에, 그 만큼의 충전시간이 필요하게 되어 버린다. 따라서, 단자 3307이 플로팅상태가 되는 것이, 그 만큼 늦어져 버린다.
그래서, 본 발명에서는, 단자 3307(또는 그것에 해당하는 단자)의 전위를, GND(0V)까지 하강시키지 않고 동작시키는 것으로 하였다. 단, 트랜지스터가 오프해야 할 때에는, 오프시킬 필요가 있으므로, 단자의 전위를, 대략 임계치전압 부근의 전위까지 하강시키는 것으로 하였다. 그 결과, 용량소자에는, 0V가 아니라, 임계치전압이 보존된다. 이와 같이, 처음부터 전하가 유지되어 있으므로, 전위의 상승분이 적어진다. 따라서, 충전시간이 적어져, 단자가 플로팅이 되기까지의 시간도 적어진다.
이상과 같은 원리에 근거하여, 회로를 구성하여, 첫번째 문제에 대처한다.
이때, 본 실시형태에서는, 실시예 1에서 설명한 회로를 개량함으로써, 첫번째 문제에 대처한다. 따라서, 첫번째 문제와 두번째 문제를 양쪽 동시에 해결할 수 있게 된다. 따라서, 기본적인 구성이나 동작은, 실시형태 1인 경우와 동일하므로, 자세한 설명은 생략한다.
도 1에, 도 2를 개량하여, 첫번째 문제와 두번째 문제를 양쪽 해결한 회로도를 나타낸다. 도 1에서는, 발명이 해결하고자 하는 과제에서 설명한, 두번째 문제를 해결하기 위해, 다이오드 접속(게이트와 드레인가 접속)된 트랜지스터 110을, 트랜지스터 109와 직렬로 배치한다. 이때, 도 1에서는, 트랜지스터 109의 드레인측에, 트랜지스터 110이 접속되어 있지만, 이것에 한정되지 않는다. 예를 들면, 도 6에 나타내는 바와 같이 트랜지스터 109의 소스측에 접속해도 된다.
도 1과 같이, 다이오드 접속된 트랜지스터 110을 배치함으로써, 단자 107의 전위가, 임계치전압보다도 낮아지지 않도록 할 수 있다. 요컨대, 용량소자 104의 양단의 전압(양단의 전위차)이, 0V가 되지 않고, 임계치전압 이상의 전압이 될 수 있다.
그래서, 간단히 동작을 설명한다. 우선, 입력단자 106에 H 신호(고전위측 전원 VDD)가 입력되고, 입력단자 105에 L 신호(저전위측 전원 GND)가 입력되는 것으로 한다. 그렇게 되면, 트랜지스터 109와 트랜지스터 103은 온한다. 그 결과, 단자 108의 전위는, GND가 된다. 그러나, 단자 107의 전위는, 트랜지스터 110의 임계치전압이 된다. 왜냐하면, 트랜지스터 101은 오프하고 있다. 그리고, 트랜지스터 110의 게이트는, 드레인와 접속되어 있기 때문에, 트랜지스터 110의 소스?드레인 사이 전압이 임계치전압과 같아지면, 트랜지스터 110이 오프하기 때문이다. 단자 107의 전위가 임계치전압이 되기 때문에, 용량소자 104의 양단의 전압(양단의 전위차)도, 임계치전압이 된다. 따라서, 트랜지스터 110의 임계치전압과 트랜지스터 102의 임계치전압이 같다고 하면, 트랜지스터 102는 오프하게 된다.
다음에, 입력단자 105에 H 신호(고전위측 전원 VDD)가 입력되고, 입력단자 106에 L 신호(저전위측 전원 GND)가 입력되는 것으로 한다. 그렇게 되면, 트랜지스터 109와 트랜지스터 103은 오프한다. 입력단자 105의 전위는, H 신호(고전위측 전원 VDD)의 전위이기 때문에, 트랜지스터 101은 온하고, 단자 107의 전위가 상승한다. 단, 도 2인 경우는, 전위는 GND(0V)로부터 상승하기 시작하지만, 도 1인 경우는, 단자 107은, 임계치전압으로부터 상승하기 시작한다. 그 때문에, 단자 107의 전위는 빠르게 상승한다. 그 결과, 트랜지스터 101은, 빠르게 오프상태로 되고, 단자 107도 플로팅상태로 된다. 그 시점에서는, 단자 108의 전위는, 아직 상승 중이기 때문에, 트랜지스터 102도 온상태로 되어 있다. 따라서, 단자 108이나 107의 전위가 충분히 상승하지 않는다라는 문제에 대처할 수 있다.
이때, 트랜지스터 110에 의해, 단자 107의 전위의 변화량이 적게 되고, 전위의 변화가 빠르게 된다. 그 결과, 회로의 동작도 빠르게 된다.
이러한 구성을 사용함으로써, 발명이 해결하고자 하는 과제에서 설명한, 첫번째 문제와 두번째 문제를, 동시에 양쪽 해결할 수 있다.
이때, 도 1, 도 6에서, 트랜지스터는, N채널형을 사용하고 있었지만, 이것에 한정되지 않는다. 도 1이나 도 6의 회로에서의 트랜지스터를 모두 P채널형으로 하는 경우는, VDD와 GND의 전위를 교체하면 된다. 도 1의 회로에서의 트랜지스터를 모두 P채널형으로 한 경우의 회로도를, 도 7에 나타낸다.
이때, 도 1,도 6에서의 트랜지스터 110은, 트랜지스터 102 등과 같은 극성의 트랜지스터이지만, 이것에 한정되지 않는다. 정류성성이 있는 소자이면, 어느 것이라도 된다. 예를 들면, 트랜지스터 110 대신에, PN 접합이나 PIN 접합의 다이오드, 쇼트키형 다이오드, 트랜지스터 102 등과 반대의 극성의 트랜지스터를 다이오드 접속한 것 등을 사용해도 된다. 요컨대, 단자 107의 전위가, 지나치게 하강되지 않도록 되어 있으면 된다.
단, 트랜지스터 110과 트랜지스터 102와는, 동일한 극성의 트랜지스터로, 임계치전압도 대략 같은 것이 바람직하다. 왜냐하면, 트랜지스터 110과 트랜지스터 102의 임계치전압이 다르면, 입력단자 105에 H 신호(고전위측 전원 VDD)가 입력되고, 입력단자 106에 L 신호(저전위측 전원 GND)가 입력될 때, 트랜지스터 102가 온해 버릴 가능성이 있기 때문이다. 따라서, 트랜지스터 110과 102와는, 근접하여 배치하거나 함으로써, 특성을 갖추기 쉽게 하는 것이 바람직하다. 예를 들면, 반도체층을 레이저를 사용하여 결정화시키는 경우, 동일한 샷(shot)이 트랜지스터 110과 102에 맞닿도록 하는 것이 바람직하다. 단, 동작에 지장을 초래하지 않는 정도이면, 트랜지스터 110과 트랜지스터 102의 임계치전압이 다소 달라도 문제없다.
이때, 본 실시형태에서는, 실시형태 1에서 설명한 회로를 개량한 것에 대하여 기술하고 있다. 따라서, 실시형태 1에서 설명한 내용은, 본 실시형태에서도 적용하는 것이 가능하다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에서 설명한 회로를 개량함으로써, 발명이 해결하고자 하는 과제에서 설명한 첫번째 문제와 두번째 문제에 대처한 인버터회로에 대하여 설명하였다. 본 실시형태에서는, 도 34의 회로를 개량함으로써, 첫번째 문제에 대처한 인버터회로에 대하여 설명한다.
도 8에, 도 34의 회로를 개량한 인버터회로를 나타낸다. 트랜지스터 3409와 직렬로, 다이오드 접속한 트랜지스터 801이 배치된다. 이때, 도 8에서는, 트랜지스터 3409의 드레인와 단자 3407의 사이에, 트랜지스터 801이 배치되어 있지만, 이것에 한정되지 않는다. 예를 들면, 트랜지스터 3409의 소스측에 접속되어 있어도 된다.
이와 같이, 트랜지스터 801을 배치함으로써, 단자 3407의 전위가 너무 하강하지 않는다. 그 때문에, 단자 3407의 전위는 빠르게 상승한다. 그 결과, 트랜지스터 3401은, 빠르게 오프상태로 되고, 단자 3407도 플로팅상태로 된다. 그 시점에서는, 단자 3408의 전위는, 아직 상승 중이기 때문에, 트랜지스터 3402도 온상태로 되어 있다. 따라서, 단자 3408이나 3407의 전위가 충분히 상승하지 않는다라는 문제에 대처할 수 있다.
이때, 트랜지스터 801에 의해, 단자 3407의 전위의 변화량이 적게 되고, 전위의 변화가 빠르게 된다. 그 결과, 회로의 동작도 빠르게 된다.
이와 같은 구성을 사용함으로써, 발명이 해결하고자 하는 과제에서 설명한, 첫번째 문제와 두번째 문제를, 동시에 양쪽 해결할 수 있다.
이때, 도 8에서, 트랜지스터는, N채널형을 사용하고 있었지만, 이것에 한정되지 않는다. P채널형 트랜지스터도 사용하여 회로를 구성해도 되고, CMOS형으로 하여, 회로를 구성해도 된다. 도 8의 회로에서의 트랜지스터를 모두 P채널형으로 하는 경우는, VDD와 GND의 전위를 교체하면 된다.
이때, 도 8에서의 트랜지스터 801은, 트랜지스터 3402 등과 동일한 극성의 트랜지스터이지만, 이것에 한정되지 않는다. 정류성성의 어느 소자이면, 어느 것이라도 된다. 예를 들면, 트랜지스터 801 대신에, PN 접합이나 PIN 접합의 다이오드, 쇼트키형 다이오드, 트랜지스터 3402 등과 반대의 극성의 트랜지스터를 다이오드 접속한 것 등을 사용해도 된다. 요컨대, 단자 3407의 전위가, 지나치게 하강되지 않도록 되어 있으면 된다.
단, 트랜지스터 801과 트랜지스터 3402와는, 동일한 극성의 트랜지스터로, 임계치전압도 대략 같은 것이 바람직하다. 왜냐하면, 트랜지스터 801과 트랜지스터 3402의 임계치전압이 다르면, 입력단자 3405에 H 신호(고전위측 전원 VDD)가 입력되고, 입력단자 3406에 L 신호(저전위측 전원 GND)가 입력될 때, 트랜지스터 3402가 온해 버릴 가능성이 있기 때문이다. 따라서, 트랜지스터 801과 트랜지스터 3402와는, 근접하여 배치하거나 함으로써, 특성을 갖추기 쉽게 하는 것이 바람직하다. 예를 들면, 반도체층을 레이저를 사용하여 결정화시키는 경우, 동일한 샷이 트랜지스터 801과 3402에 맞닿도록 하는 것이 바람직하다. 단, 동작에 지장을 초래하지 않는 정도이면, 트랜지스터 801과 트랜지스터 3402의 임계치전압이 다소 다르더라도 문제없다.
(실시형태 4)
실시형태 1～3에서는, 인버터회로에 적용한 경우에 대하여 기술해 왔다. 다음에, 본 실시형태에서는, 그 이외의 회로에 적용한 경우의 예를 나타낸다.
우선, 도 10에, 클록드 인버터회로에 적용한 경우의 구성을 나타낸다. 도 10의 회로는, 도 2에 나타낸 인버터회로를 확장함으로써, 구성하고 있다. 그러나, 실시형태 1～3에서 나타낸 다른 회로를 확장함으로써 클록드 인버터회로를 구성하는 것도 가능하다.
도 10에서, 트랜지스터 1002B, 1003B는, 클록드 인버터회로의 출력단자에, 신호가 출력되는지 되지 않는지를 제어하고 있다. 통상은, 클록신호나 샘플링펄스신호 등에 동기하여, 온오프가 제어된다. 따라서, 트랜지스터 1002B, 1003B는, 입력단자 1005B에 입력되는 신호에 동기하여, 동시에 온오프한다. 한편, 트랜지스터 1002, 1003은, 입력단자 1005에 입력되는 입력신호를 반전시켜, 출력단자 1010에 출력하도록 동작하는 부분이다.
도 10에 나타내는 바와 같이, 클록드 인버터를 CMOS형으로 구성하는 경우에, P채널형 트랜지스터를 사용하는 부분에서, 트랜지스터 1001, 1009, 1001B, 1009B, 용량소자 1004, 1004B 등을 사용하여, 출력신호의 진폭이 작아져 버리는 것을 방지하고 있다. 이때, 도 10에서는, 트랜지스터 1003B의 게이트는, 입력단자 1005B에 접속되어 있지만, 이것에 한정되지 않는다. 트랜지스터 1003B의 게이트가, 단자 1007B에 접속되어 있어도 된다.
이때, 도 1과 같이, 트랜지스터 1009, 1009B 등과 직렬로, 다이오드 접속된 트랜지스터를 배치해도 된다. 또한, 트랜지스터 1001, 1001B의 접속을 도 8에서의 트랜지스터 3401과 같이 변경함으로써, 도 8의 인버터회로를 확장하여, 클록드 인버터를 구성해도 된다.
이때, 도 10의 회로의 동작에 대해서는, 실시예 1～3에서 설명한 것과 동일하므로, 생략한다.
여기서, 본 실시형태에서 나타낸 클록드 인버터를 나타내는 도면기호 1101을, 도 11에 나타낸다. 단자 1105는 단자 1005B에 해당하고, 단자 1106은 단자 1006B에 해당한다. 단자 1105와 단자 1106에는, 서로 반전된 신호가 입력된다. 단자 1105에 H 신호가 입력되었을 때, 출력단자 1102에 신호가 출력되는 것으로 한다. 그리고, 입력단자 1103은 단자 1006에 해당하고, 입력단자 1104는 단자 1005에 해당한다. 클록드 인버터회로로서 생각한 경우, 입력단자 1103에 입력한 신호가, 반전하여, 출력단자 1102에 출력된다. 따라서, 단자 1103이 클록된 인버터회로로서의 입력단자라 할 수 있다. 이때, 단자 1103과 단자 1104에는, 서로 반전된 신호가 입력된다.
다음에, 도 12에, NAND 회로에 적용한 경우의 구성을 나타낸다. 도 12의 회로는, 도 2에 나타낸 인버터회로를 확장함으로써, 구성하고 있다. 그러나, 실시예 1～3에서 나타낸 별도의 회로를 확장함으로써 NAND 회로를 구성하는 것도 가능하다.
도 12에서는, NAND 회로를 CMOS형으로 구성하는 경우에, P채널형 트랜지스터를 사용하는 부분, 요컨대, 트랜지스터 1202, 1202B에서, 트랜지스터 1201, 1209, 12013, 1209B, 용량소자 1204, 1204B 등을 사용하여, 출력신호의 진폭이 작아져 버리는 것을 방지하고 있다. 그리고, CMOS형으로 구성하는 경우에, N채널형 트랜지스터를 사용하는 부분, 요컨대, 트랜지스터 1203, 1203B는, CMOS형으로 구성하는 경우와 동일하게 한다.
이때, 도 1과 같이, 트랜지스터 1209, 1209B 등과 직렬로, 다이오드 접속된 트랜지스터를 배치해도 된다. 또한, 트랜지스터 1201, 1201B의 접속을 도 8에서의 트랜지스터 3401과 같이 변경함으로써, 도 8의 인버터회로를 확장하여, NAND 회로를 구성해도 된다.
이때, 도 12의 회로의 동작에 대해서는, 실시예 1～3에서 설명한 것과 동일하므로, 생략한다.
여기서, 본 실시형태에서 나타낸 NAND 회로를 나타내는 도면기호 1301을, 도 13에 나타낸다. 입력단자 1303은 단자 1206에 해당하고, 입력단자 1305는 단자 1206B에 해당한다. 또한, 입력단자 1304는 단자 1205에 해당하고, 입력단자 1306은 단자 1205B에 해당한다. 단자 1303과 단자 1304에는, 서로 반전된 신호가 입력되고, 단자 1305와 단자 1306에는, 서로 반전된 신호가 입력된다. 출력단자 1302는, 단자 1201에 해당한다. NAND 회로로서 논리동작을 생각한 경우, 단자 1303과 단자 1305가 NAND 회로로서의 입력단자라 할 수 있다.
다음에, 도 14에, NOR 회로에 적용한 경우의 구성을 나타낸다. 도 14의 회로는, 도 2에 나타낸 인버터회로를 확장함으로써, 구성하고 있다. 그러나, 실시예 1～3에서 나타낸 다른 회로를 확장함으로써 NOR 회로를 구성하는 것도 가능하다.
도 14에서도 마찬가지로, NOR 회로를 CMOS형으로 구성하는 경우에, P채널형 트랜지스터를 사용하는 부분, 요컨대, 트랜지스터 1402, 1402B에서, 트랜지스터 1401, 1409, 1401B, 1409B, 용량소자 1404, 1404B 등을 사용하여, 출력신호의 진폭이 작아져 버리는 것을 방지하고 있다. 그리고, CMOS형으로 구성하는 경우에, N채널형 트랜지스터를 사용하는 부분, 요컨대, 트랜지스터 1403, 1403B는, CMOS형으로 구성하는 경우와 동일하게 한다.
이때, 도 1과 같이, 트랜지스터 1409, 1409B 등과 직렬로, 다이오드 접속된 트랜지스터를 배치해도 된다. 또한, 트랜지스터 1401, 1401B의 접속을 도 8에서의 트랜지스터 3401과 같이 변경함으로써, 도 8의 인버터회로를 확장하여, NOR 회로를 구성해도 된다.
이때, 도 14의 회로의 동작에 대해서는, 실시예 1～3에서 설명한 것과 동일하므로, 생략한다.
다음에, 도 15에, 트랜스퍼 게이트회로(아날로그 스위치회로)에 적용한 경우의 구성을 나타낸다. 도 15의 회로는, 도 2에 나타낸 인버터회로를 확장함으로써, 구성하고 있다. 그러나, 실시예 1～3에서 나타낸 다른 회로를 확장함으로써 트랜스퍼 게이트회로를 구성하는 것도 가능하다.
도 15인 경우, 입출력단자인 단자 1510, 1511의 전위는, 어느쪽이 높아지는지는, 상황에 따라 변한다. 따라서, 어느 측의 단자가 소스가 되는지는, 불명확하다. 그래서, 도 15에서는, 트랜지스터 1502와 트랜지스터 1502B를 병렬로 배치하고, 용량소자 1504와 1504B의 접속을 변경하여 배치하였다. 이에 따라, 단자 1510, 1511 중 어느쪽의 전위가 낮아도, 트랜지스터 1502와 트랜지스터 1502B의 게이트의 전위는, 충분히 상승시키는 것을 할 수 있다.
따라서, 트랜스퍼 게이트회로인 경우는, CMOS형으로 구성하는 경우에, P채널형 트랜지스터를 사용하는 부분만을 대상으로 하는 것은 아니며, 양쪽의 트랜지스터에 대하여, 트랜지스터 1501, 1509, 1501B, 1509B, 용량소자 1504, 1504B 등을 사용하여, 출력신호의 진폭이 작아져 버리는 것을 방지하고 있다. 이와 같이, 출력신호의 진폭이 작아져 버리는 부분의 트랜지스터에 대하여, 다이오드 접속된 트랜지스터나 용량소자 등을 배치함으로써, 정상적으로 동작시키는 것이 가능하게 된다.
이때, 도 1과 같이, 트랜지스터 1509, 1509B 등과 직렬로, 다이오드 접속된 트랜지스터를 배치해도 된다. 또한, 트랜지스터 1501, 1501B의 접속을 도 8에서의 트랜지스터 3401과 같이 변경함으로써, 도 8의 인버터회로를 확장하여, 트랜스퍼 게이트회로를 구성해도 된다.
이때, 도 15의 회로의 동작에 대해서는, 실시형태 1～3에서 설명한 것과 동일하므로, 생략한다.
이때, 도 10, 12, 14, 15에서, 트랜지스터는, N채널형을 사용하고 있었지만, 이것에 한정되지 않는다. 도 10, 12, 14, 15의 회로에서의 트랜지스터를 모두 P채널형으로 하는 경우는, VDD와 GND의 전위를 교체하면 된다.
이때, 본 실시형태에서는, NAND 회로 등, 여러가지의 회로에 적용한 경우에 대하여 설명하였지만, 적용할 수 있는 회로는, 본 실시형태에서 기재한 회로에 한정되지 않는다. 여러가지의 회로에 적용할 수 있다.
이때, 본 실시형태에서는, 실시형태 1～3에서 설명한 회로를 확장한 것에 대하여 기술하고 있다. 따라서, 실시예 1～3에서 설명한 내용은, 본 실시형태에서도 적용하는 것이 가능하다.
(실시형태 5)
실시형태 1에서, 도 2의 인버터회로에서는, 출력단자는, 단자 108뿐만 아니라, 단자 107을 사용해도 되는 것은, 설명하였다. 그래서, 본 실시형태에서는, 출력단자 107의 출력을 이용하여, 여러가지의 회로를 구성하는 예에 대하여 설명한다. 요컨대, 단자 108로부터 신호를 출력하는 인버터회로를, 레벨보정회로로서 동작시켜, 여러가지의 회로를 동작시키는 경우의 예를 나타낸다.
우선, 인버터회로에 적용한 경우에 대하여, 도 16에 구성을 나타낸다. 도 16에서는, 도 1의 인버터회로를 레벨보정회로로서 사용하고 있고, 단자 107을 출력단자로서, 다른 회로(여기서는 인버터회로)의 입력단자와 접속하고 있다. 그리고, 레벨보정회로 1601로부터 출력되는 신호를 사용하여, 회로(여기서는 인버터회로)를 정상적으로 동작시킨다.
레벨보정회로 1601의 입력단자 1603과 입력단자 1604는, 각각, 단자 105와 단자 1206에 접속되어 있다. 레벨보정회로 1601의 출력단자 1605는, 단자 107과 접속되고, 출력단자 1606은, 단자 106과 접속되어 있다.
입력단자 1603과 입력단자 1604와는, 서로 반전된 신호가 입력된다. 그렇게 되면, 출력단자 1606에는, 입력단자 1604의 신호가 그대로 출력되고, 한편, 출력단자 1605에는, 입력단자 1603의 신호의 전위가 조절되어, 출력된다. 구체적으로는, H 신호인 경우는, 보다 높아진 전위가 출력된다.
따라서, 출력단자 1605에는, CMOS형으로 구성하는 경우에, P채널형 트랜지스터를 사용하는 부분의 트랜지스터를 접속하면 된다. 그렇게 되면, 출력신호의 진폭이 작아져 버리는 것을 방지할 수 있다.
도 16에서는, 레벨보정회로 1601의 출력단자 1605는, 트랜지스터 1608의 게이트에 접속되어 있고, 출력단자 1606은, 트랜지스터 1609의 게이트에 접속되어 있다. 그 결과, 출력단자 1607에는, 진폭값이 작아지지 않고, 신호가 출력된다. 이와 같이, CMOS형으로 구성하는 경우에, P채널형 트랜지스터를 사용하는 부분의 트랜지스터의 게이트에는, 출력단자 1605로부터 신호를 입력한다. 그 결과, 회로는, 정상적으로 동작하게 된다.
이때, 레벨보정회로는, 도 16의 구성의 구성에 한정되지 않는다. 실시형태 1～3에서 설명한 회로를, 임의로 사용하는 것을 할 수 있다. 여기서, 도 16의 회로를 도 3에서 나타낸 인버터회로를 나타내는 도면기호 301로 나타낸다고 하면, 단자 1604는 단자 303에 해당하고, 단자 1603은 단자 304에 해당하며, 단자 1607은 단자 302에 해당하게 된다.
마찬가지로, 클록드 인버터회로에 적용한 경우에 대하여, 도 17에 구성을 나타낸다. 레벨보정회로 1601C를 사용하여, 트랜지스터 1702, 1705를 동시에 온오프시켜, 레벨보정회로 1601A를 사용하여, 트랜지스터 1703, 1704를 제어한다.
트랜지스터 1702, 1703의 게이트에는, 높은 전위를 주는 것을 할 수 있기 때문에, 출력신호의 진폭이 작아지는 것을 방지할 수 있다.
여기서, 도 17의 회로를 도 11에서 나타낸 클록드 인버터회로를 나타내는 도면기호 1101로 나타낸다고 하면, 단자 1604A는 단자 1103에 해당하고, 단자 1603A는 단자 1104에 해당하며, 단자 1604C는 단자 1106에 해당하고, 단자 1603C는 단자 1105에 해당하며, 단자 1706은 단자 1102에 해당하게 된다.
마찬가지로, NAND 회로에 적용한 경우에 대하여, 도 18에 구성을 나타낸다. 레벨보정회로 1601B를 사용하여, 트랜지스터 1802, 1805를 제어하고, 레벨보정회로 1601A를 사용하여, 트랜지스터 1803, 1804를 제어한다.
트랜지스터 1802, 1803의 게이트에는, 높은 전위를 주는 것을 할 수 있기 때문에, 출력신호의 진폭이 작아지는 것을 방지할 수 있다.
여기서, 도 18의 회로를 도 13에서 나타낸 NAND 회로를 나타내는 도면기호 1301로 나타내는 것으로 하면, 단자 1604A는 단자 1303에 해당하고, 단자 1603A는 단자 1304에 해당하며, 단자 1604B는 단자 1105에 해당하고, 단자 1603B는 단자 1306에 해당하며, 단자 1806은 단자 1302에 해당하게 된다.
마찬가지로, NOR 회로에 적용한 경우에 대하여, 도 19에 구성을 나타낸다. 레벨보정회로 1601B를 사용하여, 트랜지스터 1902, 1905를 제어하고, 레벨보정회로 1601A를 사용하여, 트랜지스터 1903, 1904를 제어한다.
트랜지스터 1902, 1903의 게이트에는, 높은 전위를 주는 것을 할 수 있기 때문에, 출력단자 1906의 출력신호의 진폭이 작아지는 것을 방지할 수 있다.
마찬가지로, 트랜스퍼 게이트회로에 적용한 경우에 대하여, 도 20에 구성을 나타낸다. 레벨보정회로 1601A를 사용하여, 트랜지스터 2003을 제어한다.
트랜지스터 2002의 게이트에는, 높은 전위를 주는 것을 할 수 있기 때문에, 입출력단자 2003, 2004의 신호의 진폭이 작아지는 것을 방지할 수 있다.
지금까지는, 도 16～20과 같이, 출력단자가 하나인 경우에 대하여 기술해 왔다. 그러나, 그 회로의 먼저, 또 다른 회로를 접속하는 경우, 반전신호가 필요하게 되는 경우가 많다. 그래서 다음에, 출력단자가 2개 있고, 반전신호도 출력하는 경우에 대하여 기술한다.
도 21에, 인버터에 적용한 경우의 구성을 나타낸다. 트랜지스터 2103, 2104에서 하나의 인버터회로를 구성하고, 트랜지스터 2103B, 2104B에서 하나의 인버터회로를 구성하고 있다. 각각의 인버터회로에, 반전된 신호를 입력하면, 서로 반전된 2개의 신호를 출력할 수 있다.
단, 트랜지스터 2103과 트랜지스터 2103B의 게이트에는, VDD보다도 높은 전위를 입력할 수 있도록 하지 않으면 안된다. 또한, 트랜지스터 2103과 트랜지스터 2103B의 게이트에는, 서로 반전된 신호를 입력해야만 한다. 따라서, 2개의 레벨보정회로 1601A, 1601B가 필요하게 된다.
여기서, 도 21의 회로를 도면기호 2201로 나타낸 경우를 도 22에 나타낸다. 입력단자 2203의 신호가, 반전하여, 출력단자 2202에 출력된다. 입력단자 2204에는, 입력단자 2203과는 반전된 신호가 입력되고, 출력단자 2207에는, 출력단자 2202와는 반전된 신호가 출력된다. 그렇게 되면, 단자 1604A는 단자 2203에 해당하고, 단자 1603A는 단자 2204에 해당하며, 단자 2106은 단자 2202에 해당하고, 단자 2106B는 단자 2207에 해당하게 된다.
마찬가지로, 도 23에, 클록드 인버터에 적용한 경우의 구성을 나타낸다. 트랜지스터 2302, 2303, 2304, 2305에서 하나의 클록드 인버터회로를 구성하고, 트랜지스터 2302, 2303B, 2304B, 2305B에서 하나의 클록드 인버터회로를 구성하고 있다. 각각의 클록드 인버터회로에, 반전된 신호를 입력하면, 서로 반전된 2개의 신호를 출력할 수 있다.
단, 트랜지스터 2303과 트랜지스터 2303B의 게이트에는, VDD보다도 높은 전위를 입력할 수 있도록 하지 않으면 안된다. 또한, 트랜지스터 2303과 트랜지스터 2303B의 게이트에는, 서로 반전된 신호를 입력해야만 한다. 따라서, 2개의 레벨보정회로 1601A, 1601B가 필요하게 된다.
또한, 트랜지스터 2302와 트랜지스터 2302B의 게이트에는, VDD보다도 높은 전위를 입력할 수 있도록 하지 않으면 안된다. 단, 트랜지스터 2302와 트랜지스터 2302B의 게이트에는, 동일한 신호를 입력하면 된다. 따라서, 하나의 레벨보정회로 1601C가 필요하게 된다.
여기서, 도 23의 회로를 도면기호 2401로 나타낸 경우를 도 24에 나타낸다. 단자 2405에 H 신호가 입력되었을 때에, 입력단자 2403의 신호가, 반전하여, 출력단자 2402에 출력된다. 입력단자 2404에는, 입력단자 2403과는 반전된 신호가 입력되고, 입력단자 2406에는, 입력단자 2405와는 반전된 신호가 입력되며, 출력단자 2407에는, 출력단자 2402와는 반전된 신호가 출력된다. 그렇게 되면, 단자 1603C는 단자 2405에 해당하고, 단자 1604C는 단자 2406에 해당하며, 단자 1604A는 단자 2403에 해당하고, 단자 1603A는 단자 2404에 해당하며, 단자 2306은 단자 2402에 해당하고, 단자 2306B는 단자 2407에 해당하게 된다.
마찬가지로, 도 25에, NAND 회로에 적용한 경우의 구성을 나타낸다. 트랜지스터 2502, 2503, 2504, 2505에서 하나의 NAND 회로를 구성하고, 트랜지스터 2502B, 2503B, 2504B, 2505B에서 하나의 NAND 회로를 구성하고 있다. 각각의 NAND 회로에, 반전된 신호를 입력하면, 서로 반전된 2개의 신호를 출력할 수 있다. 단, 트랜지스터 2502, 2503, 2502B, 2503B의 게이트에는, VDD보다도 높은 전위를 입력할 수 있도록 하지 않으면 안된다. 또한, 트랜지스터 2502와 트랜지스터 2502B의 게이트, 또는, 트랜지스터 2503과 트랜지스터 2503B의 게이트에는, 서로 반전된 신호를 입력해야만 한다. 따라서, 4개의 레벨보정회로 1601A, 1601B, 1601D, 1601E가 필요하게 된다.
여기서, 도 25의 회로를 도면기호 2601에서 나타낸 경우를 도 26에 나타낸다. 입력단자 2603, 2605의 신호가, 출력단자 2602에 출력된다. 입력단자 2604에는, 입력단자 2603과는 반전된 신호가 입력되고, 입력단자 2606에는, 입력단자 2605와는 반전된 신호가 입력되며, 출력단자 2607에는, 출력단자 2602와는 반전된 신호가 출력된다. 그렇게 되면, 단자 1604B는 단자 2603에 해당하고, 단자 1604A는 단자 2605에 해당하며, 단자 1603B는 단자 2604에 해당하고, 단자 1603A는 단자 2606에 해당하며, 단자 2506은 단자 2602에 해당하고, 단자 2506B는 단자 2607에 해당하게 된다.
마찬가지로, NOR 회로에 대해서도, 적용할 수 있다.
이때, 본 실시형태에서는, 레벨보정회로를 사용하여, 전위레벨을 조절하고 있지만, 이것에 한정되지 않는다. 예를 들면, 직접, 진폭의 큰 신호를 입력하여, 동작시키도록 해도 된다. 예를 들면, 도 17이나 도 23에서의 단자 1605C의 신호는, 레벨보정회로 1601C를 사용하지 않고, 직접, 진폭이 큰 신호, 구체적으로는, H 신호의 전위가 VDD보다도 큰 신호를 입력해도 된다. 마찬가지로 도 17이나 도 23에서의 단자 11605A, 1606A, 16053, 16068의 신호는, 레벨보정회로 1601A, 1601B를 사용하지 않고, 직접, 진폭이 큰 신호를 입력해도 된다.
이때, 본 실시형태에서는, 우선, 레벨보정회로를 사용하여, 전위레벨을 조절하고 나서, 동작시키고자 하는 회로에 신호를 입력하고 있었지만, 이것에 한정되지 않는다. 반대로, 우선, 동작시키고자 하는 회로에서 동작을 시켜, 그 후, 그 전위의 레벨을 조절하도록 해도 된다. 도 27에는, 인버터회로에 대하여 적용한 경우의 구성을 나타낸다. 트랜지스터 2708, 2709, 2710, 2711을 사용하여, 2쌍의 인버터회로를 구성한다. 2쌍 설치하는 것은, 후단에서의 레벨보정회로 2701에서, 반전신호도 필요로 하기 때문이다. 그리고, 입력단자 2703과 그 반전신호가 들어가는 입력단자 2704로부터, 신호를 입력하고, 레벨보정회로 2701에서 레벨을 조절하여, 출력단자 2707로부터, 신호를 출력한다. 이때, 인버터뿐만 아니라, 다른 회로에서도, 적용할 수 있다.
이와 같이, 본 실시형태에서는, 클록드 인버터회로, NAND 회로 등, 여러가지의 회로에 적용한 경우에 대하여 설명하였지만, 적용할 수 있는 회로는, 본 실시형태에서 기재한 회로에 한정되지 않는다. 여러가지의 회로에 적용할 수 있다.
이때, 본 실시형태에서는, 실시예 1～4에서 설명한 회로를 이용한 것에 대하여 기술하고 있다. 따라서, 실시예 1～4에서 설명한 내용은, 본 실시형태에서도 적용하는 것은 가능하고, 이것들의 회로구성을 갖는 반도체장치로 함으로써, 정확한 동작을 행하는 반도체장치를 저비용으로 제조할 수 있다.
(실시예 1)
본 실시예에서는, 표시장치 및 신호선 구동회로 등의 구성과 그 동작에 대하여, 설명한다. 신호선 구동회로의 일부나, 게이트선 구동회로의 일부에, 실시형태 1～5에서 나타낸 회로구성을 적용할 수 있다.
표시장치는, 도 28에 나타내는 바와 같이, 화소(2801), 게이트선 구동회로(2802), 신호선 구동회로(2810)를 가지고 있다. 게이트선 구동회로(2802)는, 화소(2801)에 선택신호를 순차 출력한다. 신호선 구동회로(2810)는, 화소(2801)에 비디오신호를 순차 출력한다. 화소(2801)에서는, 비디오신호에 따라, 빛의 상태를 제어함으로써, 화상을 표시한다. 신호선 구동회로(2810)로부터 화소(2801)로 입력하는 비디오신호는, 전압인 것이 많다. 요컨대, 화소에 배치된 표시소자나 표시소자를 제어하는 소자는, 신호선 구동회로(2810)에서 입력되는 비디오신호(전압)에 의해, 상태를 변화시키는 것이 많다. 드물게, 화소(2801)에 입력하는 비디오신호가, 전류인 경우도 있다. 화소에 배치하는 표시소자의 예로서는, 액정(LCD)이나 유기 EL이나 FED(필드 이미션 디스플레이)에서의 소자, DMD(디지털?미러?디바이스) 등을 들 수 있다.
이때, 게이트선 구동회로(2802)나 신호선 구동회로(2810)는, 복수배치되어 있어도 된다.
신호선 구동회로(2810)는, 구성을 복수의 부분으로 나누어진다. 크게는, 일례로서, 시프트 레지스터(2803), 제1 래치회로(LAT1)(2804), 제2 래치회로(LAT2)(2805), 디지털?아날로그 변환회로(2806) 등으로 나누어진다.
그래서, 신호선 구동회로(2810)의 동작을 간단히 설명한다. 시프트 레지스터(2803)는, 플립플롭회로(FF)나 래치회로 등을 복수열 사용하여 구성되고, 클록신호(S-CLK)(2812), 스타트펄스(SP)(2813), 클록반전신호(S-CLKb)(2811)가 입력된다, 이들 신호의 타이밍에 따라, 순차 샘플링펄스가 출력된다.
시프트 레지스터(2803)로부터 출력된 샘플링펄스는, 제1 래치회로(2804)에 입력된다. 제1 래치회로(2804)에는, 비디오 신호선(2808)으로부터, 비디오신호가 입력되어 있고, 샘플링펄스가 입력되는 타이밍에 따라, 각 열에서 비디오신호를 유지해 간다. 이때, 디지털?아날로그 변환회로(2806)를 배치하고 있는 경우는, 비디오신호는 디지털값이다.
제1 래치회로(2804)에서, 마지막 열까지 비디오신호의 유지가 완료되면, 수평귀선기간 중에, 래치제어선(2809)으로부터 래치펄스(Latch Pulse)가 입력되고, 제1 래치회로(2804)에 유지되어 있던 비디오신호는, 일제히 제2 래치회로(2805)에 전송된다. 그 후, 제2 래치회로(2805)에 유지된 비디오신호는, 1행분이 동시에, 디지털?아날로그 변환회로(2806)에 입력된다. 그리고, 디지털?아날로그 변환회로(2806)로부터 출력되는 신호는, 화소(2801)에 신호가 입력된다.
제2 래치회로(2805)에 유지된 비디오신호가, 여러가지의 회로를 경유하여, 화소(2801)에 입력되고 있는 동안, 시프트 레지스터(2803)에서는 다시 샘플링펄스가 출력된다. 요컨대, 동시에 2개의 동작이 행해진다. 이에 따라, 선순차 구동이 가능하게 된다. 이후, 이 동작을 반복한다.
이때, 제1 래치회로(2804)나 제2 래치회로(2805)가, 아날로그값을 보존할 수 있는 회로인 경우는, 디지털?아날로그 변환회로(2806)는 생략할 수 있는 경우가 많다. 또한, 화소(2801)에 출력하는 데이터가 2값, 요컨대, 디지털값인 경우는, 디지털?아날로그 변환회로(2806)는 생략할 수 있는 경우가 많다. 또한, 신호선 구동회로(2810)에는, 레벨시프트회로나 감마보정회로나 전압전류 변환회로, 증폭회로 등이 내장되어 있는 경우도 있다.
또한, 제1 래치회로(2804)나 제2 래치회로(2805) 등이 없고, 비디오 신호선(2808)과 화소(2801)가, 트랜스퍼 게이트회로(아날로그 스위치회로)를 통해, 접속되어 있는 경우도 있다. 그 경우는, 시프트 레지스터(2803)로부터 출력된 샘플링펄스가, 트랜스퍼 게이트회로를 제어한다.
이와 같이, 신호선 구동회로(2810)의 구성은, 도 28에 한정되지 않고, 다양한 것이 있다.
한편, 게이트선 구동회로(2802)는, 화소(2801)에 선택신호를 순차 출력하는 것만으로 있는 경우가 많으므로, 신호선 구동회로(2810)의 시프트 레지스터 2803과 동일한 구성을 갖는 시프트 레지스터나 레벨시프트회로, 증폭회로 등에 의해, 구성되는 것이 많다. 단, 게이트선 구동회로(2802)의 구성은, 이것에 한정되지 않고, 다양한 것이 있다.
실시형태 1～5의 회로구성은, 신호선 구동회로(2810)나 게이트선 구동회로(2802) 등에서의 시프트 레지스터나, 신호선 구동회로(2810)의 제1 래치회로(LAT1)(2804)나 제2 래치회로(2805) 등, 회로를 구성하는 여러 가지 부분에 적용할 수 있다.
그래서, 시프트 레지스터나 제1 래치회로(LAT1)(2804)나 제2 래치회로(2805) 등에서 사용되는 DFF 회로(지연?플립?플롭회로)에 대하여, 도 29, 30에 나타낸다.
도 29의 DFF 회로 2901에서는, 입력단자 2904에 신호가 입력되고, 단자 2906, 2907에 입력되는 동기신호에 의해, 동작이 제어된다. 그리고, 출력단자 2902에 신호가 출력된다. 단자 2904와 단자 2905에는, 서로 반전된 신호가 입력되고, 단자 2906과 단자 2907에도, 서로 반전된 신호가 입력된다. 그리고, 출력으로서, 단자 2902와 단자 2903에는, 서로 반전된 신호가 출력된다. 도 30의 DFF 회로 3001에서도 마찬가지로, 단자 3001～3007에서, 신호의 교환이 행해진다.
도 29에서는, 반전된 신호도 출력하는 회로를 사용하고 있다. 한편, 도 30에서는, 반전된 신호를 출력하지 않는 회로를 사용하고 있다. 그 때문에, 반전된 신호를 만들어내기 위해, 각 부분의 회로를 병렬로 배치하고 있다.
다음에, DFF 회로 등을 사용하여 구성한 시프트 레지스터의 일부를 도 31에 나타낸다. DFF 회로(2901A～2901D)에 의해, 구성되어 있다. DFF 회로로서는, 도 29에 나타낸 회로이어도, 도 30에 나타낸 회로이어도 된다. 클록신호(S-CLK)(2812), 클록반전신호(S-CLKb)가, 단자 2906, 2907(또는 단자 3006, 3007)에 해당하는 부분에 입력되고, 그 신호에 동기하여, 시프트 레지스터가 동작한다.
DFF 회로 등을 사용하여 제1 래치회로(LAT1)(2804)를 구성하는 경우는, 단자 2906, 2907(또는 단자 3006, 3007)에 해당하는 부분에, 시프트 레지스터로부터 출력되는 샘플링펄스가 입력된다. 또한, DFF 회로 등을 사용하여 제2 래치회로(LAT2)(2805)를 구성하는 경우는, 단자 2906, 2907(또는 단자 3006, 3007)에 해당하는 부분에는, 래치제어선(2809)으로부터 래치펄스(Latch Pulse)가 입력된다.
이때, 시프트 레지스터에서의 DFF 회로에서, 클록드 인버터회로로서, 도 17이나 도 23 등의 회로를 사용하는 경우, 클록신호(S-CLK)(2812)나 클록반전신호(S-CLKb)의 신호진폭을 전원전압의 진폭보다도 크게 하는 경우, 도 17이나 도 23 등의 회로에서의 레벨보정회로(1601C)를 생략하는 것이 가능하게 된다. 마찬가지로, 제1 래치회로(LAT1)(2804)나 제2 래치회로(LAT2)(2805)에서의 DFF 회로에서, 클록드 인버터회로로서, 도 17이나 도 23 등의 회로를 사용하는 경우, 비디오 신호선(2808)으로부터 입력되는 비디오신호나, 래치제어선(2809)으로부터 입력되는 래치펄스(Latch Pulse)의 신호진폭을 전원전압의 진폭보다도 크게 하는 경우, 도 17이나 도 23 등의 회로에서의 레벨보정회로의 몇개를 생략하는 것이 가능하게 된다.
이때, 이미 기술한 바와 같이, 본 발명에서의 트랜지스터는, 어떠한 타입의 트랜지스터라도 되며, 어떠한 기판 상에 형성되어 있어도 된다. 따라서, 도 28에서 나타낸 바와 같은 회로가, 모두 유리기판 상에 형성되어 있어도 되고, 플라스틱기판에 형성되어 있어도 되며, 단결정기판에 형성되어 있어도 되고, SOI 기판 상에 형성되어 있어도 되며, 어떠한 기판 상에 형성되어 있어도 된다. 혹은, 도 28에서의 회로의 일부가, 어떤 기판에 형성되어 있고, 도 28에서의 회로의 다른 일부가, 다른 기판에 형성되어 있어도 된다. 요컨대, 도 28에서의 회로 모두가 동일한 기판 상에 형성되어 있지 않아도 된다. 예를 들면, 도 28에서, 화소(2801)와 게이트선 구동회로(2802)란, 유리기판 상에 TFT를 사용하여 형성하고, 신호선 구동회로(2810)(또는 그 일부)는, 단결정기판 상에 형성하며, 그 IC 칩을 COG(Chip On Glass)로 접속하여 유리기판 상에 배치해도 된다. 혹은, 그 IC 칩을 TAB(Tape Auto Bonding)이나 프린트기판을 사용하여 유리기판과 접속해도 된다.
이와 같이, 표시장치에 실시형태 1～5에서 설명한 회로구성을 갖는 반도체장치를 사용하는 것이 가능하게 된다.
(실시예 2)
표시부에 본 발명의 반도체장치를 사용한 표시장치를 구비하는 전자기기로서, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드마운트 디스플레이), 네비게이션 시스템, 음향재생장치(카오디오, 오디오 콤포넌트 스테레오 등), 노트형 퍼스널 컴퓨터, 게임기기, 휴대정보단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등), 기록매체를 구비한 화상재생장치(구체적으로는 Digital Versatile Disc(DVD) 등의 기록매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다. 그것들의 전자기기의 구체예를 도 32에 나타낸다.
도 32a는 발광장치로, 케이스(13001), 지지대(13002), 표시부(13003), 스피커부(13004), 비디오 입력단자(13005) 등을 포함한다. 여기서, 본 발명의 반도체장치를 사용한 표시장치는, 표시부(13003)에 사용할 수 있다. 또한 본 발명에 의해, 도 32a에 나타내는 발광장치가 완성된다. 발광장치는 자발광형이기 때문에 백라이트가 필요 없고, 액정디스플레이보다도 얇은 표시부로 할 수 있다. 이때, 발광장치는, 퍼스널 컴퓨터용, TV 방송수신용, 광고표시용 등의 모든 정보표시용 표시장치가 포함된다.
도 32b는 디지털 스틸 카메라로, 본체(13101), 표시부(13102), 수상부(13103), 조작키(13104), 외부접속포트(13105), 셔터(13106) 등을 포함한다. 여기서, 본 발명의 반도체장치를 사용한 표시장치는, 표시부(13102)에 사용할 수 있다. 또한 본 발명에 의해, 도 32b에 나타내는 디지털 스틸 카메라가 완성된다.
도 32c는 노트형 퍼스널 컴퓨터로, 본체(13201), 케이스(13202), 표시부(13203), 키보드(13204), 외부접속포트(13205), 포인팅 마우스(13206) 등을 포함한다. 여기서, 본 발명의 반도체장치를 사용한 표시장치는, 표시부(13203)에 사용할 수 있다. 또한 본 발명에 의해, 도 32c에 나타내는 발광장치가 완성된다.
도 32d는 모바일 컴퓨터로, 본체(13301), 표시부(13302), 스위치(13303), 조작키(13304), 적외선포트(13305) 등을 포함한다. 여기서, 본 발명의 반도체장치를 사용한 표시장치는, 표시부(13302)에 사용할 수 있다. 또한 본 발명에 의해, 도 32d에 나타내는 모바일 컴퓨터가 완성된다.
도 32e는 기록매체를 구비한 휴대형의 화상재생장치(구체적으로는 DVD 재생장치)로, 본체(13401), 케이스(13402), 표시부 A(13403), 표시부B(13404), 기록매체(DVD 등) 판독부(13405), 조작키(13406), 스피커부(13407) 등을 포함한다. 표시부 A(13403)는 주로 화상정보를 표시하고, 표시부 B(13404)는 주로 문자정보를 표시하지만, 본 발명의 반도체장치를 사용한 표시장치는, 표시부 A, B(13403, 13404)로 사용할 수 있다. 이때, 기록매체를 구비한 화상재생장치에는 가정용 게임기기 등도 포함된다. 또한 본 발명에 의해, 도 32e에 나타내는 DVD 재생장치가 완성된다.
도 32f는 고글형 디스플레이(헤드마운트 디스플레이)로, 본체(13501), 표시부(13502), 암부(13503)를 포함한다. 여기서, 본 발명의 반도체장치를 사용한 표시장치는, 표시부(13502)로 사용할 수 있다. 또한 본 발명에 의해, 도 32f에 나타내는 고글형 디스플레이가 완성된다.
도 32g는 비디오 카메라로, 본체(13601), 표시부(13602), 케이스(13603), 외부접속포트(13604), 리모콘 수신부(13605), 수상부(13606), 배터리(13607), 음성입력부(13608), 조작키(13609) 등을 포함한다. 여기서, 본 발명의 반도체장치를 사용한 표시장치는, 표시부(13602)에 사용할 수 있다. 또한 본 발명에 의해, 도 32g에 나타내는 비디오 카메라가 완성된다.
도 32h는 휴대전화로, 본체(13701), 케이스(13702), 표시부(13703), 음성입력부(13704), 음성출력부(13705), 조작키(13706), 외부접속포트(13707), 안테나(13708) 등을 포함한다. 여기서, 본 발명의 반도체장치를 사용한 표시장치는, 표시부(13703)에 사용할 수 있다. 이때, 표시부(13703)는 흑색의 배경에 백색의 문자를 표시함으로써 휴대전화의 소비전류를 억제할 수 있다. 또한 본 발명에 의해, 도 32h에 나타내는 휴대전화가 완성된다.
이때, 장래적으로 발광재료의 발광휘도가 높아지면, 출력된 화상정보를 포함하는 빛을 렌즈 등으로 확대투영하여 프론트형 또는 리어형의 프로젝터로 사용하는 것도 가능하게 된다.
또한, 상기 전자기기는 인터넷이나 CATV(케이블티브이) 등의 전자통신회선을 통해 분배된 정보를 표시하는 것이 많아져, 특히 동화상정보를 표시하는 기회가 증가하고 있다. 발광재료의 응답속도는 대단히 높기 때문에, 발광장치는 동화상표시에 바람직하다.
또한, 발광장치는 발광하고 있는 부분이 전력을 소비하기 때문에, 발광부분이 매우 적어지도록 정보를 표시하는 것이 바람직하다. 따라서, 휴대정보단말, 특히 휴대전화나 음향재생장치와 같은 문자정보를 주로 하는 표시부에 발광장치를 사용하는 경우에는, 비발광부분을 배경으로서 문자정보를 발광부분에서 형성하도록 구동하는 것이 바람직하다.
이상과 같이, 본 발명의 적용범위는 매우 넓고, 모든 분야의 전자기기의 표시부에 사용하는 것이 가능하다. 또한 본 실시예의 전자기기는, 실시형태 1～5에 나타낸 어느 하나의 회로구성을 갖는 반도체장치를 사용한 표시장치를 구비하고 있어도 된다.
101, 102, 103: 트랜지스터
104: 용량소자
105: 입력단자
106, 107, 108: 단자
109, 110, 103: 트랜지스터

Claims (19)

  1. 제 1 내지 제 6 박막트랜지스터, 출력단자 및 전원선을 구비한 반도체장치로서,
    상기 제1 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 1 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 2 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 4 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 4 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 5 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 게이트는 상기 3 박막트랜지스터의 게이트에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속된 것을 특징으로 하는 반도체장치.
  2. 제 1 내지 제 7 박막트랜지스터, 출력단자 및 전원선을 구비한 반도체장치로서,
    상기 제1 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 1 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 2 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 4 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 4 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 5 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 7 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속된 것을 특징으로 하는 반도체장치.
  3. 제 1 내지 제 6 박막트랜지스터, 출력단자 및 전원선을 구비한 반도체장치로서,
    상기 제 1 내지 제 6 박막트랜지스터는 n채널형 트랜지스터이고,
    상기 제 1 내지 제 6 박막트랜지스터는 비정질반도체를 포함하고,
    상기 제1 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 1 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 2 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 4 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 4 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 5 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 게이트는 상기 제 3 박막트랜지스터의 게이트에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속된 것을 특징으로 하는 반도체장치.
  4. 제 1 내지 제 7 박막트랜지스터, 출력단자 및 전원선을 구비한 반도체장치로서,
    상기 제 1 내지 제 7 박막트랜지스터는 n채널형 트랜지스터이고,
    상기 제 1 내지 제 7 박막트랜지스터는 비정질반도체를 포함하고,
    상기 제1 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 1 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 2 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 4 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 4 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 5 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 7 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속된 것을 특징으로 하는 반도체장치.
  5. 유리기판 위에 설치된 화소부와,
    상기 유리기판 위에 설치된 게이트선 구동회로와,
    신호선 구동회로와,
    출력단자와,
    전원선을 구비한 표시장치로서,
    상기 화소부는 표시소자를 포함하고,
    상기 게이트선 구동회로는 상기 화소부에 선택신호를 출력하는 기능을 갖고,
    상기 게이트선 구동회로는 제 1 내지 제 6 박막트랜지스터를 구비하고,
    상기 제 1 내지 제 6 박막트랜지스터는 n채널형 트랜지스터이고,
    상기 제 1 내지 제 6 박막트랜지스터는 비정질 반도체를 포함하고,
    상기 제1 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 1 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 2 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 4 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 4 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 5 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 게이트는 상기 3 박막트랜지스터의 게이트에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속된 것을 특징으로 하는 표시장치.
  6. 유리기판 위에 설치된 화소부와,
    상기 유리기판 위에 설치된 게이트선 구동회로와,
    신호선 구동회로와,
    출력단자와,
    전원선을 구비한 표시장치로서,
    상기 화소부는 표시소자를 포함하고,
    상기 게이트선 구동회로는 상기 화소부에 선택신호를 출력하는 기능을 갖고,
    상기 게이트선 구동회로는 제 1 내지 제 7 박막트랜지스터를 구비하고,
    상기 제 1 내지 제 7 박막트랜지스터는 n채널형 트랜지스터이고,
    상기 제 1 내지 제 7 박막트랜지스터는 비정질 반도체를 포함하고,
    상기 제1 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 1 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 2 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 4 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 4 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 5 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 7 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속된 것을 특징으로 하는 표시장치.
  7. 유리기판 위에 설치된 화소부와,
    상기 유리기판 위에 설치된 게이트선 구동회로와,
    신호선 구동회로와,
    출력단자와,
    전원선을 구비한 표시장치로서,
    상기 화소부는 표시소자를 포함하고,
    상기 게이트선 구동회로는 상기 화소부에 선택신호를 출력하는 기능을 갖고,
    상기 게이트선 구동회로는 제 1 내지 제 6 박막트랜지스터를 구비하고,
    상기 제 1 내지 제 6 박막트랜지스터는 n채널형 트랜지스터이고,
    상기 제 1 내지 제 6 박막트랜지스터는 비정질 반도체를 포함하고,
    상기 제1 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 1 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 2 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 4 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 4 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 5 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 게이트는 상기 3 박막트랜지스터의 게이트에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 게이트선 구동회로의 적어도 일부는 단결정 기판을 포함하는 IC 칩에 설치되고,
    상기 IC 칩은 TAB에 의해 상기 유리기판에 실장되는 것을 특징으로 하는 표시장치.
  8. 유리기판 위에 설치된 화소부와,
    상기 유리기판 위에 설치된 게이트선 구동회로와,
    신호선 구동회로와,
    출력단자와,
    전원선을 구비한 표시장치로서,
    상기 화소부는 표시소자를 포함하고,
    상기 게이트선 구동회로는 상기 화소부에 선택신호를 출력하는 기능을 갖고,
    상기 게이트선 구동회로는 제 1 내지 제 7 박막트랜지스터를 구비하고,
    상기 제 1 내지 제 7 박막트랜지스터는 n채널형 트랜지스터이고,
    상기 제 1 내지 제 7 박막트랜지스터는 비정질 반도체를 포함하고,
    상기 제1 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 1 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 2 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 4 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 4 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 5 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 7 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 게이트선 구동회로의 적어도 일부는 단결정 기판을 포함하는 IC 칩에 설치되고,
    상기 IC 칩은 TAB에 의해 상기 유리기판에 실장되는 것을 특징으로 하는 표시장치.
  9. 유리기판 위에 설치된 화소부와,
    상기 유리기판 위에 설치된 게이트선 구동회로와,
    신호선 구동회로와,
    출력단자와,
    전원선을 구비한 표시장치로서,
    상기 화소부는 표시소자를 포함하고,
    상기 게이트선 구동회로는 상기 화소부에 선택신호를 출력하는 기능을 갖고,
    상기 게이트선 구동회로는 제 1 내지 제 6 박막트랜지스터를 구비하고,
    상기 제 1 내지 제 6 박막트랜지스터는 n채널형 트랜지스터이고,
    상기 제 1 내지 제 6 박막트랜지스터는 비정질 반도체를 포함하고,
    상기 제1 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 1 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 2 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 4 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 4 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 5 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 게이트는 상기 3 박막트랜지스터의 게이트에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 게이트선 구동회로의 적어도 일부는 단결정 기판을 포함하는 IC 칩에 설치되고,
    상기 IC 칩은 COG에 의해 상기 유리기판에 실장되는 것을 특징으로 하는 표시장치.
  10. 유리기판 위에 설치된 화소부와,
    상기 유리기판 위에 설치된 게이트선 구동회로와,
    신호선 구동회로와,
    출력단자와,
    전원선을 구비한 표시장치로서,
    상기 화소부는 표시소자를 포함하고,
    상기 게이트선 구동회로는 상기 화소부에 선택신호를 출력하는 기능을 갖고,
    상기 게이트선 구동회로는 제 1 내지 제 7 박막트랜지스터를 구비하고,
    상기 제 1 내지 제 7 박막트랜지스터는 n채널형 트랜지스터이고,
    상기 제 1 내지 제 7 박막트랜지스터는 비정질 반도체를 포함하고,
    상기 제1 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 1 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 2 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 4 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 4 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 5 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 7 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 게이트선 구동회로의 적어도 일부는 단결정 기판을 포함하는 IC 칩에 설치되고,
    상기 IC 칩은 COG에 의해 상기 유리기판에 실장되는 것을 특징으로 하는 표시장치.
  11. 유리기판 위에 설치된 화소부와,
    상기 유리기판 위에 설치된 게이트선 구동회로와,
    신호선 구동회로와,
    출력단자와,
    전원선을 구비한 표시장치로서,
    상기 화소부는 표시소자를 포함하고,
    상기 게이트선 구동회로는 상기 화소부에 선택신호를 출력하는 기능을 갖고,
    상기 게이트선 구동회로는 제 1 내지 제 6 박막트랜지스터를 구비하고,
    상기 제 1 내지 제 6 박막트랜지스터는 n채널형 트랜지스터이고,
    상기 제 1 내지 제 6 박막트랜지스터는 비정질 반도체를 포함하고,
    상기 제1 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 1 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 2 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 4 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 4 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 5 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 게이트는 상기 3 박막트랜지스터의 게이트에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 게이트선 구동회로의 적어도 일부는 SOI 기판을 포함하는 IC 칩에 설치되고,
    상기 IC 칩은 TAB에 의해 상기 유리기판에 실장되는 것을 특징으로 하는 표시장치.
  12. 유리기판 위에 설치된 화소부와,
    상기 유리기판 위에 설치된 게이트선 구동회로와,
    신호선 구동회로와,
    출력단자와,
    전원선을 구비한 표시장치로서,
    상기 화소부는 표시소자를 포함하고,
    상기 게이트선 구동회로는 상기 화소부에 선택신호를 출력하는 기능을 갖고,
    상기 게이트선 구동회로는 제 1 내지 제 7 박막트랜지스터를 구비하고,
    상기 제 1 내지 제 7 박막트랜지스터는 n채널형 트랜지스터이고,
    상기 제 1 내지 제 7 박막트랜지스터는 비정질 반도체를 포함하고,
    상기 제1 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 1 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 2 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 4 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 4 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 5 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 7 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 게이트선 구동회로의 적어도 일부는 SOI 기판을 포함하는 IC 칩에 설치되고,
    상기 IC 칩은 TAB에 의해 상기 유리기판에 실장되는 것을 특징으로 하는 표시장치.
  13. 유리기판 위에 설치된 화소부와,
    상기 유리기판 위에 설치된 게이트선 구동회로와,
    신호선 구동회로와,
    출력단자와,
    전원선을 구비한 표시장치로서,
    상기 화소부는 표시소자를 포함하고,
    상기 게이트선 구동회로는 상기 화소부에 선택신호를 출력하는 기능을 갖고,
    상기 게이트선 구동회로는 제 1 내지 제 6 박막트랜지스터를 구비하고,
    상기 제 1 내지 제 6 박막트랜지스터는 n채널형 트랜지스터이고,
    상기 제 1 내지 제 6 박막트랜지스터는 비정질 반도체를 포함하고,
    상기 제1 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 1 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 2 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 4 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 4 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 5 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 게이트는 상기 3 박막트랜지스터의 게이트에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 게이트선 구동회로의 적어도 일부는 SOI 기판을 포함하는 IC 칩에 설치되고,
    상기 IC 칩은 COG에 의해 상기 유리기판에 실장되는 것을 특징으로 하는 표시장치.
  14. 유리기판 위에 설치된 화소부와,
    상기 유리기판 위에 설치된 게이트선 구동회로와,
    신호선 구동회로와,
    출력단자와,
    전원선을 구비한 표시장치로서,
    상기 화소부는 표시소자를 포함하고,
    상기 게이트선 구동회로는 상기 화소부에 선택신호를 출력하는 기능을 갖고,
    상기 게이트선 구동회로는 제 1 내지 제 7 박막트랜지스터를 구비하고,
    상기 제 1 내지 제 7 박막트랜지스터는 n채널형 트랜지스터이고,
    상기 제 1 내지 제 7 박막트랜지스터는 비정질 반도체를 포함하고,
    상기 제1 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 1 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 2 박막트랜지스터의 게이트는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 2 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 3 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 4 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 4 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 5 박막트랜지스터의 게이트는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 다른 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 제 5 박막트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 6 박막트랜지스터의 소스 또는 드레인 중 다른 하나는 상기 전원선에 직접 접속되고,
    상기 제 7 박막트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 게이트선 구동회로의 적어도 일부는 SOI 기판을 포함하는 IC 칩에 설치되고,
    상기 IC 칩은 COG에 의해 상기 유리기판에 실장되는 것을 특징으로 하는 표시장치.
  15. 제5항 내지 제14항 중 어느 한 항에 있어서,
    상기 표시소자는 액정소자인 것을 특징으로 하는 표시장치.
  16. 제5항 내지 제14항 중 어느 한 항에 있어서,
    상기 표시소자는 유기 EL소자인 것을 특징으로 하는 표시장치.
  17. 제 1 내지 제 6 박막 트랜지스터와,
    출력단자와,
    전원선을 구비한 표시장치로서,
    상기 제 1 박막 트랜지스터의 소스 또는 드레인 중 하나는 상기 출력단자에 직접 접속되고,
    상기 제 1 박막 트랜지스터의 게이트는 상기 제 2 박막 트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되고,
    상기 제 3 박막 트랜지스터의 소스 또는 드레인 중 하나는 상기 제 2 박막 트랜지스터의 소스 또는 드레인 중 하나에 직접 접속되는 것을 특징으로 하는 표시장치.
  18. 제 17항에 있어서,
    상기 표시장치는 액정소자를 포함하는 것을 특징으로 하는 표시장치.
  19. 제 17항에 있어서,
    상기 표시장치는 유기 EL소자를 포함하는 것을 특징으로 하는 표시장치.
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