JPH04192920A - Ｃｍｏｓ論理出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、Ｃ，ＭＯＳ論理出力回路、さらには負荷駆動
能力を大きく設定することによって高速化を図ったＣＭ
ＯＳ論理出力回路に適用して有効な技術に関するもので
、例えば高速型の標準ロジックＩＣ（半導体集積回路装
置）に利用して有効な技術に関するものである。

［従来の技術］ 第５図は標準ロジックＩＣとして構成されたＣＭＯＳ論
理出力回路の一例を示したものであって、ＱｐｌとＱｎ
ｌはＣＭＯＳ論理入力回路１を構成するＰチャンネルＭ
ＯＳトランジスタとｎチャンネルＭＯＳトランジスタ、
ｉｎはその論理入力、Ｑｐ３とＱｎ３はＣＭＯＳ論理出
力回路２を構成するＰチャンネルＭＯＳトランジスタと
ｎチャンネルＭＯＳトランジスタ、ｏｕｔはその論理出
力、Ｖｃｃは高レベル側の電源電位、ＧＮＤは低レベル
側の基準電位（接地電位）である。

ここで、従来の技術においては、ＣＭＯＳ論理出力回路
２の負荷駆動能力を大きくすることによって動作の高速
化が図られていた。負荷駆動能力はＭＯＳトランジスタ
Ｑｐ　３．Ｑｎ　３のサイズを大きくすることによって
増大させることができる（例えば、日経マグロウヒル社
［日経エレクトロニクス　１９８２年６月２１日号（Ｎ
ｏ、２９３）」第１１５頁〜第２２９頁　解説を参照）
。

［発明が解決しようとする課題］ しかしながら、上述した技術には、次のような問題のあ
ることが本発明者らによってあきらかとされた。

すなわち、高速化のためにＣＭ　ＯＳ　ｋ理出力回路２
の負荷駆動能力を大きくすると、入力１ｎの電位がＰチ
ャンネルＭＯＳトランジスタＱｐ３のしきい値とｎチャ
ンネルＭＯＳトランジスタＱｎのしきい値の間を通過す
る際に過渡的に流れる貫通電流が増大する。一方、上記
ＣＭＯＳ論理出力回路２と電源電圧Ｖｃｃ−ＧＮＤの間
には、ボンディングワイヤーやリードフレームおよびプ
リント配線などによって、何らかのインダグタンスが寄
生する。このため、上記ＣＭＯＳ論理出力回路２の出力
○ｕｔには、上記貫通電流と寄生インダクタンスによる
過渡ノイズが生じる。この過渡ノイズは、通常速度のＣ
Ｍ　ＯＳ論理回路ではそれほど問題にならなかったが、
高速動作するＣＭＯＳ論理出力回路では大きな支障にな
る二とが判明した。とくに、第４図のグラフに曲線Ｂで
示すように、出力ＯＵｔがロウ（低レベル）からハイ（
高レベル）に切り換えられるときに生じるスパイク状の
ノイズは、電源ラインから他の回路に回り込んで誤動作
を引き起こす原因となりやすい。

本発明の目的は、高速化されたＣＭＯＳ論理出力回路の
出力がロウからハイに切り換えられるときに生じる過渡
ノイズを、比較的簡単な構成によって効果的に抑えられ
るようにする集積回路技術を提供することにある。

この・発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、ＣＭＯＳ論理出力回路のＰチャンネルＭＯ３
ｈランシスタ側に、ダイオードを電源電位に対して順方
向となるように直列に挿入するものである。

［作用］ 上記した手段によれば、出力の電位がロウ領域からハイ
領域に立ち上げられて電源電位の近傍に達すると、この
近傍に達した時点にて、ダイオードの順方向での電圧電
流特性によってＰチャンネルＭＯＳトランジスタから出
力へ流れる電流が制限されるようになる。この結果、出
力の立上がり波形は、電源電位の近傍にて選択的になめ
らかにさせられる。

これにより、高速化されたＣＭＯＳ論理出力回路の出力
がロウからハイに切り換えられるときに生じる過渡ノイ
ズを、比較的簡単な構成によって効果的に抑えられるよ
うにするという上記目的が達成される。

［実施例コ 以下、本発明の好適な実施例を図面に基づいて説明する
。

なお、各図中、同一符号は同一あるいは相当部分を示す
。

第１図は本発明の技術が適用されたＣＭＯＳ論理出力回
路の一実施例を示したものであって、Ｑｐｌ、Ｑｐ２お
よびＱｎｌ、Ｑｎ２はＣＭＯＳ論理入論理入力回路酸す
るｐチャンネルＭＯＳトランジスタおよびｎチャンネル
ＭＯＳトランジスタ、ｉｎはその論理入力、Ｑｐ３およ
びＱｎ３はＣＭＯ８論理出力回路２を構成するＰチャン
ネルＭＯＳトランジスタおよびｎチャンネルＭＯＳトラ
ンジスタ、ｏｕｔはその論理出力、Ｖｃｃは高レベル側
の電源電位、ＧＮＤは低レベル側の基準電位（接地電位
）、ＤｌはＣＭＯＳ論理出力回路２のｐチャンネルＭＯ
ＳトランジスタＱｐ３側に、電源電位Ｖｃｃに対して順
方向となるように直列に挿入されたダイオードである。

ここで、ダイオードＤ１は、第２図に示すように、ｎｐ
ｎバイポーラトランジスタＱｂｌのコレクタとベースを
接続したものが使用されている。

上記バイポーラトランジスタＱｂｌは、第３図に示すよ
うに、ＣＭＯＳ論理出力回路２を構成するｐチャンオ、
ルＭＯＳトランジスタＱｐ３およびｎチャンネルＭＯＳ
トランジスタＱｎ３とともに、同一のｎ型半導体基板（
ｎ−ｓｕｂ）３１上に集積形成される。

同図において、３２はｎチャンネルＭＯＳトランジスタ
を形成するためのｐ型ウェル層、３３はＰチャンネルＭ
ＯＳトランジスタを形成するためのｎ型ウェル層、３４
はｎチャンネルＭＯＳトランジスタのソース・ドレイン
領域を形成するためのｎ生型拡散層、３５はｎチャンネ
ルＭＯＳトランジスタのソース・ドレイン領域を形成す
るためのｐ生型拡散層である。

上記ダイオードＤｌとなるバイポーラトランジスタＱｂ
ｌは、ｎチャンネルＭＯＳトランジスタを形成するため
のｐ型ウェル層３２と、ｎチャンネルＭＯＳトランジス
タのソース・ドレイン領域を形成するためのｎ十型拡散
層３４と、ｎチャンネルＭＯＳトランジスタのソース・
ドレイン領域を形成するためのｐ十型拡散層３５を利用
することによって、従来のＣＭＯＳ論理回路を形成する
ための製造工程だけで形成することができる。

次に動作について説明する。

第１図の回路では、入力ｉｎがロウからハイに切り換わ
ることにより、ｎチャンネルＭＯＳトランジスタＱｎ３
がオンからオフ、ｐチャンネルＭ○ＳトランジスタＱｐ
３がオフからオンにそれぞれ切り換えられる。これによ
り、出力ＯＵｔの電位は、電源電位Ｖｃｃからｐチャシ
ネ９ＭＯ３）ランジスタＱｐ３を通して供給される電流
によって、ロウからハイに駆動される。この駆動によっ
て出力ｏｕｔの電位がハイ領域に入り、さらに電源電位
Ｖｃｃに対してダイオードＤＩの順方向電圧すなわちバ
イポーラトランジスタＱｂｌのベース・エミッタ間電圧
Ｖｂｅだけ低いところまで達すると、この時点で、出力
ｏｕｔに供給される電流が上記ダイオード６１の順方向
での電圧電流特性によって抑制されるようになる。

このため、第４図のグラフに曲線Ａで示すように、出力
ＯＵｔの立上がりは、出力ＯＵｔがロウからハイに立ち
上がって電源電位ＶＣＣの近傍に達するあたりから鈍化
させられる。これにより、出力の立上がり波形は、電源
電位Ｖｃｃの近傍にて選択的になめらかにさせられる。

したがって、出力ｏｕｔは、電源電位ＶＣＣを大きく越
えるようなスパイクノイズを生じることなく、定常的な
ハイ状態に移行することができる。

ここで注目すべきことは、出力ｏｕｔの立上がり波形が
鈍化させられるのは、出力ｏｕｔの電位が電源電位Ｖｃ
ｃ（７）近傍（Ｖｃｃ−Ｖｂｅ）に達してからであって
、このときの出力ｏｕｔはすでに完全なハイ領域にある
ということである。これにより、出力ｏｕｔがロウ領域
からハイ領域に立ち上がるまでの速度は、バイポーラト
ランジスタＱｂｌのオン抵抗の影響を若干受けるものの
、はとんど低下しない。また、出力ｏｕｔの定常的なハ
イレベルがバイポーラトランジスタＱｂｌのベース・エ
ミッタ間電圧Ｖ　ｂ　ｅの分だけ低くなるが、この低下
分はわずか（約０．６Ｖ）であって、実用上の支障とな
ることはない。また、上記低下分（０，６Ｖ）は、例え
ばダイオードＤ１と並列に抵抗を挿入することによって
簡単に補償する♀ともできる。

さらに、電源電位Ｖｃｃに対して順方向となるように直
列挿入されたダイオードＤ１は、その整流作用によって
、出力ｏｕｔ側にて生じる逆起電圧ノイズが電源ライン
側に回り込むのを阻止する効果と、寄生インダクタンス
によるリンギング振動を抑制するダンピング効果も合わ
せてもたらすことができる。

以上のようにして、高速化されたＣＭＯＳ論理出力回路
２の出力ｏｕｔがハイに切り換えられるときに生じる過
渡ノイズを、比較的簡単な構成によって効果的に抑制す
ることができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、上述した実施例では、ダイオードＤＩをｐチャ
ンネルＭＯ３）−ランジスタＱｂ３のソース端子と電源
電位ＶＣＣの間に挿入しであるが、これをＱｐ３のドレ
イン端子と出力端子。ｕｔとの間に挿入するようにして
もよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である標準ロジックＩＣに
適用した場合について説明したが、それに限定されるも
のではなく、例えばカスタムＩＣあるいはゲートアレイ
などにも適用できる。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、高速化されたＣＭＯＳ論理出力回路の８力が
ロウからハイに切り換えられるときに生じる過渡ノイズ
を、比較的簡単な構成によって効果的に抑制することが
できるという効果が得られる。

【図面の簡単な説明】

第１図は本発明の技術が適用されたＣＭＯＳ論理出力回
路の一実施例を示す回路図、 第２図は上記回路の要部をなすダイオードの部分の等価
回路図、 第３図は上記回路の要部における素子構造の概略構成図
、 第４図は本発明の回路の特性および従来の回路の特性を
示すグラフ、 第５図は従来のＣＭＯＳ論理出力回路の構成例を示す回
路図である。

Claims (1)

【特許請求の範囲】
1. １、ＣＭＯＳ論理出力回路のｐチャンネルＭＯＳトラン
   ジスタ側に、ダイオードを電源電位に対して順方向とな
   るように直列に挿入したことを特徴とするＣＭＯＳ論理
   出力回路。２、ＣＭＯＳ論理出力回路を形成するＰチャ
   ンネルＭＯＳトランジスタおよびｎチャンネルＭＯＳト
   ランジスタと、等価的にダイオードを形成するバイポー
   ラトランジスタとが同一半導体基板内に集積形成される
   とともに、上記バイポーラトランジスタが上記Ｐチャン
   ネルＭＯＳトランジスタ側にて電源電位に対して順方向
   に直列に介在させられたことを特徴とする特許請求の範
   囲第１項記載のＣＭＯＳ論理出力回路。