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KR100979148B1 - 반도체 웨이퍼 및 그 제조 방법 - Google Patents

반도체 웨이퍼 및 그 제조 방법 Download PDF

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토마스 쉬뢰더
피터 스톡크
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실트로닉 아게
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Abstract

본 발명은,
- 규소를 주성분으로 하는 단결정 기판 웨이퍼(1),
- 전기 절연 물질을 포함하는 2nm 내지 10nm 두께의 제1 비결정 중간층(2),
- 입방 Ia-3 결정 구조와, (Me12O3)1-x(Me22O3)x의 조성(여기서, Me1과 Me2는 각각 금속이고, 0≤x≤1)과, 기판 웨이퍼 물질의 격자 상수에 비해 0% 내지 5%만큼 상이한 격자 상수를 지닌 단결정의 제1 산화층(3)을 소정의 순서로 포함하는 반도체 웨이퍼에 관한 것이다.
본 발명은 또한 에피텍셜 증착에 의해 이러한 반도체 웨이퍼를 제조하기 위한 공정에 관한 것이다.

Description

반도체 웨이퍼 및 그 제조 방법{SEMICONDUCTOR WAFER AND PROCESS FOR ITS PRODUCTION}
본 발명은 층상 반도체 웨이퍼(layered semiconductor wafer)와 그 제조 방법에 관한 것이다.
SOI 웨이퍼(절연 기판상 반도체; "semiconductor on insulator")는 대개 단결정 규소(monocrystalline silicon)로 이루어진 기판 웨이퍼("핸들 웨이퍼" 혹은 "베이스 웨이퍼")와, 전기 절연층(소위 말하는 "매입 산화층(buried oxide layer)"; BOX), 및 이 층에 연결되는 동시에 부품의 제조를 위해 제공되는 소위 말하는 활성층을 대표하는 반도체 물질의 표면층("상층" 혹은 "디바이스층")을 포함한다.
SOI 웨이퍼는 여러 가지의 방법에 의해 제조될 수 있다. 첫 번째로 널리 사용되는 방법은 반도체 물질의 박층을 도너 웨이퍼(donor wafer)에서 기판 웨이퍼로 전이하는 것이다. 이러한 전이 이전에, 도너 웨이퍼의 표면 혹은 기판 웨이퍼의 표면 혹은 이들 양자의 표면은 절연층을 형성하기 위해 산화된다. 이러한 방법은 "박층 전이(layer transfer)"라고 일컫는다. 두 번째 방법으로, 산소 이온을 실리 콘 기판 웨이퍼의 표면 중 한 표면으로 주입시키고, 산화 실리콘층을 형성하도록 후속하여 기판 웨이퍼를 어닐링 처리함으로써 실리콘 기판 웨이퍼 내에 절연층을 직접 형성할 수 있다. 이러한 방법을 "SIMOX"라 일컫는다.
첫 번째 방법(박층 전이)은 노동 집약적 공정 단계로 인해 비용이 많이 든다. 그 방법은 실리콘용으로 그리고 적당하게는 게르마늄용으로 잘 개발되었지만, 질화갈륨(GaN), 산화아연(ZnO) 등의 대체 반도체 혹은 활성층용으로 사용될 다른 물질용으로는 개발되지 않고 있다. 더욱이, 그 방법은 적절한 직경의 벌크 웨이퍼가 존재하는 반도체 물질에 한정되지만, 탄화규소(SiC), 갈륨비소(GaAs) 혹은 질화갈륨(GaN) 등의 관심 있는 많은 물질에 대해서는 문제가 있다.
두 번째 방법(SIMOX)은 적절한 직경의 벌크 웨이퍼가 존재하고, 사후 주입(post implantation) 어닐링 단계에 의한 매입 산화층의 형성과 이온 주입(ion implantation)이 가능한 물질에 한정된다. 이 방법은 요구되는 장비, 특히 이온 주입과 긴 처리 시간으로 인해 비용이 많이 든다.
실리콘 웨이퍼 상에 이종에피텍셜(heteroepitaxial) 매입 산화층과 반도체층의 후속 증착은 예컨대, H.J. Osten 등의 저서, "실리콘 위에 결정 산화프라세오디뮴의 성장"[Journal of Crystal Growth 235(2002), 제229-234면]과, T. Schroeder 등의 저서, "hex-Pr2O3(0001)/Si(111) 지지 시스템 상의 에피텍셜 Si(111)의 구조, 쌍정 거동 및 계면 조성"[Journal of Applied Physics 98(2005), 제123513-1 - 123513-6면]이라는 논문에서 epi-Si/육방 Pr2O3/Si계에 대해 설명한 바와 같은 SOI 웨이퍼 제조를 위한 제3의 방법을 제공한다. 이러한 방법은 육방 결정 구조를 지닌 산화프라세오디뮴으로 이루어진 절연층을 실리콘 기판 웨이퍼 상에 그리고 후속하여 실리콘층을 절연층 상에 에픽텍셜적으로 증착하는 것을 포함한다.
WO 03/096385A2에도 유사한 방법이 개시되어 있다. 그 방법은 절연층을 위한 물질로서 산화세슘(CeO2), 질화알루미늄(AlN), 산화란탄알루미늄(LaAlO3)을 언급하고 있다. 이러한 물질들은 실리콘과 유사한 격자 상수 및 입방 결정 구조를 갖는다. LaAlO3과 같은 삼원 물질은 절연층의 격자 상수를 중첩 반도체층(예컨대, 실리콘-게르마늄(SiGe))에 적응시키도록 사용될 수 있다. 선택적으로, 비결정 규소산화물의 박층은 실리콘 기판 웨이퍼와 산화 분위기 하에서의 열처리에 의해 에피텍셜 증착된 절연층 사이의 계면에서 성장할 수 있다. 이러한 층은 낮은 유전 상수를 지닌 유전체가 요구되는 경우에 형성되는 것이 바람직하다. WO 03/096385A2에는 이러한 산화규소층의 추가적인 효과에 대해 어떠한 언급도 없다.
WO03/096385A2에 따른 SOI 웨이퍼는, 전자 소자의 생산을 위한 기판으로서 사용할 때, 여러 가지의 문제점이 있는 것으로 밝혀졌다.
격자 상수의 적응(adaptation)은 단지 매우 한정된 범위에서 가능한데, 그 이유는 La2O3, LaAlO3 및 Al2O3은 상이한 결정 구조를 갖기 때문이다. La2O3은 입방 Ia-3 결정 구조를 지닌 반면에, Al2O3은 R3CH 대칭을 갖는 커런덤(corundum) 구조를 갖는다. 양 산화물이 혼합될 때, La/Al 비에 따라 다양한 구조가 생기는데, 예를 들면, LaAlO3은 실온에서 R-3mR 대칭을 갖는 프로브스카이트(perovskite) 모양의 구조를 갖는다. 상이한 구조로 인해, 0 내지 1의 임의의 양호한 비율로 La2O3과 Al2O3을 혼합하는 것이 불가능한데, 그 이유는 혼화성(miscibility) 차이가 존재하기 때문이다. 프로브스카이트 모양의 구조는 단지 약 0.8 내지 약 1.2의 La/Al 비에서 존재한다. 또한, 이러한 구조는 단결정 입방 반도체 물질을 그 위에 에피텍셜 증착하기에 부적절하다.
실리콘 기판으로부터 매입 산화물 격자의 불완전한 디커플링(decoupling)은 a) 부적합한 스트레인, b) 이종구조에서의 물질의 상이한 열팽창 계수로 인한 열적으로 잘못된 정합에 의한 결함 발생을 초래한다. 예컨대, 후자의 영향은 IC 장치의 처리 동안뿐만 아니라 SOI 웨이퍼의 생산에서 열적 램핑(thermal ramping)(어닐링 및 냉각 사이클) 동안 SOI 구조에 미소 균열 형성을 초래한다.
절연층과 박막의 추가의 규소산화층은 함께 불충분한 절연을 제공한다. 에피텍셜 산화물은 대개 전류 경로에 대해 수직으로 배향되어 있고 누설 전류의 방향을 차단하는 결정 경계(grain boundary)의 부재로 인해 어느 정도 높은 누설 전류를 나타낸다. 박막의 비결정 SiO2 층은 또한 직접 터널링 현상 체제에서 두께 값으로 인해 효과적이지 못하다. 모든 경우와 단지 웨이퍼가 고온에서 어닐링 처리될 경우에 두꺼운 SiO2 층을 획득할 수 없다. 그러나 이것은 에피텍셜 산화층의 결정도를 저하시키고, 이에 따라 표면상의 반도체층의 완전한 성장을 위한 근거를 파괴한다. 이는 산화 단계에 후속하여 "보상 어닐(repair anneal)"이 추천되기 때문에 명백해진다(WO03/096385A2의 제5면 제16행 참조). 더욱이, 계면 상태의 밀도의 정확한 제어는 비여진 충전 트래핑 효과(parasitic charge trapping effect)에 의한 매입 산화물에서의 이력 플로팅 바디 효과(hysteretic floating body effect)를 회피하기 위해 요구된다.
따라서, 본 발명의 목적은 결정 품질이 우수한 다양한 물질로 이루어진, 완전히 이완된 혹은 변형된 반도체층 중 어느 하나의 통합(intergration)을 위한 절연층의 격자 치수 조절에 있어서 높은 융통성을 부여하는 SOI(절연 기판상 반도체; "semiconductor on insulator") 구조를 생산하기 위한 기판을 제공하는 데 있다. 본 발명의 다른 목적은 충분한 격자 디커플링과, 반도체층과 기판 웨이퍼 사이의 절연을 획득하는 데 있다. Si 기판과의 계면이 소망하는 응용에 적합한 파라미터를 갖는 계면층의 준비에 의해 정확하게 제어될 수 있는 그러한 산화물 구조를 필요로 한다.
본 발명은,
- 규소를 주성분으로 하는 단결정 기판 웨이퍼(1),
- 전기 절연 물질을 포함하는 2nm 내지 10nm 두께의 제1 비결정 중간층(2),
- 입방 Ia-3 결정 구조와, (Me12O3)1-x(Me22O3)x의 조성(여기서, Me1과 Me2는 각각 금속이고, 0≤x≤1)과, 기판 웨이퍼 물질의 격자 상수에 비해 0% 내지 5%만큼 상이한 격자 상수를 지닌 단결정의 제1 산화층(3)
을 소정의 순서로 포함하는 반도체 웨이퍼에 관한 것이다.
본 발명은 또한 전술한 반도체 웨이퍼를 제조하기 위한 제1 방법에 관한 것 으로서,
- 기판 웨이퍼(1)를 마련하는 단계,
- 기판 웨이퍼(1)의 적어도 한 표면 상에 제1 산화층(3)을 에피텍셜 증착하는 단계,
- 그 결과로 생긴 층상 웨이퍼를 10 내지 100분 동안 200 내지 1000℃의 온도에서 10-6 mbar 내지 1 bar의 부분 압력으로 산소를 포함하는 분위기 하에서 열처리하여 기판 웨이퍼(1)와 1 산화층(3) 사이의 경계에 제1 비결정 중간층(2)을 형성하는 단계
를 소정의 순서로 포함한다.
본 발명은 또한 전술한 반도체 웨이퍼를 제조하기 위한 제2 방법에 관한 것으로서,
a) Si(111)의 결정 격자 배향을 지닌 기판 웨이퍼(1)를 마련하는 단계,
b) 육방 결정 구조와, (Me12O3)1-x(Me22O3)x의 조성(여기서, Me1과 Me2는 각각 금속이고, 0≤x≤1)과, 기판 웨이퍼 물질의 격자 상수에 비해 0% 내지 5%만큼 상이한 격자 상수를 지닌 단결정의 제1 산화층(31)을 기판 웨이퍼(1)의 적어도 한 표면 상에 에피텍셜 증착하는 단계,
c) 그 결과로 생긴 층상 웨이퍼를 10 내지 100분 동안 200 내지 1000℃의 온도에서 10-6 mbar 내지 1 bar의 부분 압력으로 산소를 포함하는 분위기 하에서 열처리하여 육방 결정 구조를 갖는 제1 산화층(31)을 입방의 Ia-3 결정 구조를 지닌 제 1 산화층(3)으로 변환시켜 또 기판 웨이퍼(1)와 제1 산화층(3) 사이의 경계에 제1 비결정 중간층(2)을 형성하는 단계
를 소정의 순서로 포함한다.
본 발명에 따른 SOI 구조를 생산하기 위한 기판은 결정 품질이 우수한 다양한 물질로 이루어진, 완전히 이완된 혹은 변형된 반도체층 중 어느 하나의 통합을 위한 절연층의 격자 치수 조절에 있어서 높은 융통성을 제공할 수 있고, 충분한 격자 디커플링과, 반도체층과 기판 웨이퍼 사이를 절연할 수 있다.
제1 단계 a)(도 1 및 도 2 참조)에 있어서, 단결정 규소를 주성분으로 하는 단결정 기판 웨이퍼(1)가 제공되며, 그것은 양호하게는 90% 내지 100%의 규소, 보다 양호하게는 98% 내지 100%의 규소로 이루어져 있다. 기판 웨이퍼는 규소 기술 분야에서 일반적으로 알려진 보통의 도펀트 혹은 불순물을 포함할 수 있다. 기판 웨이퍼(1)는 Si(001), Si(111) 혹은 Si(110)의 결정 격자 배향을 갖는 것이 바람직하다.
본 발명에 따르면, 단결정의 제1 산화층(3)은 상기 방법의 단계 b)에서 기판 웨이퍼(1)의 적어도 한 표면 상에 에피텍셜 증착된다(도 1 및 도 2 참조). 제1 산화층(3)은 (Me12O3)1-x(Me22O3)x의 조성을 가지며, 여기서 Me1과 Me2는 각각 금속이다. 100%의 혼화성(miscibility)을 보장하기 위해, 그것의 산화물 Me12O3 및 Me22O3 이 Ia-3 대칭을 갖는 그러한 금속 Me1 및 Me2를 사용하는 것이 바람직하다. 양호하게는, Me1 및 Me2 각각은 희토류 금속이거나 전이 금속이며, Me1은 프라세오디뮴이고 Me2는 이트륨인 것이 가장 바람직하다. Pr2O3은 Si에 대해 약 2%이면 너무 많고, Y2O3은 약 2%이면 너무 작다. 따라서 이러한 혼합은 50:50 근거, 즉 Si의 격자 치수를 충족시키도록 (Pr2O3)0.5(Y2O3)0.5에서 허용된다. 더욱이, 그것은 단계 d)에서 후술하는 바와 같이 Pr2O3로 끝나고 "내부 산소 리저버(internal oxygen reservoir)" PrO2의 산화에 의해 통합되도록 하는 장점을 제공한다. 그러나 이는 여러 가능성들 중 단지 일례에 불과하다. 지수 x는 부등식 0≤x≤1, 바람직하게는 부등식 0＜x＜1을 만족하며, 제1 산화층(3)의 격자 상수가 기판 웨이퍼 물질의 격자 상수에 비해 0% 내지 5%, 양호하게는 1% 내지 2%만큼 상이하게 되도록 채택된다. 산화물들 중 어느 것도 Si의 격자 치수를 충족하지 않는다. 그것은 단지 혼합에 의해 완전하게 정합될 수 있다.
양호하게는, 제1 산화층(3)은 균일한 조성을 지니며, 이에 따라 그 전체 두께에 걸쳐 균일한 격자 상수를 지닌다. 그러나 조성 구배를 이용하여 즉시 시작하는 것도 가능하다. 양호하게는, 제1 산화층(3)의 두께는 적어도 1nm이다.
제1 산화층(3)은 입방의 Ia-3 결정 구조를 갖는다. 대부분의 경우, 특히 기판 웨이퍼(1)의 표면이 (001) 혹은 (110) 배향으로 될 경우, 제1 산화층(3)은 단계 b)에서 기판 웨이퍼(1)의 표면 상에서 직접 에피텍셜 성장될 수 있다. 그러나 기 판 웨이퍼(1)가 (111) 배향 표면을 지닐 경우, 입방 Ia-3 산화물을 직접 성장시키는 것이 항시 가능한 것은 아니다. 예컨대, Pr2O3은 S(111) 표면 상에서 육방 상으로서 성장한다. 입방 산화물의 직접 성장이 불가능할 경우, 육방 결정 구조를 지닌 제1 산화층(31)은 단계 b)에서 기판 웨이퍼(1)의 적어도 한 표면 상에 증착된다. 이러한 층은 그 다음 입방 Ia-3 결정 구조를 지닌 (열역학적으로 안정한) 제1 산화층(3)으로 변환된다. 이러한 상 변환은 후술하는 바와 같이 단계 e)의 열처리 단계 동안 자동적으로 달성된다. 상기 열처리를 상 변환과 계면 최적화 단계로 분할하는 것도 또한 가능하다.
선택 단계 c)(도 1 및 도 2 참조)에 있어서, 단결정의 제2 산화층(4)은 제1 산화층(3)의 표면 상에 에피텍셜 증착될 수 있다. 제2 산화층(4)은 또한 입방 Ia-3 결정 구조와, (Me32O3)1-y(Me42O3)y의 조성을 가지며, 여기서 Me3과 Me4는 각각 금속이다. 100%의 혼화성을 보장하기 위해, 그것의 산화물 Me32O3 및 Me42O3 이 Ia-3 대칭을 갖는 그러한 금속 Me3 및 Me4를 사용하는 것이 바람직하다. 양호하게는, Me3 및 Me4 각각은 희토류 금속이거나 전이 금속이며, Me3은 프라세오디뮴이고 Me4는 이트륨인 것이 가장 바람직하다. 지수 y는 부등식 0≤y≤1, 양호하게는 부등식 0＜y＜1을 만족한다. 제2 산화층(4)은 그 층의 두께에 따라 변하는 조성을 갖는다. y는 제1 산화층(3)의 경계에서 값 y1로부터 시작하고, 제2 산화층(4)의 두께에 걸쳐 그 물질의 격자 상수의 변화를 얻기 위해 제2 산화층(4)의 두께에 걸쳐 변한다. 지수 y는 제2 산화층(4)의 표면에서 값 y2로 끝난다. 상기 값 y1은 한정된 결함 빈도를 갖는 단결정 산화물 성장을 보장하기 위해 제1 산화층(3)과의 경계에서의 제2 산화층(4)의 격자 상수가 제1 산화층(3)의 물질의 격자 상수에 비해 0% 내지 2% 만큼 상이하도록 선택된다. 양호하게는, 값 y2는 층들 간의 격자 정합을 얻기 위해 제2 산화층(4)의 표면 상에 증착될 층의 격자 상수에 대해 종속적으로 선택된다. 제2 산화층(4)의 결함 빈도를 최소화시키기 위해, y1과 y2 사이의 농도 구배(concentration gradient)의 변화에 의한 그 격자 상수의 변화는 관심 대상의 산화물 성분에서 한편으로는 스트레인 효과와 다른 한편으로는 결함 핵형성 에너지 간의 상호 작용에 대해 최적화되는 것이 바람직하다.
제2 산화층(4)의 표면 상에 증착될 임의의 추가의 층(예컨대, 단결정 반도체 물질로 이루어진 표면층(8) 혹은 제3 산화층(50))이 제1 산화층(3)과 대략 동일한 격자 상수를 지닐 경우 단계 c)를 생략할 수 있다. 그렇지 않을 경우, 값 y1을 인접하는 제1 산화층(3)의 격자 상수에 적응시키고, 제2 산화층의 조성을 적절한 방법으로 그 두께를 가로질러 변화시키고, 증착될 다음 층의 격자 상수에 적응된 값 y2로 끝나는 것을 허용하는 단계 c)를 수행하는 것이 바람직할 수 있다.
또 다른 선택 단계 d)(도 2 참조)에 있어서, 입방 Ia-3 결정 구조와 Me52O3의 조성을 지닌 단결정의 제3 산화층(50)이 제2 산화층(4)의 표면에 에피텍셜 증착된다. Me52O3은 3＜w≤4를 만족하는 Me52Ow의 조성을 갖는 더 높은 산화물을 또한 산화시킬 수 있는 금속 산화물이다. 통상적인 예는 w가 3 내지 4 범위에 속하는 다양한 산화물 상 Me52O3을 보여주는 프라세오디뮴(Pr)과 테르븀(Tb)이지만, 특별한 경우 산화세슘(CeO2), 산화네오디뮴(NdO2)(여기서, w=4)일 수 있다. 상기 단계 d)는 단계 c) 이후와 단계 e)의 이전에 행해진다. 만약 이러한 단계가 적용되면, Me52O3으로 이루어진 제3 산화층(50)은 더욱 산화될 것이며, 이에 따라 후속하는 단계 e) 동안 3＜w≤4를 만족하는 Me52Ow로 이루어진 제3 산화층(51)으로 변환된다. 후자의 층은 이하의 단계 h)에서 후술하게 될 추가의 열처리 동안 제2 비결정 중간층(7)의 형성을 용이하게 하는 산소 리저버로서의 역할을 한다. 이러한 층의 두께는 1nm 내지 10mn의 범위에 속하는 것이 바람직하다.
추가의 단계 e)(도 1 및 도 2)에 있어서, 그 결과로 생긴 층상 웨이퍼는 10 내지 100분 동안 200 내지 1000℃의 온도, 양호하게는 300 내지 600℃의 온도에서 10-6 mbar 내지 1 bar의 부분 압력으로 산소를 포함하는 분위기 하에서 열처리된다. 산소는 분자 산소(O2 혹은 오존 O3)의 형태로 혹은 일산화질소(N2O)와 같은 산소 합성물 혹은 원자 산소의 형태로 공급될 수 있다. 산소 함유 플라스마를 사용하는 것도 또한 가능하다. 이러한 열처리는 기판 웨이퍼(1)와 제1 산화층(3) 사이의 계면에 제1 비결정 중간층(2)을 형성한다. 제1 비결정 중간층(2)은 2nm 내지 100nm, 양호하게 3nm 내지 10nm의 두께를 갖는다. 제1 산화층(3)의 재질에 따라, 제1 비결정 중간층(2)은 산화규소, 금속 규산염 혹은 이들 양자를 포함한다. 제1 중간 비결정층(2)의 두께는 열처리 조건(온도, 지속 시간, 산소 부분 압력, 제공되는 산소의 형태)에 의해 결정된다. 따라서 열처리 조건들은 소망하는 두께, 나아가 소 망하는 전기 특성을 지닌 중간 비결정층(2)을 얻기 위해 선택된다. 제1 비결정 중간층(2)의 용도는 이중으로 되는데, 다시 말해서 첫 번째 용도는 열적으로 잘못된 정합 문제(결점 생성, 막 균열 등)를 회피하기 위해 강성의 Si 기판 웨이퍼(1)로부터 제1 산화층(3)의 격자와 선택의 추가 산화층을 분리하는 것이고, 두 번째 용도는 엔지니어드 웨이퍼(engineered wafer) 구조의 전기 특성을 최적화시키는 것이다(통상 1V에서 10-8 A/cm2 미만의 누설 전류; 4 내지 16 사이의 유효 유전 상수 값을 갖는 용량, 1012/cm2의 계면 상태의 밀도, 10MV/cm 이내의 박스 산화물의 높은 항복 전계(breakdown field) 등).
예컨대, 실리콘 기판 웨이퍼(1)와 제1 산화층(3) 사이의 경계의 사후 증착 산화는 Si(111) 상의 단결정 입방 Y2O3 산화층의 경우 600℃에서 30분 동안 분자 산소의 1기압에서 상기 시스템을 가열함으로써 실행되고, 그 결과 규산이트륨으로 이루어지는 6nm 두께의 비결정 중간층(2)을 만든다. 이종구조의 구조적 특징과 전기적 특징의 개량과 관련한 비결정 중간층(2)의 유효성은 아래의 방법으로 제어된다. 상기 구조에 관하여, 강성 실리콘 기판(1)으로부터 산화막의 디커플링은 입방 Y2O3 막이 처리 후에 완전히 이완된다는 사실에 근거하여 제어된다. 특히, 산화막 구조의 기판 유도 변형은 해제되고, 단결정 산화막은 비결정 중간층(2) 상에서 부유하여 그것의 벌크 구조가 대응하는 격자 공간을 갖게 되는 방식을 채택한다. 이러한 상황에서, 열적으로 잘못된 정합 문제를 회피하기 때문에 Y2O3 막은 견고하게 결합 된 Y2O3/Si(111) 이종구조의 경우에 대해 개선된 결정 성질을 나타낸다. 전기 특성을 고려하면, 비결정 중간층은 ±1V에서의 누설 전류를 10-8 A/cm2 이하의 값으로 감소시키며, 8MV/cm 정도의 유전 항복 전계를 얻게 된다. 더욱이, 1011/cm2 이하의 계면 상태 밀도는 추가의 가스 처리(예컨대, 가스 어닐링 형성 등)를 적용한 이후 비결정 중간층의 형성에 의해 실현될 수 있다.
특정의 두께를 지닌 이러한 제1 비결정 중간층(2)의 형성은 적어도 산화층(3)을 통해 후자의 층과 실리콘 기판 웨이퍼(1) 사이의 계면으로 대기로부터의 산소 확산을 필요로 한다. 산화층의 더미는 수십 나노미터의 두께를 가질 수 있다. WO03/096385A2와 비교하면, 이러한 확산은 본 발명에 따라 제1 산화층(3)과 선택 추가의 산화층에 지정된 물질에 의해 현저하게 용이해진다. 산화물에서 산소 전도도는 이온 전도의 특별한 경우이다. 질량 이송은 임의의 경우에 호스트 매트릭스(host matrix)의 소정의 신축성을 필요로 하는 특별한 격자 사이트(간극, 결함 등)로 함유된 이온, 이러한 경우 산소 음이온의 호핑 공정(hopping process)에 의해 발생한다. Ia-3 결정 구조를 지닌 Me2O3 산화물은 소위 말하는 주문형 산소 공공 결정 구조에 속한다. Ia-3 결정 구조를 지닌 Me2O3 산화물의 이러한 고유의 공공 구조는 200℃의 온도에서 조차도 산소의 확산을 허용하도록 결정 격자의 신축성을 제공하여 이러한 화합물을 공지된 최상의 산소 도체로 여긴다. 본 발명자는 만약 제1 산화층(3)이 Ia-3 대칭을 지닌 (Me12O3)1-x(Me22O3)x로 이루어질 경우, 충분히 두꺼운 제1 비결정 중간층(2)이 상대적으로 저온에서 조차도 단계 e)의 열처리 동안 형성될 수 있다는 것을 발견하였다. 저온 산화 어닐은 에피텍셜 산화층의 결정도를 보존할 수 있다. 일반적으로, 고체 상태 화학 작용의 탬(Tamm) 법칙에 따르면, 산화물 내의 이온 이동도는 용융 온도의 대략 절반 이내의 온도에 대해서는 무시할 수 있다. 그러나 본 발명은 탬 법칙이 양이온이 아니라 입방 Ia-3 결정 구조의 산소 부분 격자를 붙들도록 공지되어 있다는 점에 있어서 중요하다. 특히, 입방 Ia-3 결정 구조의 용융 온도가 통상 2000℃ 보다 훨씬 높기 때문에, 실질적인 금속 양이온 질량 이동은 1000℃ 이하에서 일어나지 않지만 300℃ 정도로 낮은 온도에서 조차도 높은 산소 이동도가 감지된다. Ia-3 결정 구조를 지닌 A2O3 산화물의 이러한 특성은 산화 분위기에서 한편으로 소망하는 특성을 지닌 산화층(3, 4, 50)을 포함하는 버퍼 산화막 아래에 비결정 중간층(2)을 준비하기 위해 그러나 다른 한편으로 Si 기판 웨이퍼(1)로 원하지 않는 금속 양이온의 확산을 피하기 위해 큰 온도 윈도우를 개방시킨다. Si 기판의 금속 오염은 엄격하게 회피되어야 하는데 그 이유는 이러한 불순물은 일반적으로 웨이퍼 구조의 전기 특성(캐리어 수명, 이동도 등)에 부정적인 영향을 미치는 것으로 알려져 있기 때문이다.
선택 단계 d)가 단계 e) 이전에 수행되었을 경우, 단계 e)의 열처리는 제1 비결정 중간층(2)을 형성할 뿐만 아니라, 전술한 바와 같이 제3 산화층(50)의 Me52O3을 Me52Ow(여기서, w는 3＜w≤4)로 더 산화시켜 그것을 제3 산화층(51)로 변환시킨다(도 2 참조). Me5가 프라세오디뮴이고 w=4 일 경우, 산화 이후에 즉, PrO2가 형성된다. 이러한 층은 추가의 단계 h)에서 내부 산화 리저버 역할을 한다.
선택 단계 f)(도 2 참조)에 있어서, 단결정의 제4 산화층(6)은 제3 산화층(51)의 표면 상에 에피텍셜 증착될 수 있다. 제4 산화층(6)은 또한 입방 Ia-3 결정 구조와 (Me62O3)1-z(Me72O3)z의 조성을 지니며, 여기서, Me6과 Me7은 각각 금속이다. 100%의 혼화성을 보장하기 위해, 그것의 산화물 Me62O3 및 Me72O3이 Ia-3 대칭을 갖는 그러한 금속 Me6 및 Me7을 사용하는 것이 바람직하다. 양호하게는, Me6 및 Me7 각각은 희토류 금속, 스칸듐(Sc), 이트륨(Y) 혹은 망간(Mn) 등의 전이 금속, 혹은 인듐(In), 탈륨(Tl), 안티몬(Sb) 혹은 비스무스(Bi) 등의 주 그룹 금속이다. 지수 z는 부등식 0≤z≤1, 바람직하게는 부등식 0＜z＜1을 만족한다. 제2 산화층(4)과 유사하게, 제4 산화층(6)은 층의 두께에 따른 변하는 조성을 갖는다. z는 제3 산화층(51)과의 계면에서 z1 값으로 시작하며, 그 두께를 가로질러 제4 산화층(6)의 물질의 격자 상수 변화를 얻기 위해 제4 산화층(6)의 두께를 가로질러 변한다. z는 제4 산화층(6)의 표면에서 z2 값으로 끝난다. 값 z1 뿐만 아니라 금속 Me6 및 me7은 제3 산화층(51)과 제4 산화층(6)의 경계에서 그 제4 산화층(6)의 격자 상수가 제3 산화층의 격자 상수와 정합하도록 선택될 수 있다. 또한, 양호하게는, 값 z2 뿐만 아니라 금속 Me6 및 Me7은 제4 산화층(6)의 표면 상에 증착될 층의 격장 상수에 따라 이들 층들 사이에 격자 정합을 얻기 위해 선택된다.
단계 f)는 단지 단계 d) 및 단계 e)와 관련하여 d)→e)→f) 순으로 수행되는 것이 바람직하다. 단계 d)가 생략될 경우, 즉 Me52Ow로 이루어진 제3 산화층(50)이 Me52Ow(여기서, w는 3＜w≤4)로 산화된 이후 증착될 경우, 제4 산화층(6)이 존재할 필요가 없게 된다. 제4 산화층(6)은 원래 격자 상수를 제3 산화층의 값으로부터 추가로 제4 산화층(6)의 표면 상에 증착될 추가의 층, 예컨대 반도체 물질로 이루어진 표면층(8)의 값으로 적응시키는 역할을 한다.
심지어 Me52Ow(여기서, w는 3＜w≤4)로 이루어진 제3 산화층(51)이 제공되더라도, 제4 산화층(6)의 표면 상에 증착될 임의의 추가의 층(예컨대, 단결정 반도체 물질로 이루어진 표면층(8))이 제3 산화층(3)과 대략 동일한 격자 상수를 지닐 경우 단계 f)를 생략할 수 있다. 그렇지 않을 경우, 값 z1을 인접하는 제3 산화층(51)의 격자 상수에 적응시키고, 제4 산화층의 조성을 적절한 방법으로 그 두께를 가로질러 변화시키고, 증착될 다음 층의 격자 상수에 적응된 값 z2로 끝나는 것을 허용하는 단계 f)를 수행하는 것이 바람직할 수 있다(격자 상수의 예들이 도 3 및 도 4에 도시되어 있다).
전술한 "격자 상수에 적응(adapted to the lattice constant)" 이란 표현은 정의된 방식으로 격자 정합 혹은 격자 잘못된 정합 중 어느 하나를 의미할 수 있다. 만약 다음 층이 압력으로 변형된 층일 경우, 인접하는 산화층은 다음 층에 비해 더 작은 격자 상수를 가져야 한다. 만약 다음 층이 인장 변형을 보일 경우, 인접하는 산화층은 더 큰 격자 상수를 가져야 한다. 이러한 원리는 산화층과 단결정 반도체 물질로 이루어진 표면층(8) 사이의 임의의 계면에 대해 유효하다. 예컨대, 순수 규소로 이루어진 표면층(8)의 경우, 2% 이상의 부적합에 의한 인장 변형은 더 높게 충전된 캐리어 이동도로 인한 IC 상대 성능 증가를 달성하기 위해 요구된다.
적어도 실리콘 기판 웨이퍼(1), 제1 비결정 중간층(2) 및 제1 산화층(3)을 포함하는, 본 발명에 따른 층상 반도체 웨이퍼는 반도체 물질로 이루어진 표면층(8)의 에피텍셜 증착용 기판으로서 유리하게 사용될 수 있다. 이러한 층은 추가의 선택 단계 g)(도 1 및 도 2 참조)에서 제1 산화층(3)의 표면(즉, 단계 a), b) 및 e) 이후, 도 1 및 도 2 참조) 혹은 제2 산화층(4)의 표면(즉, 단계 a), b), c) 및 e) 이후, 도 1 참조) 혹은 제3 산화층(51)의 표면(즉, 단계 a), b) 및 e) 이후, 도 2 참조) 혹은 제4 산화층(6)의 표면(즉, 단계 a), b), c), d), e) 및 f) 이후, 도 2 참조) 상에 증착될 수 있다.
표면층(8)의 반도체 물질은 예컨대, 규소(Si), 게르마늄(Ge), 실리콘-게르마늄(Si1 - aGea, 0＜a＜1), 탄화규소(SiC) 등의 IV 군 반도체; 갈륨인(GaP), 알루미늄인(AlP), 질화칼륨(GaN), 갈륨비소(GaAs), 알루미늄비소(AlAs), 인듐비소(InAs), 질화인듐(InN), 인듐인(InP), 갈륨 인듐 인(Ga0 .51In0 .49P) 혹은 인듐 비소 인(In0 .51As0 .49P)과 같은 GaAs 격자와 완전하게 정합하는 반도체 등의 III-V 반도체; 황화 아연(ZnS) 및 산화 아연(ZnO) 등의 II-VI 반도체일 수 있다. 모든 물질들은 단결정이다.
산화층의 더미는 입방 Ia-3 결정 구조와 어떤 경우에 기판 웨이퍼(1)와 동일한 배향(즉, Si(001) 웨이퍼 상의 (001), Si(110) 웨이퍼 상의 (110) 및 Si(111) 웨이퍼 상의 (111))을 갖는다. 표면층(8)은 다음과 같은 구조와 배향을 지닐 수 있다. 만약 Si(001) 웨이퍼가 기판(1)으로 사용될 경우, 표면층(8)은 또한 입방 결정 구조와 (001) 배향을 갖는다. 만약 Si(110) 웨이퍼가 기판(1)으로 사용될 경우, 표면층(8)은 또한 입방 결정 구조와 (110) 배향을 갖는다. 만약 Si(111) 웨이퍼가 기판(1)으로 사용될 경우, 표면층(8)은 입방 결정 구조와 (001) 배향 또는 육방 결정 구조와 (0001) 배향 중 하나를 가질 수 있다.
표면층(8)은 이완 혹은 변형될 수 있다. 만약 그것을 반도체 물질의 변형된 층을 증착에 쓰려고 할 경우, 이 층의 두께는 이유기자정합 성장(pseudomorphic growth)을 위한 임계 두께를 초과해서는 안 된다.
표면층(8)은 목표로 정한 응용에 따라 10nm 내지 50㎛의 두께를 갖는 것이 바람직하다.
추가의 선택 단계 h)에 있어서, 그 결과로 생긴 층상 웨이퍼를 10 내지 100분 동안 200 내지 1000℃의 온도, 양호하게는 300 내지 600℃의 온도에서 열처리하여 제4 산화층(6)과 표면층(8) 사이의 계면에 제2 비결정 중간층(7)을 형성한다. 이러한 제2 비결정 중간층(7)은 양호하게는 0.5nm 내지 100nm, 더 양호하게는 2nm 내지 100nm, 가장 양호하게는 3nm 내지 10nm의 두께를 갖는다. 인접하는 산화층(일반적으로 제4 산화층(6))의 재질에 따라, 제2 비결정 중간층(7)은 산화규소 혹은 금속 규산염 혹은 양자를 포함한다. 제2 비결정 중간층(7)의 중요성은 응용에 따라 좌우된다. 예컨대, 완전히 고갈된 CMOS 기술의 경우, 너무 높은 용량과 에피텍셜 산화층의 누설 값으로 인해 바람직하지 못한 백 채널과 크로스 톡 효과(cross talk effect)를 회피하는 것이 요구된다.
제2 중간 비결정층(7)의 두께는 열처리의 조건(즉, 온도와 지속 시간)에 의해 결정된다. 예컨대, 프라세오디뮴 규산염으로 이루어진 5nm 두께의 비결정 중간층(7)은, 이종구조가 보호성 질소 분위기에서 600℃에서 30분 동안 어닐 처리될 때, 에피텍셜 실리콘층(8)과 매립된 PrO2 층(51)을 지닌 버퍼 산화층(6) 사이에 형성되는 것을 발견하였다. 제2 비결정 중간층(7)은 제1 비결정 중간층(2)과 동일한 목표 즉, 열적으로 잘못된 정합 문제를 피하고 전기 특성을 향상시키기 위해 강성의 지지 이종구조로부터 반도체층(8)을 분리시키는 목표에 도움을 준다. 통상의 파리미터들은 비결정 중간층(2)의 준비와 관련한 설명에서 수록되어 있다.
선택 단계 h)는 표면층(8)을 단계 g) 즉, 단지 단계 g)와 관련하여 증착시킨 후 적용되는 것이 바람직하다.
단계 h)는 두 단계 사이에서 층으로 이루어진 웨이퍼의 냉각 없이 단계 g) 직후에 수행되는 것이 바람직하다. 이는 고품질의 전기 특성(절연, 낮은 충전 트래핑 밀도 등)을 보장할 뿐만 아니라 산화물과 표면층(8)의 반도체의 상이한 열팽창 계수에 의한 결함 생성을 피할 수 있도록 해준다.
특정 두께의 제1 비결정 중간층(2)의 형성은 적어도 제1 산화층(3)을 통해 상기 분위기로부터 제1 산화층과 실리콘 기판 웨이퍼(1) 사이의 계면으로의 산소 확산을 필요로 한다. 제2 비결정 중간층(7)을 형성할 때와 마찬가지로, 반도체 웨이퍼의 표면은 반도체 물질로 이루어진 표면층(8)으로 피복되어 있으며, 산소 함유 분위기로부터 반도체 웨이퍼로의 산소 확산은 실질적으로 차단된다. 따라서 반도 체 물질로 이루어진 표면층(8) 사이의 계면을 산화시키기 위해 산소 함유 분위기를 사용하는 것이 거의 불가능하게 된다. 그럼에도 불구하고 이러한 산화가 제2 비결정 중간층(8)의 형성을 위해 필요하기 때문에, 내부 산소 공급원을 산화층 더미로 통합시키는 것이 바람직할 수 있다. 이러한 역할은 Me52Ow(여기서, w는 3＜w≤4)으로 이루어진 전술한 제3 산화층(51)(전술한 바와 같이 단계 d)에서 Me52O3 층의 증착과 단계 e)에서 이러한 층의 산화에 의해 생성)에 의해 취해지는 것이 바람직할 수 있다.
단계 h)에서 열처리 동안 Me52Ow는 다시 Me52O3으로 환원된다. 여분의 산소는 제4 산화층(6)(존재할 경우)을 통해 용이하게 확산될 수 있고, 반도체 물질로 이루어진 표면층(8)과 인접하는 산화층(예컨대, 제4 산화층(6)) 사이의 계면에서 반도체 물질을 산화시킬 수 있다. 예컨대, PrO2는 정상 조건하에서 안정한 산화 화합물이다. 그러나 반도체 물질과의 접촉 상태에서, 계면에서의 산화 반응은 PrO2에서 상대적으로 느슨하게 결합된 격자 산소에 의해 용이하게 된다. 그 결과, PrO2는 외부 산소 공급이 차단될 때 300℃ 이상의 온도에서 Pr2O3으로 환원되고, 반도체 막의 산화물이 계면에 형성된다. 접촉 상태로 있는 물질에 따라, Pr2O3은 예컨대, SiO2의 경우와 마찬가지로 이러한 반도체 산화물과 혼합되어 프라세오디뮴 규산염을 형성할 수 있다.
WO03/096385A2와 비교하면, 본 발명에 따른 반도체 웨이퍼는 다음과 같은 장점을 갖는다.
우선, 본 발명자는 격자 파라미터를 조절 가능한 입방 I-3 구조를 지닌 혼합된 금속 산화물들은 에피텍셜 성장법을 이용하여 실리콘 기판 웨이퍼 상에 용이하게 증착될 수 있다는 것을 발견하였다. 이들 산화물은 육방(AlN: P63mc) 혹은 삼사정계(LaAlO3: R-3mR) 대칭을 지닌 WO03/096385A2에 주어진 조절 가능한 격자 파라미트를 갖는 물질보다 훨씬 양호하게 입방 결정 격자 실리콘에 적당하다.
추가적으로, 본 발명은 WO03/096385A2의 경우와 마찬가지로 고도로 특수화된 계(system)를 항시 생기게 하는 이종에피텍셜 접근법의 고유의 융통성 부족을 해소한다. 본 발명의 혼합된 버퍼 산화물 접근법은 주기계에서 매우 일반적인 입방 Ia-3 A2O3 결정 구조를 기초로 하고 있기 때문에, 표면층(8)을 위한 큰 수의 귀한 반도체 물질의 채택을 가능하게 해준다.
일례로서, 도 3은 Me62O3 및 Me72O3 뿐만 아니라 아마도 Me12O3, Me22O3, Me32O3 혹은 Me42O3으로 사용할 수 있는 다양한 입방 금속 산화물의 0.5 단위 셀 치수(Å; 1Å=0.1nm)를 도시한 그래프이다. 모든 입방 Me2O3 Ia-3 결정 구조의 단위 셀 치수는 가장 일반적인 입방 반도체 구조의 격자의 2배인 적은 퍼센트 내에 속한다. 이러한 방법으로, 입방 반도체 상의 이러한 산화물의 이종에피텍시는 가장 조밀한 구성으로서 (2×2) 동시 격자의 형상을 생기게 한다. 격자 정합 기회의 용이 한 평가를 위해, 입방 반도체의 단위 셀 치수(도 4 참조)는 입방 Me2O3 Ia-3 산화물의 격자 치수 값의 절반에 필적한다(도 3 참조).
도 3 및 도 4는 기판 웨이퍼(1)가 Si(001) 표면 배향을 가질 경우 적용될 수 있다. 이러한 이원 금속 산화물들 중 2개를 혼합함으로써, 이원 산화물의 격자 상수들 사이의 전체 범위 격자 상수를 얻을 수 있다. 입방 Ia-3 결정 구조를 지닌 모든 이원 금속 산화물은 100% 혼화되기 쉽다. 따라서 한편으로 실리콘 기판 웨이퍼(1)(Me12O3, Me22O3, Me32O3, Me42O3), 다른 한편으로 표면 층(8)의 반도체 물질(Me62O3, Me72O3)에 알맞은 적절한 금속 산화물을 쉽게 선택할 수 있다. 도 3에서 알 수 있는 바와 같이, 약 0.47nm 내지 약 0.57의 넓은 범위의 0.5 유닛 셀 치수를 이용할 수 있다. 도 4에는 표면층(8)을 위한 물질로서 사용될 수 있는 몇몇 입방 반도체 물질의 단위 셀 치수(Å)가 도시되어 있다. 짙은 회색 영역은 단지 Me2O3 Ia-3 산화물과 희토류 원소인 Me의 혼합에 의해 정합될 수 있는 격자 파라미터의 범위에 걸쳐 있다. 회색 영역은 Me2L3 Ia-3 산화물과 희토류 원소, 전이 금속 혹은 주 그룹 원소인 Me의 혼합에 의해 정합될 수 있는 격자 파라미터를 포함한다. 엷은 회색 영역은 Me2L3 Ia-3 산화물과 희토류 원소인 Me의 혼합에 의해 ±4% 내에 정합될 수 있는 격자 파라미터에 걸쳐 있다.
도 5 및 도 6에는 기판 웨이퍼가 Si(111) 표면 배향을 갖는 경우에 상당하는 데이터가 도시되어 있다. 도 5에는 도 3에 도시된 것과 동일한 입방 금속 산화물 의 (111) 표면 단위 셀 치수(Å)가 도시되어 있다. 도 6에는 표면 층(8)을 위한 물질로서 사용될 수 있는 다양한 육방 반도체 물질의 (0001) 표면 단위 셀 치수(Å)가 도시되어 있다. 모든 입방 (111) Me2O3 Ia-3 결정 표면의 표면 단위 셀 치수는 가장 일반적인 입방 반도체 구조의 (0001) 기본 평면의 2배인 적은 퍼센트 내에 속한다. 이러한 방법으로, (111) 배향을 지닌 이들 입방 산화물 상에서 (0001) 배향된 육방 반도체의 이종에픽텍시는 가장 조밀한 구성으로서 (2×2) 동시 격자의 형상을 생기게 한다. 격자 정합 기회의 용이한 평가를 위해, 육방 반도체의 (0001) 단위 셀 치수(도 6 참조)는 입방 (111) Me2O3 Ia-3 산화물 표면 평면의 격자 치수 값의 절반에 필적한다(도 5 참조). 도 6의 음역은 도 4의 것과 동일한 의미를 갖는다.
또한, 동일한 하나의 물질로 된 표면층(8)은 종종 완전히 이완 혹은 변형된 방식으로 통합될 수 있다. 이러한 접근법의 높은 융통성은, 원칙적으로 지금까지 이루지 못한 구조적 성질(1012/cm2 이하의 결함 빈도) 또는 지금까지 실현하지 못했던 신규 물질을 위한 통합 접근법을 향한 길이 심지어 열려 있는, Si 기술적 플랫폼 상에 에피텍셜층계를 준비하는데 장점을 제공한다.
다른 중요한 장점은, Ia-3 구조를 지닌 금속 산화물들이 이들의 높은 산소 전도도로 널리 알려져 있다는 점이다. 이러한 특징 외에 예컨대, PrO2 형태로 내부 산소 리저버를 통합하는 옵션은 에피텍셜 산화층(3-6)과 Si 기판 웨이퍼(1) 사이에, 필요에 따라 에피텍셜 산화층(3-6)과 표면층(8) 사이에 비결정 중간층(2, 7)을 형성하는 장점을 제공한다. 이러한 중간층은 열적으로 잘못된 정합뿐만 아니라 기하학적 격자의 잘못된 정합에 의한 결함 발생을 피하기 위해 격자를 분리하는 데 중요하다. 확실하게, 에피텍셜 증착된 표면층(8)의 우수한 구조적 성질은 그것의 전기 특성(충전 캐리어 이동도, 수명, 평균 고장 수명 등)의 우수한 특징으로 변형된다. 또한, 비결정 중간층(2, 7)은 이종구조의 전기 특성(산화물의 절연, 용량, 계면 트랩 등)을 조절하는 데 중요한 역할을 한다.
추가적으로, Y2O3과 같은 몇몇 Ia3 A2O3 산화물은 높은 열전도도와, 고도로 소형화된 마이트로일렉트로닉스 장치 분야의 많은 응용에 있어서 유리하다는 것을 보여준다.
본 발명은 단지 에피텍셜 증착과 열처리 단계에 의해서만 고품질 SOI 웨이퍼를 제조할 수 있도록 해준다. 본 발명은 어떠한 소자 구조가 없는 순수한 실리콘 웨이퍼에 바람직하게 응용된다. 본 발명에 따른 층은 실리콘 웨이퍼의 적어도 1개의 완전히 평탄한 표면 상에 바람직하게 증착된다.
층의 에피텍셜 증착 방법
반도체뿐만 아니라 빅스바이트(bixbyite) 혼합 산화물 성분 양자는 물리 기상 증착법(PVD) 혹은 화학 기상 증착법(CVD) 중 어느 하나에 의해 증착될 수 있다. PVD의 경우, 타깃 물질은 공동의 전자 충격 및/또는 열증발 기술에 의해 가열된다. CVD의 경우, 잘 확립된 다양한 CVD 기술(고압 CVD, 액체 펄스 CVD 등)이 적용된다. 증착 온도는 200 내지 1200℃ 범위이지만, 400 내지 800℃ 범위의 열 예산(thermal budget)을 갖는 성장 조건이 바람직하다. 다양한 타깃으로부터의 증발 플럭스는 소망하는 조성의 혼합된 막(예컨대, 화학량론 구배를 갖는 혼합된 버퍼 산화막, SiGe 등의 복합 반도체 막 등)을 준비하도록 조절될 수 있다. 증착 플럭스는 통상적으로 1 내지 100nm/sec 범위에 속한다.
측정 방법
구조 : 표면과 계면 각각의 거칠기뿐만 아니라 필름 및 계면층 두께는 간섭 기술(예컨대, X-레이 리플렉토미터 및 엘립소미터)에 의해 비파괴적으로 탐사된다. AFM 및 STM 등의 스캐닝 탐침 기술이 표면 거칠기 파라미터를 정량하기 위해 추가로 적용될 수 있다. 상기 층들의 결정 품질은 주로 x-레이 회절 기술에 그 특징이 있다. 평면 내(in-plane) 및 평면에서 벗어난(out of plane) X-레이 회절 측정은 Si 기판 웨이퍼에 대한 산화물 버퍼와 반도체층의 에피텍셜 관계를 결정하는 역할을 한다. X-레이 회절은 막의 긴 범위 질서에 관해 고도로 평균화된 정보를 더 부여하는 데, 다시 말해서 결함 빈도와 변형 효과는 정량화될 수 있다. 결함 빈도와 변형에 있어서의 이러한 결과는 TEM 과 Raman 연구로부터 더욱 확실해졌다. 이종구조의 화학량론은 RBS에 의해 비파괴적으로 혹은 XPS 와 Tof-SIMS 스퍼터링 기술의 도움으로 바괴적으로 연구된다. 후자의 기술은 또한 이종 구조에서 높은 감도 불순물 레벨로 결정하기 위해 적용된다.
전기 특성: 누설 연구는 J-V 측정(온도 변화; 과도 전류 등)에 의해 실행된다. 이러한 측정은 계면 상태 밀도뿐만 아니라 버퍼 산화물의 유전체 상수의 거동을 연구하기 위해 주파수 의존형 C-V 측정에 의해 보충된다. DLTS는 산화물/반도 체 경계에서 트랩 상태뿐만 아니라 계면을 연구하기 위해 더 적용될 수 있다. 홀(Hall) 측정은 에피텍셜 반도체층의 이동도뿐만 아니라 충전 캐리어 농도를 결정하는 역할을 한다.
예
예 1
빅스바이트(bixbyite) 관련 산화물 버퍼 층을 매개로 한 Si(001) 기판 웨이퍼(1) 상에 실리콘-게르마늄(Si1-aGea, a=0 내지 1; "SiGe")로 이루어진 표면층(8)의 이종에픽텍시
본 발명의 하나의 실시예에 있어서(도 2 참조), a=0(100% Si) 내지 a=(100% Ge)의 가능한 조성의 전 범위에 걸쳐 Ia-3 타입의 혼합된 버퍼 산화층을 매개로 한 Si(001) 기판 웨이퍼(1) 상에 SiGe로 이루어진 이종에피텍셜 표면층(8)의 전체 통합에 적합한 구조가 제공된다. 본 발명의 장점은 a) 적절하게 혼합된 버퍼 산화물 혼합물의 도움으로 요구된 격자 치수를 정합시킴으로써 얻은 높은 구조적 품질과, b) 사후 증착 처리를 통해 반도체 구조와 산화물 버퍼 사이의 계면층에 절연 금속 규산염 혹은 이산화규소를 주입시킴으로써 얻은 높은 전기 간섭 품질의 SiGe로 이루어진 단결정 표면층(8)의 준비에 있다.
A) Si(001) 상에 시작 산화 템플릿 구조 준비
기판 웨이퍼(1)(단계 a))는 Si를 주성분으로 한 집적 회로(IC's)를 만드는데 일반적으로 사용되는 바와 같은 Si(001) 웨이퍼일 수 있다. 확립된 Si(001) 웨이 퍼 클리닝 비법(RCA, Piranha 등)을 적용한 후, x의 값이 0.5인 혼합된 이중 산화물(Pr2O3)1 -x(Y2O3)x로 이루어진 제1 산화층(3)을 단계 b)에서 (001) 배향으로 큐브-온-큐브(cube-on-cube) 에피택시에 의해 성장시킨다. 막의 상(phase)과 에피텍셜 관계는 XRD에 의해 여기서 그리고 그 다음에 결정된다. 막 화학량론은 정량적 XPS의 도움으로 여기서 그리고 그 다음에, 선택적으로 RBS에 의해 일단 조정 후에 분석된다. Pr2O3 과 Y2O3의 50:50 혼합물의 사용은 Si의 격자 치수(격자 상수 a=5.431nm)와 완전하게 정합하는 제1 산화층(3)을 성장시키기 위해 요구된다. 제1 산화층(3)의 두께는 통상적으로 10 내지 100nm의 범위에 속한다. 막 두께는 비파괴적 XRR 측정에 의해 여기서 그리고 그 다음에 결정된다. 그 다음, Y2O3 함량을 제로(y=0)로 점차 감소시켜 (Pr2O3)1-y(Y2O3)y로 이루어진 약 10nm 두께의 제2 산화층(4)을 단계 c)에서 증착시킨다. 이러한 구조는 단계 d)에서 약 10nm 두께의 화학양론적 Pr2O3로 이루어진 제3 산화층(52)의 성장을 위한 템플릿으로서 역할을 한다. 웨이퍼의 냉각 없이, 열처리(사후 증착 어닐링, "PDA")는 그 다음 단계 e)에서 적용되고, 약 500℃에서 30분 동안 산소 분위기에서 물질계가 가열된다. 기판 온도 측정은 기판에 근접하게 위치 설정된 열전대 요소를 이용하여 여기서 그리고 그 다음에 실행된다. PDA 단계는 아래의 두 가지 목표를 동시에 달성하는 역할을 한다. 첫 번째로, 빅스바이트 관련 산화물 구조의 높은 산소 전도도는 심지어 상대적으로 두꺼운 산화층을 통해 적절한 온도에서 기판 웨이퍼(1)와 제1 산화층(3) 사이의 경계의 사후 증착 산화를 허용한다. 상이한 열팽창 계수("열적으로 잘못된 정합 효과")에 의한 결함 생성으로 회피하기 위해 웨이퍼(1)로부터 제1 산화층(3)을 분리시키는 것 이외에, 그 결과로 생긴 금속 규산염 혹은 이산화규소 화학량론 중 어느 하나의 제1 비결정 중간층(2)은 우수한 전기적 품질(높은 절연, 낮은 계면 상태 밀도, 낮은 k 값에 의한 낮은 용량의 커플링)의 유전체 구조를 제공한다. 전기 특성은 주파수와 온도 의존형 CV 및 JV 측정 기술에 의해 여기서 그리고 그 다음에 결정된다.
두 번째로, 제1 비결정 중간층(2)의 형성 이후, 진행하는 PDA 처리는 약 10m 두께의 제3 산화층(50)의 화학양론 Pr2O3을 PrO2로 산화시키고, 그에 따라 그것을 제3 산화층(51)으로 변환시킨다. 하필이면 희토(RE) 산화물, 단지 프라세오디뮴과 산화세륨만 3가 이외에 4가 산화 화합물을 또한 형성한다. 프라세오디뮴 산화물은 PrO2 뿐만 아니라 Pr2O3이 안정한 화합물로 되도록 하는 반면에, 세륨의 경우 CeO2로 향하려는 강한 경향이 존재한다는 장점을 제공한다. PrO2 화합물은 이러한 관점에서 그것의 약한 결합 격자 산소로 알려져 있기 때문에, 아래에서 설명한 바와 같이 화합물은 본 발명의 전술한 실시예에 사용된 바와 같이 후속하는 PDA 단계 동안 격자 산소를 해제함으로써 매입 산화물과 반도체 물질로 이루어진 표면층(8) 사이의 경계의 산화로 나중에 달성하도록 "내부 산소 리저버"로서 사용된다.
B1) 에피텍셜 실리콘의 이완 및 변형된 표면층(8)의 통합
본 발명은 Si(001) 기판 웨이퍼(1) 상에 변형 혹은 압축될 뿐만 아니라 완전 히 이완된 에피텍셜 실리콘을 통합시키기 위한 옵션을 제공한다. 변형 및 이완 현상은 고해상 X-레이 회절과 Raman 분광학 기술에 의해 결정된다. 이러한 목적을 위해, 부분 A의 시작 산화물 템플릿 구조는 단계 f)에서 약 10nm 두께의 (Pr2O3)1-z(Y2O3)z로 이루어진 조성적으로 등급이 매겨진 제4 산화층(6)에 의해 에피텍셜형으로 과성정된다. 이중 산화막 성장은 PrO2의 격자 상수(a=0.533nm)에 알맞도록 z=0.9의 조성으로 시작하며; 나중에 그것의 조성은 완전히 이완 혹은 변형된 에피텍셜 Si(001) 중 어느 하나의 표면층(8)의 성장을 위해 격자 치수를 조절하도록 변한다. 첫째, 인장 변형 하에서 Si(001)의 에피텍셜 표면층(8)은 만약 Y2O3 함량이 제로(z=0)로 감소할 경우 성장될 수 있다. 순수 Pr2O3 상층은 그것의 격자 치수가 실리콘의 결정 구조보다 약 2.5% 더 크게 되도록 생긴다. 이러한 관점에서, 단계 g)에서 Si에 의해 과성장된 에픽텍셜은 정공뿐만 아니라 전자 이동도를 상승시키도록 장치 관련 변형으로 Si(001)의 표면층(8)을 준비하는 데 적합하다. 둘째로, 단계 f)에서 z=0.5로 끝나는 (Pr2O3)1-z(Y2O3)z로 이루어진 조성적으로 등급이 매겨진 제4 산화층(6)에 의해 과성장될 경우, 산화물 템플릿은 Si 격자 치수에 정합하고 이에 따라 단계 g)에서 Si(001)의 완전히 이완된 표면층(8)을 생성하기에 적절해진다. 셋째로, 상층의 순수 Y2O3(z=1)로 끝나는 (Pr2O3)1-z(Y2O3)z로 이루어진 조성적으로 등급이 매겨진 제4 산화층(6)은 그것의 격자 치수가 실리콘의 결정 구조보다 약 2.5% 더 작게 되도록 반도체 성장을 위한 템플릿을 제공한다. 이러한 절차는 단계 g)에서 이러한 방법으로 장치 관련 압축 응력 하에서 있는 에피텍셜 Si(001)의 표면층(8)의 성장을 가능하게 해준다. 최종 PDA 처리는 산화물 템플릿으로부터 Si(001)의 변형 혹은 이완된 표면층(8)을 분리하기 위해 단계 h)에서 적용된다. 또 한편, 제4 산화층(6)의 Ia-3 관련 (Pr2O3)1-z(Y2O3)z 이중 산화물의 높은 산소 전도도는 제3 산화층(51)의 PrO2의 약하게 결합된 격자를 사용하도록 실현하여 Si(001)의 에피텍셜 표면층(8)과 제4 산화층(6) 사이의 경계의 산화를 달성하는 중요한 물리적 특징이다. 이러한 공정에서, 제3 산화층(51)의 매입 PrO2는 Pr2O3으로 감소되며, 이에 따라 이러한 층은 금속 규산염 혹은 SiO2의 제2 비결정 중간층(7)이 계면에서 형성되는 동안 제3 산화층(52)으로 변환된다. 성장된 물질 더미의 냉각 이전에 제2 비결정 중간층(7)의 생성은 고품질의 전기 특성(절연, 낮은 충전 트래핑 밀도 등)을 보장할 뿐만 아니라 산화물과 표면층(8)의 반도체의 상이한 열팽창 계수에 의한 결함 생성을 피할 수 있도록 해주는 중요한 요건이다.
B2) 에피텍셜 Si1 - aGea(a=0 내지 1)의 변형 및 이완된 표면층(8)의 통합
부분 B2에서 설명한 산화물 지지계는 상이한 화학양론의 에피텍셜 SiGe 층의 변형뿐만 아니라 이완된 표면층(8)의 통합을 위해 확실하게 사용될 수 있다. 첫째로, 다양한 이완된 SiGe 층은 (Pr2O3)1-z(Y2O3)z 이중 산화막의 격자 정합된 제4 산화층(6)의 윗면에서 성장할 수 있다. 예컨대, Ge 함량이 80%인 SiGe의 표면층(8)은 z가 제로일 때 (Pr2O3)1-z(Y2O3)z 막의 격자 정합된 제4 산화층(6) 상에서 완전히 이 완된 상태로 성장한다. 다음으로, 압축 변형뿐만 아니라 인장하에서 압박된 SiGe 층이 구현될 수 있다. 예컨대, 100% Ge 층은 z=0 내지 1의 모든 가능한 조성에서 (Pr2O3)1-z(Y2O3)z 의 제4 산화층(6) 상에서 압축 변형을 겪게 된다. 그러나 Ia-3 관련 제4 산화층(6) 상에 a=1의 조성 이내의 에피텍셜 Si1 - aGea 막의 완전히 이완된 표면층(8)을 성장시키기 위해, 격자 치수가 충분히 큰 제4 산화층(6)에 새로운 산화 화합물이 필요하다. 최상의 선택은 Ge(a=0.5658nm)의 격자 치수를 약간 초과하는 매우 효율적인 산소 이온 도체 Bi2O3(격자 상수 a=0.566nm)이다. 약 10m 두께의 (Bi2O3)1-x(Y2O3)x로 이루어진 조성적으로 등급이 매겨진 제4 산화층(6)은 부분 A에서 상세히 설명한 제3 산화층(51)의 상부에서 단계 f)에서 성장한다. 단계 f)의 산화물 성장은 PrO2의 격자 상수(a=0.533nm)에 알맞도록 z=0.92의 (Bi2O3)1-z(Y2O3)z 조성으로 시작한다. 그 다음, Bi2O3 비는 에피텍셜 SiGe의 타깃 표면층(8)의 격자 치수와 정합하도록 증가한다. 예컨대, 단계 g)에서 완전히 이완된 100% Ge 막의 성장을 얻기 위해, 완전한 격자 정합이 그 상층 영역에서 z=0.03의 조성을 지닌 (Bi2O3)1-z(Y2O3)z의 제4 산화층(6)에 의해 얻어진다. 끝으로, 냉각 이전에, 제4 산화층(6)과 에피텍셜 표면층(8) 사이의 경계에서 제3 산화층(51)의 매입 "산소 리저버" PrO2로부터의 산소 확산을 촉진시키기 위해 단계 h)에 PDA 처리가 적용된다. 제3 산화층(51)의 PrO2가 이러한 공정에서 Pr2O3으로 환원되는 동안, 금속 규산염 혹은 SiO2의 제2 비결정 중간층(7)은 매입된 계면의 산화에 의해 생성된다. 부분 B2에서 계면층의 역할은 부분 B1에서 상세하게 설명한 것과 동일하다.
예 2
빅스바이트(bixbyite) 관련 산화물 버퍼를 매개로 한 Si(111) 기판 웨이퍼(1) 상의 질화 인듐(InN)과 질화 갈륨(GaN) 막의 이종에픽텍시
본 발명의 또 하나의 실시예에 있어서(도 2 참조), Ia-3 타입의 혼합된 버퍼 산화층을 매개로 한 Si(001)의 기판 웨이퍼(1) 상에 육방 우르자이트(wurtzite) 구조의 InN(0001)의 전체 통합에 적합한 구조가 제공된다. 막의 상(phase)과 에피텍셜 관계는 XRD에 의해 여기서 그리고 그 다음에 결정된다. III-V 및 II-VI 화합물 반도체 중에 입방 섬아연광과 육방 우르자이트 결정 구조의 공존은 전체의 입방 IV-IV 반도체 분야에 걸쳐 기술적으로 잘 정립된 Si(001) 웨이퍼 배향의 우월성을 파괴한다. 그것은 육방 우르자이트 구조로 결정화되는 신규의 값비싼 반도체 물질의 통합 도전을 또한 불러일으키도록 충분한 융통성을 제공하는 점에 있어서 본 발명의 장점이다. 낮은 인덱스 (0001) 기준 평면은 우르자이트 관련 구조의 가장 안정된 표면 배향이기 때문에, 이러한 반도체 막의 격자 대칭을 충족시키기 위해 유사육방 Si(111) 기판 표면이 최상의 선택으로 된다. 빅스바이트 관련 산화물 구조는 입방(111) 표면 배향에서 Si(111) 기판 상에서 성장한다. 이러한 표면 평면은 입방 결정의 경우 가장 조밀하고 나아가 가장 안정된 배향이기 때문에 이러한 결과를 추측할 수 있다. 예 1에서 상세히 설명한 본 발명의 격자 정합 및 계면 처리 전략 이외에, 안정된 표면 배향을 지닌 이종에피텍셜 막 구조의 성장은 빅스바이트 관련 산화물 버퍼를 매개로 Si(111) 플랫폼 상에 우르자이트 관련 반도체를 통합할 경우에 추가의 장점을 제공한다.
A) Si(111) 상에 시작 산화물 탬플릿 구조 준비
기판 웨이퍼(1)는 온- 혹은 오프-배향 Si(111) 웨이퍼일 수 있고, 잘 정립된 Si(111) 클리닝 비법(RCA, Piranha, NH4F 식각 등)에 따라 세척된다. Si(111) 상에 산화물 템플릿 구조의 준비(단계 a) 내지 단계 e))는 예 1의 부분 A)에 주어진 설명에 따라 이루어진다. 주 차이점은 제3 산화층(51)의 PrO2뿐만 아니라 제1 산화층(3) 및 제2 산화층(4)의 혼합된 이중 산화물 (Pr2O3)1-x(Y2O3)x(x=0.5 내지 0)가 입방 (111) 표면 배향으로 Si(111) 상에서 성장한다는 것이다. 막 화학양론은 정량적 XPS의 도움으로 여기서 그리고 그 다음에, 선택적으로 RBS에 의해 일단 조정 후에 분석된다.
B1) 이완된 육방 우르자이트 에피텍셜 InN(0001) 층의 통합
부분 A의 산화물 템플릿 구조는 단계 f)에서 (111) 표면 배향을 지닌 (Pr2O3)1-z(Sc2O3)z의 단결정의 제4 산화층(6)에 의해 에피텍셜형으로 과성장한다. 입방 PrO2(111) 평면의 표면 단위 셀 치수에 대해 정합하는 격자는 z=0.37로 특징 지워지는 조성을 사용함으로써 얻어진다. 육방 InN(0001) 기준 평면의 더 작은 격자 치수(격자 상수 a=0.355nm)에 정합시키기 위해, (Pr2O3)1-z(Sc2O3)z의 조성적으로 등급이 매겨진 제4 산화층(6)은 그 상부 표면층 영역의 조성이 z=0.85에 접근하게 되도록 증착되어야 한다. 그 후, 단계 g)에서, (0001) 표면 배향을 갖는 육방 InN의 완전히 이완된 표면층(8)이 증착될 수 있다. 냉각 이전에, 단계 h)에서 PDA 처리는 제3 산화층(51)의 PrO2의 약하게 결합된 격자 산소를 사용하여 계면 산화를 매개로 표면층(8)과 제4 산화층(6)의 디커플링을 수행하도록 적용된다.
B2) 변형된 육방 우르자이트 에피텍셜 GaN(0001) 층의 통합
에피텍셜 GaN(0001) 막의 통합을 위해, (111) 배향을 갖는 (Pr2O3)1-z(Mn2O3)z의 조성적으로 등급이 매겨진 제4 산화층(6)이 사용되어야 한다. 부분 A의 산화물 템플릿의 에피텍셜 과성장은 z=0.28인 이중 산화물 구조 (Pr2O3)1-z(Mn2O3)z에 접합하는 격자에 의해 얻어진다. 제4 산화층(6)의 두께가 증가함에 따라, Pr2O3의 함량은 제로로 감소한다. 이중 산화물 구조의 윗면 영역에 화학양론적 Mn2O3을 사용하는 이유는 원소의 주기계의 모든 공지의 빅스바이트 관련 산화 구조들 중 Mn2O3이 가장 작은 격자 치수를 갖는다는 사실로부터 기인한 것이다. 결과적으로, 입방 Mn2O3(111) 평면(격자 상수 a=0.333nm)의 표면 단위 셀 치수는 GaN(0001) 기준 평면 (격자 상수 a=0.319nm)의 더 작은 값에 가장 잘 정합한다. 또한, 빅스바이트 버퍼 산화물 접근법은 GaN의 격자 치수에 완전히 정합시키기에는 적합하지 못하지만, 지지 산화물 버퍼와 육방 GaN(0001)의 표면층 사이의 나머지 약 4%의 격자의 잘못된 정합이 GaN 이종에피텍시용으로 현재 사용되는 SiC 및 Al2O3 기판의 경우에 비해 4 배수 더 작게 된다는 점에 있어서는 본 발명의 중요한 장점이다. 더 작은 격자의 잘못된 정합 이외에, PDA 단계 동안 계면 산화에 의한 표면층(8)과 제4 산화층(6)의 디커플링 단계 h)는 본 발명에 의해 추가적으로 향상되어 더 낮은 결함 빈도를 지닌 이질의 기판 상에 GaN 막의 이종에피텍시의 실행(단계 g))을 가능하게 된다.
예 3
단계 a) Si(111) 기판을 제공하는 단계:
Si 기술 플랫폼에서 고품질의 (0001) 배향 단결정 우르자이트 InN 막의 전체 통합은 실리콘(Si)로 이루어지고 (111) 배향을 갖는 단결정 기판 웨이퍼(1)로부터 시작한다. 막의 상과 에피텍셜 관계는 XRD에 의해 여기서 그리고 그 다음에 결정된다. 이러한 Si 표면 배향은, 입방 Si(111) 결정 평면이 III-V 화합물 반도체 층의 전체 통합을 얻어 육방 우르자이트 구조로 결정화되기에 가장 적합한 유사육방 표면 대칭을 제공하기 때문에 선택된다. 300mm의 직경을 갖는 Si(111) 웨이퍼는 ±0.5°의 정밀도로 온-배향(on-oriented) 및 도핑되지 않는다. 전기 특성은 주파수와 온도 의존형 CV 및 JV 측정 기술에 의해 여기서 그리고 그 다음에 결정된다. 그것은 Si를 기초로 한 마이크로전자 공학에서 잘 정립된 표준 Si(111) 웨이퍼 클리닝 기술에 의해 세척된다. Si(111) 웨이퍼는 Piraha 습윤 식각에 노출되고, 그 후 30분 동안 40% NH4F 용액에서 추가 처리되고 나중에 탈이온수에서 린스된다. 이러한 비법은 원자적으로 부드러운 Si(111) 표면이 생기게 하는 것으로 알려져 있다. 그 후, 수소 말단원자를 갖고 있는(hydrogen-terminated) Si(111) 웨이퍼는 산화 증착 챔버에서 습윤 화학 처리 직후에 삽입된다. 여기서, 산화물 성장 이전에, Si(111) 웨이퍼는 700℃에서 극단으로 높은 진공 조건 하에서 어닐 처리되어 수소를 탈착하고, (7×7) Si(111) 재구성된 시작 표면을 준비한다. 표면 재구성은 RHEED 기술에 의해 여기서 그리고 그 다음에 결정된다.
단계 b) (Pr2O3)0.5(Y2O3)0.5로 이루어진 제1 산화층(3)의 증착:
산화물 증착은 가능한 정확하게 Si 격자 치수에 정합하는 고품질의 산화 시드층으로부터 시작한다. 이러한 산화 시드층은 단일 결정이고, 입방 Ia-3 결정 구조에서 결정화된다. Si(111) 배향에 대한 그것의 에피텍셜 관계는, 그것의 (111) 표면 법선이 Si(111) 표면 법선에 평행하게 정렬되고 그것이 Si＜-1-12> 애지머스를 따라 그것의 ＜11-2> 방향으로의 정렬에 의한 평면 내(in-plane) 대칭에 정합된다는 사실에 의해 주어진다. 이러한 에피텍셜 배향은 Si(111) 기판 상의 산화막의 타입 B 에피텍시로 불린다. 이러한 산화 시드층은 조성 x가 약 0.5에 상당하는 혼합된 (Pr2O3)1-x(Y2O3)x 층을 사용함으로써 준비된다. 막 화학양론은 정량적 XPS의 도움으로 여기서 그리고 그 다음에, 선택적으로 RBS에 의해 일단 조정 후에 분석된다. 이러한 화학양론은 Pr2O3 및 Y2O3의 벌크 격자 상수가 입방 Si 결정 구조(a=5.431nm)에 대해 약 2% 배수만큼 너무 크거나 너무 작다는 사실로부터 초래된다. (Pr2O3)0.5(Y2O3) 막은 전자 빔 충격 셀의 파워 출력으로 조정된 물질 플럭스에 맞는 조절에 의해 분리된 Pr2O3 및 Y2O3 도가니로부터의 공동 증발을 통해 준비된다. 제품 사양에 따라 99.99 내지 99.999% 범위의 고순도의 타깃 물질만이 증발 도가니에서 적하된다. Si(111) 기판 온도는 Si(111) 웨이퍼 상의 혼합된 (Pr2O3)0.5(Y2O3)0.5 막의 형성을 달성하도록 750℃로 선택된다. 기판 온도 측정은 기판에 근접하게 위치 설정된 열전대 요소를 이용하여 여기서 그리고 그 다음에 실행된다. Si(111) 상의 고품질 (Pr2O3)0.5(Y2O3)0.5 시드층은 10nm 두께이고 0.5nm/sec의 속도로 성장한다. 성장 속도 조정은 증착 시간의 함수로서 XRR 두께 측정에 의해 실행된다. 막 두께는 XRR 측정에 의해 비파괴적으로 여기서 그리고 그 다음에 결정된다.
단계 c) y=0.5 내지 0의 (Pr2O3)1-y(Y2O3)y로 이루어진 조성적으로 등급이 매겨진 제2 산화층(4)의 증착:
그 후에, Si(111) 기판에 대해 산화물 시드층과 동일한 에피텍셜 관계를 갖는 조성적으로 등급이 매겨진 (Pr2O3)1-y(Y2O3)y 층은 Y2O3에서 y 함량을 0.5에서 0으로 점진적으로 줄임으로써 윗면에서 성장한다. 산화물 조성에 있어서의 이러한 변화는 조성적으로 등급이 매겨진 (Pr2O3)1-y(Y2O3)y 막이 10nm 두께가 된 이후에 끝난다.
단계 d) Pr2O3으로 이루어진 제3 산화층(50)의 증착:
성장 공정의 방해 없이, 20nm 두께의 순수 Pr2O3 층이 조성적으로 등급이 매겨진 (Pr2O3)1-y(Y2O3)y 층 구조의 윗면에서 성장한다. 엔지니어드 웨이퍼 구조의 이 러한 성장 단계 동안, 성장 온도는 750℃에서 대략 일정하게 유지되며, 막은 0.5nm/sec의 두께 속도에서 성장한다.
단계 e) 제1 비결정 중간층(2)의 형성과 제3 산화층(50)의 산화:
이러한 구조는 그 다음에 a) Si 기판 웨이퍼(1)와 제1 내지 제3 산화층(3, 4, 50)으로 이루어진 산화물 버퍼 사이에 비결정 계면 막 구조(=제1 비결정 중간층(2))를 주입하는 것과 b) 윗면의 순수 Pr2O3 막(50)을 화학양론적 PrO2(=제3 산화층(51))로 산화시키는 것을 동시에 행하기 위해 사후 증착 어닐링(PDA) 처리에 노출된다. 분자 산소의 1기압에서 600℃의 온도에서 30분 동안 PDA 처리에 상기 구조를 노출시킴으로써 본 명세서에서 설명한 특징의 50nm 두께의 산화물 이종구조 아래에 약 5nm 두께의 비결정 중간층(2)을 준비하는 것이 가능하다. 고온의 웨이퍼 취급은 이러한 단계에서 이종구조의 열 사이클링에 의해 결합 생성을 피하기 위한 중요한 요구 조건이다. XPS 및 Tof-SIMS 스퍼터링 기술에 의해, 비결정 중간층(2)은 거의 순수한 SiO2 층이 Si 기판 웨이퍼(1)와 직접 접촉한 상태에서 규산염 화학양론을 나타내게 되었다. 따라서 Si 웨이퍼 구조 자체에 금속 오염이 검출되지 않았다.
동일한 PDA 처리 동안, 윗면의 20nm 두께의 순수한 Pr2O3 층(제3 산화층(50))은 PrO2(제3 산화층(51))로 완전히 산화된다. (111) 배향된 PrO2는 Si(111) 기판에 대해 (Pr2O3)1-x(Y2O3)x 이종구조와 동일한 에피텍셜 관계를 가지며, Pr2O3이 300℃ 이상의 온도에서 200mbar를 초과하는 산소 압력에 노출될 때 Pr2O3의 최종 산화 생성물을 제공한다.
단계 f) 반도체 물질로 이루어진 표면층(8)의 격자 치수에 정합하도록 제4 산화층(6)의 증착:
다음 단계 f)는 우르자이트 구조를 갖는 단결정의 기능적 (0001) 배향된 InN 표면층(8)의 증착을 위해 Ia-3을 기초로 한 산화물 버퍼층의 격자 치수를 조절하는 데 있다. Si(111) 표면 격자 치수(a=0.384nm)에 대한 육방 InN (0001) 기준 평면(a=0.3548nm)의 다소 작은 격자 치수로 인해, Pr2O3은 실질적으로 더 작은 격자 치수를 지닌 Ia-3 산화물과 반드시 합금되어야 한다. 이러한 경우, a=0.348의 (111) 표면 단위 셀 치수를 갖는 Sc2O3이 사용된다. 상기 물질은 다시 고순도(99.99 내지 99.999%)의 타깃으로 충전된 개개의 셀로부터 증발된 전자 빔이다. 조성적으로 등급이 매겨진 (Pr2O3)1-z(Sc2O3)z 층은 단결정 (111) 배향된 PrO2 층의 윗면에 750℃의 성장 온도에서 공동 증발에 의해 증착된다. (Pr2O3)1-z(Sc2O3)z 막은 단결정이고, Si(111) 기판에 대해 증착된 (Pr2O3)1-y(Y2O3)y (y=0.5 내지 0) 이종구조와 동일한 에피텍셜 관계를 나타낸다. PrO2(111)와 InN (0001) 표면 단위 셀의 격자 치수를 정합시키기 위해, (Pr2O3)1-z(Sc2O3)z의 조성은 z=0.37에서 z=0.85 까지 통상적으로 10 내지 20nm 두께 범위에 걸쳐 점진적으로 변한다. 격자 조절된 (Pr2O3)1-z(Sc2O3)z의 이종구조를 안정화시키고 기능적인 InN 막의 통합을 위한 원자 스케일로 한정된 거칠기를 지닌 평탄한 산화물 버퍼를 얻기 위해, 5nm의 두께를 갖는 (Pr2O3)0.15(Sc2O3)0.85 산화층이 추가로 선택적으로 증착된다.
단계 g) 단결정 (0001) 배향 우르자이트 InN으로 이루어진 표면층(8)의 증착:
InN 막은 가스 시스템을 통해 주입된 챔버 내의 질소와 반응하는 크눈센 셀(Knudsen cell)로부터 고도로 정화된 금속 In(99.99 내지 99.999%)을 증발시킴으로써 산화물 버퍼 상에서 성장한다. In과의 반응으로부터 초래된 질소는 플라스마 공급원 조력 성장 기술로 생성된 원자 질소이다. InN은 (0001) 배향 우르자이트 구조로 결정화된다. 성장 온도는 750℃ 범위에 속하며, 200nm 두께의 에피텍셜 InN 막은 0.5nm/sec의 두께 속도에서 성장한다. (0001) 배향된 InN은 ＜01-1> 애지머스를 따라 그것의 평면 내 벡터 ＜10-10>을 정렬시킴으로써 산화물 버퍼 상에 단결정을 성장하는 것으로 밝혀졌다. Ia-3을 기초한 결정 구조의 (111) 배향 입방 산화물 버퍼 층 상의 InN 막의 이러한 에피텍셜 관계는 a) (0001) 기준 평면이 우르자이트 III-V 화합물 반도체의 가장 안정된 표면 배향 중 하나이다는 것과, b) (Pr2O3)0.15(Sc2O3)0.85 산화물 버퍼 격자 치수는 InN(001)을 평면 내 치수로 정합하기 위해 조절된다는 사실에 의해 설명될 수 있다.
단계 h)는 제2 비결정 중간층(7)의 형성:
보호 질소 분위기 하에서의 고온 웨이퍼 취급 기술에 의해, 엔지니어드 웨이 퍼 구조는 InN 증착 직후에 제2 PDA 처리에 노출된다. 이러한 제2 PDA 처리의 목표는 다시 이중적으로 되는데, 다시 말해서, a) 열적으로 잘못된 정합 문제에 의한 바람직하지 못한 결함을 피하기 위해 산화물 버퍼(제1 내지 제3 산화층(3, 4, 51, 6) 포함)로부터 기능적 InN 층(=표면층(8))의 격자 구조를 분리하는 것과, b) InN 막 구조의 온도 처리에 의한 긴 범위 질서를 개선하는 것이다.
비결정 계면 막 구조 준비: InN 막은 산화물 버퍼와 InN 층(8) 사이에서 비결정 중간층(7)의 사후 증착 준비에 의해 산화물 버퍼로부터 분리된다. 이러한 목적을 위해, 이종구조에 매립된 PrO2 층(51)은 내부 산소 리저버로서 사용된다. 그것의 느슨하게 결합된 격자 산소로 인해, PrO2 막은 활성 산소의 캐리어로서의 역할을 한다. 500℃ 정도의 낮은 온도에서 조차도, Pr2O3으로의 내부 PrO2 막의 환원이 일어난다. Si(111)/산화물 버퍼 계면 반응은 제1 PDA 단계에 의해 이러한 조건 하에서 이미 포화되어 있기 때문에, 방출된 격자 산소는 산화물 버퍼/InN 경계에서 주로 흡착된다. 이러한 적당한 조건에서 Ia-3 결정 구조를 기초한 (Pr2O3)1-z(Sc2O3)z의 높은 산소 전도도로 인해, 산화 반응은 산화물 버퍼/InN 경계에서 관측되며, 이는 약 5m 두께의 비결정 In2O3 계면층의 형성을 초래한다.
고품질 단결정 InN (0001) 우르자이트 막: 1000℃ 미만에서 Ia-3 산화물 결정의 금속 양이온의 낮은 이동도와 계면에서 블록킹 비결정 In2O3 층의 존재로 인해, 단결정 InN (0001) 막은 확산 공정에 의해 바람직하지 못한 금속 오염의 위험 없이 1시간 동안 900℃에서 보호 질소 분위기 하에서 상승된 온도에서 PDA 처리에 노출된다. 이러한 열처리는 반도체 막 성장 동안 생기는 결함을 치유함으로써 InN 막의 긴 범위 질서를 향상시키는 역할을 한다. 이러한 비법에 의해 준비된 (0001) 배향 InN 막은 제곱센티미터 당 107 결함을 보여준다.
도 1은 반도체 물질로 이루어진 표면층(8)이 제2 산화층(4)의 표면 상에 직접 증착되어 있는 본 발명의 제1 실시예를 개략적으로 도시한 도면이다.
도 2는 제2 산화층(4)에 인접하면서 Me52Ow(여기서, Me5는 금속이며, w는 3＜w≤4)로 이루어진 제3 산화층(51)이 제2 산화층(4) 상에 형성되어 있는 본 발명의 제2 실시예를 개략적으로 도시한 도면이다.
도 3은 Ia-3 대칭을 지닌 다양한 입방 금속 산화물의 0.5 단위 셀 치수(Å)를 도시한 그래프이다.
도 4는 입방 반도체 물질의 단위 셀 치수를 도시한 그래프이다.
도 5는 Ia-3 대칭을 지닌 다양한 입방 금속 산화물의 (111) 표면 단위 셀 치수(Å)를 도시한 그래프이다.
도 6은 육방 반도체 물질의 (0001) 표면 단위 셀 치수(Å)를 도시한 그래프이다.
＜도면의 주요 부분에 대한 부호의 설명>
1 : 기판 웨이퍼
2 : 제1 비결정 중간층
3 : 제1 산화층
4 : 제2 산화층
6 : 제4 산화층
7 : 제2 비결정 중간층
8 : 표면층
31, 50, 51, 52 : 제3 산화층

Claims (26)

  1. - 규소로 구성되는 단결정 기판 웨이퍼(1)와,
    - 전기 절연 물질을 포함하는 2nm 내지 10nm 두께의 제1 비결정 중간층(2)과,
    - 입방 Ia-3 결정 구조와, (Me12O3)1-x(Me22O3)x의 조성(여기서, Me1과 Me2는 각각 금속이고, 0≤x≤1)과, 기판 웨이퍼 물질의 격자 상수와 0% 내지 5%만큼 상이한 격자 상수를 갖는 단결정의 제1 산화층(3)과,
    - 상기 제1 산화층(3)에 인접한 단결정의 제2 산화층(4)
    을 소정의 순서로 포함하고,
    상기 제2 산화층(4)은 입방 Ia-3 결정 구조와, (Me32O3)1-y(Me42O3)y의 조성을 가지며, 여기서 Me3과 Me4는 각각 금속이고 0≤y≤1이며, y는 제1 산화층(3)의 경계에서 값 y1로 시작하고, 제2 산화층(4)의 두께에 걸쳐 물질의 격자 상수를 변화시키기 위해 제2 산화층(4)의 두께에 걸쳐 변하며, 제2 산화층(4)의 표면에서 값 y2로 끝나며, 상기 값 y1은 제1 산화층(3)에 대한 경계에서의 제2 산화층(4)의 격자 상수가 제1 산화층(3)의 물질의 격자 상수에 비해 0% 내지 2% 만큼 상이하도록 선택되는 것인 반도체 웨이퍼.
  2. 제1항에 있어서, 상기 기판 웨이퍼(1)는 90% 내지 100%의 규소로 이루어지는 것인 반도체 웨이퍼.
  3. 제1항 또는 제2항에 있어서, 상기 제1 비결정 중간층(2)의 전기 절연 물질은 산화규소 혹은 금속 규산염 혹은 이들의 혼합물을 포함하는 것인 반도체 웨이퍼.
  4. 제1항 또는 제2항에 있어서, Me1과 Me2는 각각 희토류 금속 또는 전이 금속인 것인 반도체 웨이퍼.
  5. 제4항에 있어서, Me1은 프라세오디뮴이고 Me2는 이트륨인 것인 반도체 웨이퍼.
  6. 제1항 또는 제2항에 있어서, 상기 제1 산화층(3)은 그 전체 두께에 걸쳐 균일한 격자 상수를 갖는 것인 반도체 웨이퍼.
  7. 삭제
  8. 제1항에 있어서, Me3과 Me4는 각각 희토류 금속 또는 전이 금속인 것인 반도체 웨이퍼.
  9. 제8항에 있어서, Me3은 프라세오디뮴이고 Me4는 이트륨인 것인 반도체 웨이 퍼.
  10. 제1항 또는 제2항에 있어서, 단결정 반도체 물질로 이루어진 표면층(8)을 더 포함하는 것인 반도체 웨이퍼.
  11. 제10항에 있어서, 전기 절연 물질을 포함하며, 단결정 반도체 물질로 이루어진 표면층(8)에 인접하게 배치되어 있는 제2 비결정 중간층(7)을 더 포함하는 것인 반도체 웨이퍼.
  12. 제1항에 있어서, Me52Ow(여기서, Me5는 금속이고, 3＜w≤4)로 이루어진 단결정의 제3 산화층(51)을 더 포함하는 것인 반도체 웨이퍼.
  13. 제12항에 있어서, Me5는 희토류 금속 또는 전이 금속인 것인 반도체 웨이퍼.
  14. 제13항에 있어서, Me5는 프라세오디뮴인 것인 반도체 웨이퍼.
  15. 제12항에 있어서, 제3 산화층(51)에 인접하는 단결정의 제4 산화층(6)을 더 포함하며, 상기 제4 산화층(6)은 입방 Ia-3 결정 구조와, (Me62O3)1-z(Me72O3)z의 조성을 가지며, 여기서 Me6과 Me7은 각각 금속이고 0≤z≤1이며, z는 제3 산화층(51) 에 대한 경계에서 값 z1로 시작하고, 제4 산화층(6)의 두께에 걸쳐 그 물질의 격자 상수의 변화를 얻기 위해 제4 산화층(6)의 두께에 걸쳐 변하며, 제4 산화층(6)의 표면에서 값 z2로 끝나는 것인 반도체 웨이퍼.
  16. 제15항에 있어서, 단결정 반도체 물질로 이루어진 표면층(8)을 더 포함하는 것인 반도체 웨이퍼.
  17. 제1항에 있어서,
    - 제2 산화층(4)에 인접하는 단결정의 제3 산화층(52)으로서, 입방 Ia-3 결정 구조와 Me52O3의 조성을 가지며, 여기서 Me5는 Me52Ow(3＜w≤4)의 조성을 갖는 산화물을 또한 형성 가능한 금속인 것인 제3 산화층(52)과,
    - 제3 산화층(52)에 인접하는 단결정의 제4 산화층(6)으로서, 입방 Ia-3 결정 구조와 (Me62O3)1-z(Me72O3)z의 조성을 가지며, 여기서 Me6과 Me7은 각각 금속이고 0≤z≤1이며, z는 제3 산화층(52)에 대한 경계에서 값 z1로 시작하고, 제4 산화층(6)의 두께에 걸쳐 그 물질의 격자 상수의 변화를 얻기 위해 제4 산화층(6)의 두께에 걸쳐 변하며, 제4 산화층(6)의 표면에서 값 z2로 끝나는 것인 제4 산화층(6)과,
    - 제4 산화층(6)에 인접하는 제2 비결정 중간층(7)으로서, 전기 절연 물질을 포함하고 0.5nm 내지 100nm의 두께를 갖는 것인 제2 비결정 중간층(7)과,
    - 단결정 반도체 물질로 이루어진 표면층(8)
    을 더 포함하는 것인 반도체 웨이퍼.
  18. 제10항에 있어서, 상기 표면층(8)의 반도체 물질은 규소(Si), 게르마늄(Ge), 실리콘-게르마늄(Si1 - aGea, 0＜a＜1), 탄화규소(SiC), 갈륨인(GaP), 알루미늄인(AlP), 질화칼륨(GaN), 갈륨비소(GaAs), 알루미늄비소(AlAs), 인듐비소(InAs), 질화인듐(InN), 인듐인(InP), 갈륨인듐인(Ga0 .51In0 .49P), 인듐비소인(In0 .51As0 .49P), 황화아연(ZnS) 및 산화아연(ZnO)인 것인 반도체 웨이퍼.
  19. 제1항에 따른 반도체 웨이퍼를 제조하기 위한 방법으로서,
    a) 기판 웨이퍼(1)를 마련하는 단계와,
    b) 기판 웨이퍼(1)의 적어도 한 표면 상에 제1 산화층(3)을 에피텍셜 증착하는 단계와,
    c) 제1 산화층(3)의 표면 상에 단결정의 제2 산화층(4)을 에피텍셜 증착하는 단계와,
    e) 그 결과로 생긴 층상 웨이퍼를 10 내지 100분 동안 200 내지 1000℃의 온도에서 10-6 mbar 내지 1 bar의 부분 압력으로 산소를 포함하는 분위기 하에서 열처리하여 기판 웨이퍼(1)와 제1 산화층(3) 사이의 경계에 제1 비결정 중간층(2)을 형성하는 단계
    를 소정의 순서로 포함하고,
    상기 제2 산화층(4)은 입방 Ia-3 결정 구조와, (Me32O3)1-y(Me42O3)y의 조성을 가지며, 여기서 Me3과 Me4는 각각 금속이고 0≤y≤1이며, y는 제1 산화층(3)의 경계에서 값 y1로 시작하고, 제2 산화층(4)의 두께에 걸쳐 그 물질의 격자 상수의 변화를 얻기 위해 제2 산화층(4)의 두께에 걸쳐 변하며, 제2 산화층(4)의 표면에서 값 y2로 끝나며, 상기 값 y1은 제1 산화층(3)에 대한 경계에서의 제2 산화층(4)의 격자 상수가 제1 산화층(3)의 물질의 격자 상수에 비해 0% 내지 2% 만큼 상이하도록 선택되는 것인 반도체 웨이퍼 제조 방법.
  20. 제1항에 따른 반도체 웨이퍼를 제조하기 위한 방법으로서,
    a) Si(111)의 결정 격자 배향을 갖는 기판 웨이퍼(1)를 마련하는 단계와,
    b) 육방 결정 구조와, (Me12O3)1-x(Me22O3)x의 조성(여기서, Me1과 Me2는 각각 금속이고, 0≤x≤1)과, 기판 웨이퍼 물질의 격자 상수에 비해 0% 내지 5%만큼 상이한 격자 상수를 갖는 단결정의 제1 산화층(31)을 기판 웨이퍼(1)의 적어도 한 표면 상에 에피텍셜적 증착하는 단계와,
    c) 제1 산화층(3)의 표면 상에 단결정의 제2 산화층(4)을 에피텍셜 증착하는 단계와,
    e) 그 결과로 생긴 층상 웨이퍼를 10 내지 100분 동안 200 내지 1000℃의 온도에서 10-6 mbar 내지 1 bar의 부분 압력으로 산소를 포함하는 분위기 하에서 열처리하여 육방 결정 구조를 갖는 제1 산화층(31)을 입방 Ia-3 결정 구조를 갖는 제1 산화층(3)으로 변환시킴으로써, 기판 웨이퍼(1)와 제1 산화층(3) 사이의 경계에 제1 비결정 중간층(2)을 형성하는 단계
    를 소정의 순서로 포함하고,
    상기 제2 산화층(4)은 입방 Ia-3 결정 구조와, (Me32O3)1-y(Me42O3)y의 조성을 가지며, 여기서 Me3과 Me4는 각각 금속이고 0≤y≤1이며, y는 제1 산화층(3)의 경계에서 값 y1로 시작하고, 제2 산화층(4)의 두께에 걸쳐 그 물질의 격자 상수의 변화를 얻기 위해 제2 산화층(4)의 두께에 걸쳐 변하며, 제2 산화층(4)의 표면에서 값 y2로 끝나며, 상기 값 y1은 제1 산화층(3)에 대한 경계에서의 제2 산화층(4)의 격자 상수가 제1 산화층(3)의 물질의 격자 상수에 비해 0% 내지 2% 만큼 상이하도록 선택되는 것인 반도체 웨이퍼 제조 방법.
  21. 삭제
  22. 제19항 또는 제20항에 있어서, g) 단결정 반도체 물질로 이루어진 표면층(8)을 제2 산화층(4)의 표면 상에 에피텍셜 증착하는 단계를 더 포함하며, 상기 단계 g)는 상기 단계 e)에 후속하여 수행되는 것인 반도체 웨이퍼 제조 방법.
  23. 제19항 또는 제20항에 있어서, d) 단결정의 제3 산화층(50)을 제2 산화층(4)의 표면 상에 에피텍셜 증착하는 단계를 더 포함하며, 상기 제3 산화층(50)은 입방 Ia-3 결정 구조와 Me52O3의 조성을 가지며, 여기서 Me5는 Me52Ow(3＜w≤4)의 조성을 갖는 산화물을 또한 형성 가능한 금속이며, 상기 단계 d)는 단계 c) 이후와 단계 e)의 이전에 행해지며, 상기 제3 산화층(50)은 단계 e) 동안 Me52Ow(3＜w≤4)로 이루어진 제3 산화층(51)으로 변환되는 것인 반도체 웨이퍼 제조 방법.
  24. 제23항에 있어서, f) 단결정의 제4 산화층(6)을 제3 산화층(51)의 표면 상에 에피텍셜 증착하는 단계를 더 포함하며, 상기 제4 산화층(6)은 입방 Ia-3 결정 구조와 (Me62O3)1-z(Me72O3)z의 조성을 가지며, 여기서 Me6과 Me7은 각각 금속이고 0≤z≤1이며, z는 제3 산화층(51)에 대한 경계에서 값 z1로 시작하고, 제4 산화층(6)의 두께에 걸쳐 그 물질의 격자 상수의 변화를 얻기 위해 제4 산화층(6)의 두께에 걸쳐 변하며, 제4 산화층(6)의 표면에서 값 z2로 끝나며, 상기 단계 f)는 단계 e) 이후에 수행되는 것인 반도체 웨이퍼 제조 방법.
  25. 제24항에 있어서, g) 단결정의 반도체 물질로 이루어진 표면층(8)을 제4 산화층(6)의 표면 상에 에피텍셜 증착하는 단계를 더 포함하며, 상기 단계 g)는 단계 f) 이후에 수행되는 것인 반도체 웨이퍼 제조 방법.
  26. 제25항에 있어서, h) 그 결과로 생긴 층상 웨이퍼를 10 내지 100분 동안 200 내지 1000℃의 온도에서 열처리하여 제4 산화층(6)과 표면층(8) 사이의 경계에 제2 비결정 중간층(7)을 형성하고, Me52Ow(3＜w≤4)로 이루어진 단결정의 제3 산화층(51)을 입방 Ia-3 결정 구조와 Me52O3의 조성을 갖는 단결정의 제3 산화층(52)으로 변환시키는 단계를 더 포함하며, 상기 제2 비결정 중간층(7)은 전기 절연 물질을 포함하고 0.5nm 내지 100nm의 두께를 갖는 것인 반도체 웨이퍼 제조 방법.
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