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KR100623689B1 - 박막트랜지스터 및 그의 제조 방법 - Google Patents

박막트랜지스터 및 그의 제조 방법 Download PDF

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KR100623689B1
KR100623689B1 KR1020040047308A KR20040047308A KR100623689B1 KR 100623689 B1 KR100623689 B1 KR 100623689B1 KR 1020040047308 A KR1020040047308 A KR 1020040047308A KR 20040047308 A KR20040047308 A KR 20040047308A KR 100623689 B1 KR100623689 B1 KR 100623689B1
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film transistor
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capping layer
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이기용
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Abstract

박막트랜지스터 및 그의 제조 방법을 제공한다. 상기 박막트랜지스터는 절연 기판, 상기 절연 기판 상에 형성된 반도체층 패턴, 상기 반도체층 패턴 상에 형성된 게이트 절연막 및 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하며, 상기 반도체층 패턴 내에 시드(seed) 또는 결정립 경계(Grain Boundary)가 존재하나 정크션(junction) 영역에는 시드 또는 결정립 경계가 존재하지 않는 것을 특징으로 한다. 상기 방법은 절연 기판 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층을 결정화하고 패터닝하여 반도체층 패턴을 형성하는 단계, 상기 반도체층 패턴 상에 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하며, 상기 반도체층 패턴 내에 시드 또는 결정립 경계가 존재하나 정크션 영역에는 시드 또는 결정립 경계가 존재하지 않는 것을 특징으로 한다. 상기 반도체층 패턴을 형성하는 단계는 상기 비정질 실리콘층 상에 제 1 캡핑층을 형성하고 패터닝하는 단계, 상기 제 1 캡핑층 패턴 상에 제 2 캡핑층을 형성하는 단계, 상기 제 2 캡핑층 상에 금속 촉매층을 형성하는 단계, 상기 금속 촉매를 확산시키는 단계 및 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계를 포함할 수 있다. 시드 또는 결정립 경계가 정크션 영역에 형성되지 않도록 제 1 캡핑층을 패터닝하여 결정화함으로써 정크션 영역에 트랩들이 발생되는 것을 방지하여 소자 특성을 향상시키고 균일한 값을 얻을 수 있는 박막트랜지스터 및 그의 제조 방법을 제공하는 이점이 있다.
정크션(junction) 영역, 시드(seed), 트랩(Trap)

Description

박막트랜지스터 및 그의 제조 방법 {Thin Film Transitor and Method of fabricating thereof}
도 1은 본 발명의 제 1 실시예에 따른 박막트랜지스터의 단면구조도,
도 2는 정크션 영역에 발생한 트랩을 나타낸 박막트랜지스터의 평면도,
도 3a은 성장이 완료된 결정립의 SEM 사진,
도 3b 내지 도 3d는 결정립 내부의 위치에 따른 결정성의 차이를 나타낸 라만그래프,
도 4a 내지 도 4d는 본 발명의 제 1 실시예에 따른 박막트랜지스터의 제조 방법을 설명하는 공정도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 40 : 절연 기판 11, 47 : 반도체층 패턴
12, 48 : 소오스 영역 13, 49 : 드레인 영역
14, 50 : 채널층 15, 51 : 정크션(junction) 영역
16, 52 : 게이트 절연막 17, 53 : 게이트 전극
18 : 층간 절연막 19 : 소오스 전극
20 : 드레인 전극 21 : 트랩(Trap)
41 : 비정질 실리콘층 42 : 제 1 캡핑층 패턴
43 : 채널 형성부 44 : 제 2 캡핑층
45 : 금속 촉매 46 : 시드(seed)
본 발명은 박막트랜지스터 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 정크션(junction) 영역에 시드(seed) 또는 결정립 경계(Grain Boundary)가 존재하지 않는 박막트랜지스터 및 그의 제조 방법에 관한 것이다.
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발광 소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
이때, 박막트랜지스터에 사용하는 다결정 실리콘층의 제작은 직접 증착법, 고온 열처리를 이용한 기술 또는 레이저 열처리 방법 등을 이용한다. 레이저 열처리 방법은 저온 공정이 가능하고 높은 전계효과 이동도를 구현할 수 있지만, 고가의 레이저 장비가 필요하므로 대체 기술이 많이 연구되고 있다.
현재, 금속을 이용하여 비정질 실리콘을 결정화 하는 방법은 고상결정화(SPC, Solid Phase Crystallization)보다 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점을 가지고 있기 때문에 많이 연구되고 있다. 금속을 이용한 결정화 방법은 금속 유도 결정화(MIC, Metal Induced Crystallization) 방법과 금속 유도 측면 결정화(MILC, Metal Induced Lateral Crystallization) 방법으로 구분된다. 그러나, 금속을 이용한 상기 방법의 경우에도 금속 오염으로 인하여 박막트랜지스터의 소자 특성이 저하되는 문제점이 있다.
한편, 금속양을 줄이고 양질의 다결정 실리콘층을 형성시키기 위해서, 이온주입기를 통해서 금속의 이온 농도를 조절하여 고온처리, 급속열처리 또는 레이저 조사로 양질의 다결정 실리콘층을 형성시키는 기술과 금속 유도 결정화 방법으로 다결정 실리콘층의 표면을 평탄하게 하기 위해 점성이 있는 유기막과 액상의 금속을 혼합하여 스핀 코팅 방법으로 박막을 증착한 다음 열처리 공정으로 결정화하는 방법이 개발되어 있다. 그러나, 상기 결정화 방법의 경우에도 다결정 실리콘층에서 가장 중요시 되는 그레인 크기의 대형화 및 균일도 측면에서 문제가 있다.
상기 문제를 해결하기 위하여 덮개층을 이용한 결정화 방법으로 다결정 실리콘층을 제조하는 방법(한국 공개 특허 번호 2003-0060403)이 개발되었다. 상기 방법은, 기판 상에 금속 촉매층을 증착하고 그 위에 캡핑층을 형성시킨 다음, 상기 캡핑층 상에 비정질 실리콘층을 형성하여 열처리 혹은 레이저를 이용해서 금속 촉매를 캡핑층을 통해서 비정질 실리콘층으로 확산시켜 시드를 형성시킨 후, 이를 이용하여 다결정 실리콘층을 얻어내는 방법이다. 상기 방법은 금속 촉매가 덮개층을 통하여 확산되기 때문에 필요이상의 금속 오염을 막을 수 있다는 장점이 있다.
그러나, 상기 방법을 통해서 제작된 박막트랜지스터의 경우 시드가 형성 되는 영역이 다량의 결정화 금속 촉매를 함유하고 있어 많은 트랩(Trap)들이 형성될 수 있다. 상기 트랩이라함은 반도체층 내에 시드 또는 결정립 경계가 존재하여 에너지 밴드의 불연속을 유발하는 등 일종의 결함(defect)으로 작용하는 것을 말한다. 따라서, 상기 트랩들이 정크션 영역에 존재할 경우에는 박막트랜지스터의 특성 열화 및 특성 불균일을 발생시킬 수 있다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 정크션 영역에 시드 또는 결정립 경계가 형성되지 않도록 캡핑층을 패터닝하여 결정화함으로써 박막트랜지스터의 소자 특성을 향상시키고 균일한 값을 얻을 수 있는 박막트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 기술적 과제들을 이루기 위하여 본 발명은 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 절연 기판, 상기 절연 기판 상에 형성된 반도체층 패턴, 상기 반도체층 패턴 상에 형성된 게이트 절연막 및 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하며, 상기 반도체층 패턴 내에 시드(seed) 또는 결정립 경계(Grain Boundary)가 존재하나 정크션(junction) 영역에는 시드 또는 결정립 경 계가 존재하지 않는 것을 특징으로 한다.
상기 반도체층 패턴 내에 존재하는 시드 또는 결정립 경계는 상기 반도체층 패턴의 엑티브 영역에 존재하는 것을 특징으로 한다.
상기 정크션 영역은 정크션에서 소오스 영역 또는 드레인 영역으로 1㎛까지 형성될 수 있다.
상기 시드는 상기 정크션 영역에서 콘택홀(contact hole) 방향으로 1 내지 3㎛ 떨어진 곳에 형성되는 것이 바람직하다.
상기 정크션 영역의 결정화 비율이 0.7 내지 0.9인 것이 바람직하다.
상기 박막트랜지스터는 상기 절연 기판과 상기 반도체층 패턴 사이에 형성된 버퍼층을 더욱 포함할 수 있다. 상기 버퍼층은 실리콘 질화막 또는 실리콘 산화막으로 이루어진 것일 수 있다.
상기 기술적 과제들을 이루기 위하여 본 발명은 또한 박막트랜지스터의 제조 방법을 제공한다. 상기 방법은 절연 기판 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층을 결정화하고 패터닝하여 반도체층 패턴을 형성하는 단계, 상기 반도체층 패턴 상에 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하며, 상기 반도체층 패턴 내에 시드 또는 결정립 경계가 존재하나 정크션 영역에는 시드 또는 결정립 경계가 존재하지 않는 것을 특징으로 한다.
상기 반도체층 패턴 내에 존재하는 시드 또는 결정립 경계는 상기 반도체층 패턴의 엑티브 영역에 존재하는 것을 특징으로 한다.
상기 반도체층 패턴을 형성하는 단계는 상기 비정질 실리콘층 상에 제 1 캡핑층을 형성하고 패터닝하는 단계, 상기 제 1 캡핑층 패턴 상에 제 2 캡핑층을 형성하는 단계, 상기 제 2 캡핑층 상에 금속 촉매층을 형성하는 단계, 상기 금속 촉매를 확산시키는 단계 및 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계를 포함하는 것일 수 있다.
상기 제 1 캡핑층은 상기 시드가 상기 정크션 영역에서 콘택홀 방향으로 1 내지 3㎛ 떨어진 곳에 형성될 수 있도록 패터닝하는 것이 바람직하다.
상기 제 1 캡핑층 패턴 또는 제 2 캡핑층은 실리콘 질화막 또는 실리콘 산화막으로 이루어진 것일 수 있다.
상기 제 1 캡핑층 패턴의 두께가 제 2 캡핑층의 두께보다 두꺼운 것이 바람직하다.
상기 제 1 캡핑층 패턴의 밀도가 제 2 캡핑층의 밀도보다 큰 것이 바람직하다.
상기 제 1 캡핑층 또는 제 2 캡핑층은 플라즈마 강화 화학 기상 증착(PECVD)법을 사용하여 형성할 수 있다.
상기 금속 촉매는 니켈인 것이 바람직하다. 상기 금속 촉매층은 플라즈마 화학 기상법(CVD) 또는 스퍼터(Sputter) 방법을 이용하여 형성할 수 있다.
상기 금속 촉매의 확산은 열처리에 의해 이루어질 수 있다. 상기 열처리는 200 내지 700℃에서 이루어지는 것이 바람직하다.
상기 비정질 실리콘층의 결정화는 열처리에 의해 이루어질 수 있다. 상기 열 처리는 400 내지 1300℃에서 이루어지는 것이 바람직하다.
상기 금속 촉매의 확산 및 비정질 실리콘층의 결정화는 열처리를 수행함으로써 동시에 이루어질 수 있다.
상기 방법은 상기 절연 기판과 상기 비정질 실리콘층 사이에 버퍼층을 형성하는 단계를 더욱 포함할 수 있다.
상기 박막트랜지스터는 액정 표시 소자 또는 유기 전계 발광 소자에 사용될 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 명세서 전체에 걸쳐 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 박막트랜지스터의 단면구조도이다.
도 1을 참조하면, 절연 기판(10) 상에 반도체층 패턴(11)이 형성되어 있다. 상기 반도체층 패턴(11)은 소오스/드레인 영역(12, 13) 및 채널층(14)으로 이루어져 있으며, 상기 반도체층 패턴(11) 내에는 시드 또는 결정립 경계가 존재한다. 그러나, 상기 소오스/드레인 영역(12, 13)과 채널층(14)이 만나는 영역 즉, 정크션 영역(15)에 시드 또는 결정립 경계가 존재하지 않는다. 상기 반도체층 패턴 내에 존재하는 시드 또는 결정립 경계는 상기 반도체층 패턴의 엑티브 영역에 존재할 수 있다. 정크션이라함은 소오스/드레인 영역과 채널층이 만나는 곳을 의미한다. 상기 정크션 영역(15)은 반드시 소오스/드레인 영역과 채널층이 만나는 정크션 만을 의미하는 것은 아니고, 전계가 형성될 경우에 영향을 미치는 영역 즉, 채널층이 아닌 스오스/드레인 영역으로 1㎛까지를 의미한다.
상기 정크션 영역(15)에 시드가 존재한다면 정크션 영역(15)에 후술할 트랩이 발생하여 박막트랜지스터의 특성 열화 및 특성 불균일을 발생시킬 수 있는 문제점이 있으므로 본 발명에서는 결정화시 제 1 캡핑층의 패턴을 통하여 상기 정크션 영역(15)에 시드가 형성되지 않도록 조절한다.
시드는 정크션 영역(15)으로 부터 1 내지 3㎛ 떨어진 곳에 형성되는 것이 바람직하다. 시드가 상기한 위치에 형성된 경우 결정립(Grain) 내부에서도 결정비가 좋은 영역에 채널층이 형성될 수 있다. 상세한 설명은 도 3을 참조한다.
상기 반도체층 패턴(11) 상에 게이트 절연막(16)이 형성되고 상기 게이트 절연막(16) 상에 게이트 전극(17)이 형성되어 있다. 상기 게이트 절연막(16) 및 게이트 전극(17) 상부에 콘택홀을 포함한 층간 절연막(18)이 형성되어 있고, 상기 콘택홀을 통해서 소오스/드레인 영역(12, 13)과 접촉되는 소오스/드레인 전극(19, 20)이 형성되어 있다.
도 2는 정크션 영역에 발생한 트랩을 나타낸 박막트랜지스터의 평면도이다.
도 2를 참조하면, 상기 정크션 영역(15)에 시드가 형성되어 트랩(21)이 발생되었음을 알 수 있다. 또한, 상기 정크션 영역(15)에 결정립 경계가 형성되어 마찬가지로 트랩(21)이 발생된 것을 알 수 있다. 상기 트랩(21)이 정크션 영역(15)에 존재하면 연속적인 에너지 밴드가 불연속적으로 되어 결함으로 작용하게 된다. 따라서, 박막트랜지스터의 소자 특성이 저하되는 문제점이 있다. 본 발명에서는 캡핑층의 패턴을 통한 시드 또는 결정립 경계의 위치를 조절하여 상기 트랩 발생을 제 거할 수 있다.
도 3a은 성장이 완료된 결정립의 SEM 사진이고, 31은 결정립 중심 부분을, 32는 결정립 중심 부분과 결정립 경계 사이를, 33은 결정립 경계을 가리킨다.
도 3b 내지 도 3d는 도 3a에서 도시한 결정립 내부의 위치에 따른 결정성의 차이를 나타낸 라만그래프이다. X축은 가해준 파수(wave number, cm-1)를 나타내며, Y축은 측정된 성분의 빔강도(Beam Intensity)를 나타낸다. 상기 결정성이라 함은 비정질 성분의 빔강도에 대한 결정 성분의 빔강도의 비를 상대적인 값으로 나타낸 것이다. 상기 라만그래프에서 원만한 부분은 비정질 성분을 나타내고, 피크(peak)를 이루는 부분은 결정 성분을 나타낸다.
도 3b를 참조하면, 결정립 중심 부분의 결정성을 나타내고 있으며, 측정 결과 그 값은 0.45로 확인되었다. 즉, 결정 성분에 비해서 비정질 성분이 상대적으로 많다는 것을 의미하며 아주 낮은 결정화를 보여주고 있다.
도 3d를 참조하면, 결정립 경계(Grain Boundary)에서의 결정성을 나타내고 있으며, 측정 결과 그 값은 0.52로 확인되었다. 즉, 결정립 중심 부분보다는 결정성이 다소 높다고 할 수 있으나, 역시 낮은 결정화를 보여주고 있음을 알수 있다.
도 3c를 참조하면, 결정립 중심 부분과 결정립 경계 사이에서의 결정성을 나타내고 있으며, 측정 결과 그 값은 0.74로 확인되었다. 즉, 결정립 중심 부분 및 결정립 경계에서보다 결정성이 현저히 높음을 알수 있다.
상기한 바와 같이 하나의 결정립 내부에서도 그 내부 위치에 따라서 결정비 가 달라질 수 있기 때문에 채널층의 형성 위치가 어느 부분인가에 따라서 박막트랜지스터의 특성이 균일 또는 불균일하게 나타날 수 있다. 본 발명에서는 상기한 바와 같이 시드의 위치를 정크션 영역(15)으로 부터 1 내지 3㎛ 떨어진 곳에 위치시켜 결정성이 좋은 부분에 채널층을 형성할 수 있도록 한다.
도 4a 내지 도 4d는 본 발명의 제 1 실시예에 따른 박막트랜지스터의 제조 방법을 설명하는 공정도들이다.
도 4a를 참조하면, 절연 기판(40) 상에 비정질 실리콘층(41)을 증착한다. 상기 비정질 실리콘층(41)은 플라즈마를 이용한 화학 기상 증착법(CVD)를 이용하여 형성시킬 수 있다.
상기 비정질 실리콘층(41) 상에 제 1 캡핑층을 형성한다. 상기 제 1 캡핑층은 실리콘 질화막 또는 실리콘 산화막으로 이루어질 수 있으며, 플라즈마 강화 화학 기상 증착(PECVD)법을 사용하여 형성할 수 있다. 이어서, 상기 제 1 캡핑층을 패터닝하여 제 1 캡핑층 패턴(42)을 형성한다. 이때, 후술할 시드 또는 결정립 경계가 정크션 영역(51)에 형성되지 않도록 상기 제 1 캡핑층을 패터닝한다. 상세히 설명하면, 채널 형성부(43)와 후술할 소오스/드레인 영역이 만나 형성될 정크션 영역(51)을 제 1 캡핑층 패턴(42)으로 덮어 후술할 금속 촉매의 확산에 의해 생성되는 시드가 정크션 영역(51)에 형성되지 않도록 상기 제 1 캡핑층을 패터닝한다. 그 결과, 후술할 반도체층 패턴 내에 시드 또는 결정립 경계가 형성되지만, 상기 정크션 영역(51)에는 시드가 형성되지 않는다. 상기 반도체층 패턴 내에 존재하는 시드 또는 결정립 경계는 상기 반도체층 패턴의 엑티브 영역에 존재할 수 있다. 또한, 제 1 캡핑층 패턴의 폭을 조절하여 상기 정크션 영역(51)에 결정립 경계가 형성되지 않도록 조절한다. 상기 제 1 캡핑층 패턴의 폭이라함은 제 1 캡핑층이 패터닝되지 않고 남아있는 부분의 폭을 말한다. 따라서, 정크션 영역(51)에 트랩이 발생하는 것을 막을 수 있다.
상기 제 1 캡핑층 패턴(42)은 실리콘 질화막 또는 실리콘 산화막의 두께를 두껍게 하거나 밀도를 크게 조절하여 금속 촉매가 확산 불가능하도록 조절한다. 즉, 상기 제 1 캡핑층 패턴(42)은 금속 촉매 확산 불가능층의 역할을 담당한다.
도 4b를 참조하면, 상기 제 1 캡핑층 패턴(42) 상에 제 2 캡핑층(44)을 형성한다. 상기 제 2 캡핑층(44)은 실리콘 질화막 또는 실리콘 산화막으로 이루어질 수 있으며, 그 두께를 상기 제 1 캡핑층 패턴(42)보다 얇게 하거나, 밀도를 상기 제 1 캡핑층 패턴(42)보다 낮게 조절하여 금속 촉매가 확산 가능하도록 조절한다. 즉, 상기 제 2 캡핑층(44)은 금속 촉매 확산 가능층의 역할을 담당한다. 일반적으로, 산화막 또는 질화막은 불순물의 확산에 있어서 배리어(barrier)로 작용하므로, 실리콘 산화막 또는 실리콘 질화막의 밀도를 크게 함으로써 금속 촉매가 확산하는 것을 방지할 수 있다. 반면에, 실리콘 산화막 또는 실리콘 질화막의 밀도를 낮게 하면 금속 촉매의 확산이 용이하다.
이어서, 상기 제 2 캡핑층(44) 상에 금속 촉매(45)층을 형성한다. 상기 금속 촉매(45)는 니켈이 바람직하며, 상기 금속 촉매(45)층은 스퍼터를 이용해서 형성할 수 있다. 또한, 이온 주입을 통한 방법으로 이루어질 수 있고, 플라즈마를 이용하여 형성할 수 있는데, 플라즈마를 이용한 방법은 상기 제 2 캡핑층(44) 상에 금속 물질을 배치하고 이를 플라즈마에 노출시켜 형성시킬 수 있다.
도 4c를 참조하면, 상기 금속 촉매(45)를 확산시킨다. 상기 확산은 200 내지 700℃에서 1시간 동안 열처리를 함으로써 수행할 수 있으며, 열처리를 통하여 상기 금속 촉매(45)는 상기 제 2 캡핑층(44)을 통과해서 상기 비정질 실리콘층(41)으로 확산된다. 확산된 상기 금속 촉매(45)는 상기 비정질 실리콘층(41)에서 시드(46)를 형성시킨다. 상기 시드(46)라 함은 금속 촉매가 실리콘과 만나 형성되는 금속실리사이드를 의미한다. 상기 시드(46)는 상기 정크션 영역(51)을 제외한 후술할 반도체층 패턴에 형성된다. 도 3a 내지 도 3c에서 살펴본 바와 같이, 상기 시드는 상기 정크션 영역에서 콘택홀(contact hole) 방향으로 1 내지 3㎛ 떨어진 곳에 형성되는 것이 바람직하다. 후술할 결정화는 상기 시드(46)로 부터 이루어지는데, 보통은 금속 촉매 중 1/100 정도만이 확산하여 상기 시드를 형성한다. 제 1 캡핑층 패턴(42)에 의해 확산되지 못한 금속 촉매는 상기 제 2 캡핑층(44)에 남게 된다.
이어서, 상기 비정질 실리콘층(41)을 결정화하여 다결정 실리콘층을 형성시킨다. 상기 결정화는 열처리를 통해서 수행될 수 있으며, 상기 열처리는 도가니(Furnace)에서 장시간 가열함으로써 이루어질 수 있는데, 이때 결정화 온도는 400 내지 1300℃가 바람직하다. 상기 온도에서 열처리를 하게 되면 상기 시드(46)로 부터 측면으로 성장해서 이웃한 결정립과 만나게 되어 결정립 경계를 형성하며 완전 결정화 된다.
도 4d를 참조하면, 상기 제 1 캡핑층 패턴(42), 제 2 캡핑층(44) 및 금속 촉매(45)를 결정화 후에 에칭(etching)을 통하여 제거시킨다. 상기 구조물들을 제거 시킴으로써 결정화된 다결정 실리콘층에 필요 이상의 금속 오염을 막을 수 있다.
이어서, 상기 다결정 실리콘층을 패터닝하고 이온 주입 공정을 통하여 소오스/드레인 영역(48, 49) 및 채널층(50)을 형성한다. 즉, 반도체층 패턴(47)을 형성한다. 상기 반도체층 패턴(47) 상에 게이트 절연막(52)을 형성한 후 상기 게이트 절연막(52) 상에 금속층 및 포토레지스트층을 순차적으로 적층한다. 상기 포토레지스트층을 패터닝하고 상기 패터닝된 포토레지스트층을 마스크로 하여 상기 금속층을 식각 함으로써 게이트전극(53)을 형성한다. 상기 결과물을 이용하여 박막트랜지스터를 완성할 수 있다.
상술한 바와 같이 본 발명에 따르면, 시드 또는 결정립 경계가 정크션 영역에 형성되지 않도록 제 1 캡핑층을 패터닝하여 결정화함으로써 정크션 영역에 트랩들이 발생되는 것을 방지하여 소자 특성을 향상시키고 균일한 값을 얻을 수 있는 박막트랜지스터 및 그의 제조 방법을 제공하는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이다.

Claims (24)

  1. 절연 기판;
    상기 절연 기판 상에 형성된 캡핑층을 패터닝하여 결정화 금속 촉매를 사용하여 결정화한 반도체층 패턴;
    상기 반도체층 패턴 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성된 게이트 전극을 포함하며,
    상기 반도체층 패턴 내에 시드(seed) 또는 결정립 경계(Grain Boundary)가 존재하나 정크션(junction) 영역에는 시드 또는 결정립 경계가 존재하지 않는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 반도체층 패턴 내에 존재하는 시드 또는 결정립 경계는 상기 반도체층 패턴의 엑티브 영역에 존재하는 것을 특징으로 하는 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 정크션 영역은 정크션에서 소오스 영역 또는 드레인 영역으로 1㎛까지 형성되는 것을 특징으로 하는 박막트랜지스터.
  4. 제 1 항에 있어서,
    상기 시드는 상기 정크션 영역에서 콘택홀(contact hole) 방향으로 1 내지 3㎛ 떨어진 곳에 형성되는 것을 특징으로 하는 박막트랜지스터.
  5. 제 1 항에 있어서,
    상기 정크션 영역의 결정화 비율이 0.7 내지 0.9인 것을 특징으로 하는 박막트랜지스터.
  6. 제 1 항에 있어서,
    상기 절연 기판과 상기 반도체층 패턴 사이에 형성된 버퍼층을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터.
  7. 제 6 항에 있어서,
    상기 버퍼층은 실리콘 질화막 또는 실리콘 산화막으로 이루어진 것을 특징으로 하는 박막트랜지스터.
  8. 절연 기판 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 상에 제 1 캡핑층을 형성하고 패터닝하는 단계;
    상기 제 1 캡핑층 패턴 상에 제 2 캡핑층을 형성하는 단계;
    상기 제 2 캡핑층 상에 금속 촉매층을 형성하는 단계;
    상기 금속 촉매를 확산시키는 단계;
    상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층을 패터닝하여 반도체층 패턴을 형성하는 단계;
    상기 반도체층 패턴 상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하며,
    상기 반도체층 패턴 내에 시드 또는 결정립 경계가 존재하나 정크션 영역에는 시드 또는 결정립 경계가 존재하지 않는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  9. 제 8 항에 있어서,
    상기 반도체층 패턴 내에 존재하는 시드 또는 결정립 경계는 상기 반도체층 패턴의 엑티브 영역에 존재하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  10. 삭제
  11. 제 10 항에 있어서,
    상기 제 1 캡핑층은
    상기 시드가 상기 정크션 영역에서 콘택홀 방향으로 1 내지 3㎛ 떨어진 곳에 형성될 수 있도록 패터닝하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  12. 제 10 항에 있어서,
    상기 제 1 캡핑층 패턴은 실리콘 질화막 또는 실리콘 산화막으로 이루어진 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  13. 제 10 항에 있어서,
    상기 제 2 캡핑층은 실리콘 질화막 또는 실리콘 산화막으로 이루어진 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  14. 제 10 항에 있어서,
    상기 제 1 캡핑층 패턴의 두께가 제 2 캡핑층의 두께보다 두꺼운 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  15. 제 10 항에 있어서,
    상기 제 1 캡핑층 패턴의 밀도가 제 2 캡핑층의 밀도보다 큰 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  16. 제 10 항에 있어서,
    상기 제 1 캡핑층 또는 제 2 캡핑층은 플라즈마 강화 화학 기상 증착(PECVD)법을 사용하여 형성하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  17. 제 10 항에 있어서,
    상기 금속 촉매는 니켈인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  18. 제 10 항에 있어서,
    상기 금속 촉매층은 플라즈마 화학 기상법(CVD) 또는 스퍼터(Sputter) 방법을 이용하여 형성하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  19. 제 10 항에 있어서,
    상기 금속 촉매의 확산은 열처리에 의해 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  20. 제 19 항에 있어서,
    상기 열처리는 200 내지 700℃에서 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  21. 제 10 항에 있어서,
    상기 비정질 실리콘층의 결정화는 열처리에 의해 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  22. 제 21 항에 있어서,
    상기 열처리는 400 내지 1300℃에서 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  23. 제 8 항에 있어서,
    상기 절연 기판과 상기 비정질 실리콘층 사이에 버퍼층을 형성하는 단계를 더욱 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  24. 제 1 항에 있어서,
    상기 박막트랜지스터는 액정 표시 소자 또는 유기 전계 발광 소자에 사용되는 것을 특징으로 하는 박막트랜지스터.
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