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JP2001135573A - 半導体装置の製造方法およびその半導体装置 - Google Patents

半導体装置の製造方法およびその半導体装置

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JP2001135573A
JP2001135573A JP31223699A JP31223699A JP2001135573A JP 2001135573 A JP2001135573 A JP 2001135573A JP 31223699 A JP31223699 A JP 31223699A JP 31223699 A JP31223699 A JP 31223699A JP 2001135573 A JP2001135573 A JP 2001135573A
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film
semiconductor device
manufacturing
silicon
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Masahito Goto
政仁 後藤
Yasumori Fukushima
康守 福島
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Sharp Corp
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Abstract

(57)【要約】 【課題】 マスクを用いることなくゲッタリングを行っ
て製造コストを低減でき、半導体装置を小型化できる半
導体装置の製造方法およびその半導体装置を提供する。 【解決手段】 ａ−Ｓｉ膜１２にＮｉをを用いて結晶化
してＣＧＳ膜１３を形成する。ＣＧＳ膜１３上の全面
に、Ｐを含有したａ−Ｓｉ膜１４を直接形成して、ＣＧ
Ｓ膜１３,ａ−Ｓｉ膜１４に加熱処理を施すことによ
り、ＣＧＳ膜１３からａ−Ｓｉ膜１４にＮｉ元素をゲッ
タリングする。最後に、Ｎｉ,Ｐを含有するａ−Ｓｉ膜
１０４を除去する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造法およびその半導体装置に関する。より詳しくは、例
えばアクティブマトリックス型の液晶表示装置の駆動を
行なう薄膜トランジスタ(以下ＴＦＴと略す)等の半導体
装置に関する。
【０００２】
【従来の技術】薄型で低消費電力である液晶表示装置の
うち駆動素子にＴＦＴを用いたものは、コントラストが
高く応答速度が速いなど高性能であるため、主にパソコ
ンなどの表示部や携帯用のＴＶなどに使用され近年ＴＦ
Ｔの市場規模が大きく伸びている。
【０００３】上記ＴＦＴのチャネル部分の半導体にＣＧ
Ｓ(Continuous Grain Silicon)膜を用いたものがある。
このＣＧＳ膜とは、特開平６‐２４４１０３に記載され
ているように、非晶質シリコン(以下ａ−Ｓｉと略す)膜
の表面にＮｉなどのある種の金属元素を微量に堆積させ
て、それらを加熱することにより得られる結晶性に優れ
たＳｉ膜のことである。このＣＧＳ膜は、従来のａ−Ｓ
ｉ膜および多結晶シリコン(以下ｐ−Ｓｉと略す)膜に比
べて低消費電力かつ高速応答であり、またその高移動度
を利用して将来のシートコンピューターの作製も可能で
あるという利点を持つため、次世代の液晶表示装置に使
用できる膜として有望視されている。
【０００４】ところで、上記作製過程により得られるＣ
ＧＳ膜は、結晶性を助長する金属元素を含有している。
この金属元素を有したＣＧＳ膜を用いてＴＦＴを作製す
ると、ＴＦＴのチャネル部分を形成するＳｉにおいて金
属元素が不純物として作用してＳｉ中に順位を形成する
ために、ＴＦＴのしきい値の経時変化やＯＦＦ電流の増
大などといった重大な悪影響が発生してしまう。
【０００５】このような問題点を解決するために、上記
金属元素を取り除く方法が、特開平１０−２２３５３３
号公報に開示されている。この特開平１０−２２３５３
３号公報では、作製したＣＧＳ膜の一部に５族元素のＰ
(燐)を高濃度にドーピングした後、加熱処理を行うこと
によって、Ｐをドーピングした領域に金属元素をゲッタ
リングして、ＴＦＴのチャネル部分となる領域から金属
元素を取り除いている。
【０００６】
【発明が解決しようとする課題】ところで、上記特開平
１０−２２３５３３号公報のゲッタリング方法を用いる
半導体装置の製造方法では、ＣＧＳ膜に対して選択的に
Ｐを導入するために、ＣＧＳ膜上にマスクを形成する必
要がある。その結果、上記マスクを形成するためのフォ
ト工程が必要となって、工程数が増加して製造コストを
増大させるという問題がある。
【０００７】また、上記金属元素をゲッタリングして
後、Ｐを導入した領域に金属元素が含まれているので、
この領域は素子の形成に用いることができず除去しなけ
ればならない。その結果、画素やドライバーの素子など
の配置に制約が生じて、半導体装置を製造するために必
要なＣＧＳ膜の面積が増え、最終的に作製した半導体装
置のサイズが大きくなってしまうという問題が生じる。
【０００８】そこで、この発明は、上記の問題点に鑑み
てなされたもので、マスクを用いることなくゲッタリン
グを行って製造コストを低減でき、半導体装置を小型化
できる半導体装置の製造方法およびその半導体装置を提
供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体装置の製造方法は、非晶質シリコ
ン膜又はシリコンを含む非晶質膜を、Ｓｉの結晶化を助
長する触媒金属元素を用いて結晶化して、第１のシリコ
ン膜を形成する工程と、上記第１のシリコン膜上の全面
に、５族元素を含有した第２のシリコン膜を直接形成す
る工程と、上記第１のシリコン膜および上記第２のシリ
コン膜に加熱処理を施すことにより、上記第１のシリコ
ン膜から上記第２のシリコン膜に上記触媒金族元素をゲ
ッタリングする工程と、上記触媒金属元素をゲッタリン
グした上記第２のシリコン膜を除去する工程とを備えた
ことを特徴としている。
【００１０】即ち、この発明は、結晶成長に使用した触
媒金属元素をゲッタリングする方法として、結晶成長さ
せた第１のシリコン膜上の全面に５族元素を含んだ第２
のシリコン膜を直接成膜し加熱処理を行うことを特徴と
する。
【００１１】この発明の半導体装置の製造方法によれ
ば、上記触媒金属元素で結晶化した第１のシリコン膜上
の全面に、５族元素を含有した第２のシリコン膜を直接
形成して、加熱処理により第１のシリコン膜から第２の
シリコン膜に触媒金族元素をゲッタリングした後、触媒
金属元素をゲッタリングした第２のシリコン膜を除去す
る。このように、第１のシリコン膜上の全面に第２のシ
リコン膜を直接形成するので、マスクは勿論のことマス
クを形成するためのフォト工程が不要になる。したがっ
て、製造工程が簡略化し、製造コストを低減できる。
【００１２】また、上記触媒金属元素をゲッタリングし
た第２のシリコン膜を除去した後においては、第１のシ
リコン膜に不純物の触媒金属元素が存在せず、第１のシ
リコン膜に使用不可能な領域が存在しない。したがっ
て、画素やドライバーの素子などの配置に制約が生じる
ことがなく、半導体装置のサイズを小さくすることがで
きる。
【００１３】また、不純物として作用する触媒金属元素
をゲッタリングした第２のシリコン膜が除去されるの
で、半導体装置の良品率を向上させることができる。
【００１４】しかし、この発明の半導体装置の製造方法
には(Ａ)５族元素の第１のシリコン膜中への拡散、(Ｂ)
上層の５族元素を含んだ第２のシリコン膜の除去方法、
という２つの問題点が考えられる。この問題点を解決す
る方法を以下に示す。
【００１５】(Ａ)５族元素のＣＧＳ膜中への拡散に関す
る解決方法 この発明の半導体装置の製造方法では、上記第１,第２
のシリコン膜を加熱処理することによって、第２のシリ
コン膜中の５族元素が第１のシリコン膜内に移動する可
能性が指摘される。上記第１のシリコン膜内に移動した
５族元素は不純物として働くため、この５族元素を含有
した第１のシリコン膜を用いてＴＦＴを作製した場合、
５族元素を含有した第１のシリコン膜がＴＦＴの特性に
悪影響を与えてしまうのである。
【００１６】上記第１のシリコン膜内に５族元素が拡散
するのを防止するために、５族元素と触媒金属元素との
拡散定数の差を利用する。上記５族元素と触媒金属元素
とではシリコン膜内における拡散定数が大きく異なるこ
とが分かっている。例えば、５族元素の代表としてＰ、
触媒金属元素の代表としてＮｉを選ぶ。この触媒金族元
素としては、Ｆｅ,Ｃｏ,Ｎｉ,Ｃｕ,Ｒｕ,Ｒｈ,Ｐｄ,Ｏ
ｓ,Ｉｒ,ＰｔおよびＡｕのうちの少なくとも１つの元素
を用いてもよい。
【００１７】一般に、シリコン膜内におけるＰの拡散定
数は４００℃で１.４７×１０-27cm 2/sec.、６００℃で
２.８０×１０-21cm2/sec.と計算される一方、シリコン
膜内におけるＮｉの拡散定数は４００℃で５.８４×１
０-16cm2/sec.、６００℃で１.０６×１０-12cm2/sec.
と計算される。このように、シリコン膜内において、Ｎ
ｉの拡散定数はＰの拡散定数より１０桁ほど大きいこと
がわかる。
【００１８】上記ＰおよびＮｉの拡散定数を元に(１)第
１のシリコン膜へのＰの拡散、(２)第２のシリコン膜へ
のＮｉのゲッタリングの２つのシミュレーションを試み
る。このシミュレーションの条件は、図３に示すよう
に、Ｐは第１のシリコン膜４３と第２のシリコン膜４４
との間を行き来できる可逆移動とし、Ｎｉは第２のシリ
コン膜４４中のＰにゲッタリングされるために第１のシ
リコン膜４３から第２のシリコン膜４４への一方向にし
かいけない不可逆移動とすると共に、第１のシリコン膜
４３のＮｉの界面濃度を１×１０13atms/cm2、第２のシ
リコン膜４４のＰの界面濃度を１×１０15atms/cm2とし
ている。また、上記第１のシリコン膜４３の膜厚は１０
０nｍとし、第２のシリコン膜４４の膜厚はシミュレー
ション上必要ないため無限大とした。また、上記第１の
シリコン膜４３を用いてＴＦＴを作製した場合、ＴＦＴ
特性に悪影響を及ぼさないと考えられる第１のＰ,Ｎｉ
濃度を１０10atms/cｍ3以下と規定した。
【００１９】上記シミュレーションの条件を次の,,
式に代入して計算する。なお、,,式は一般的な
不純物拡散の式である。
【００２０】(Ｐの拡散定数)
【００２１】(Ｎｉの拡散定数)
【００２２】(濃度の計算式)
【００２３】ここで、ｔは時間、ｘは深さ、ｅは電子の
電荷、Ｔは温度(単位はＫ:ケルビン)、ｋはボルツマン
定数、Ｑｔは元素の表面濃度、Ｃ(ｘ,ｔ)は時間ｔ後の
深さｘにおける濃度である。
【００２４】上記,,式を用いて計算した(１)第１
のシリコン膜へのＰの拡散の結果を図４に示し、(２)第
２のシリコン膜へのＮｉのゲッタリングの結果を図５に
示している。図４は第１のシリコン膜４３内のＰ濃度と
Ｐの拡散深さとの関係を示すグラフを示し、図５は第１
のシリコン膜４３のＮｉ濃度が１０10atms/cｍ3以下と
なる時間と、第１のシリコン膜４３と第２のシリコン膜
４４との界面からの深さとの関係を示すグラフを示して
いる。
【００２５】図４に示すように、上記第１,第２のシリ
コン膜４３,４４(図３に示す)に対して例えば６００℃
で１２時間の加熱処理を行った場合、第１のシリコン膜
４３の表面からは１.５nｍより深い所では、第１のシリ
コン膜内のＰの濃度が１０10atms/cm3以下である。つま
り、上記第１のシリコン膜４３の表面から１.５nｍより
も深い所にＰがほとんど拡散していない。
【００２６】一方、図５に示すように、４００℃,３時
間の加熱処理をおこなうことによって１００nｍの第１
のシリコン膜４３内のＮｉ濃度が１０10atms/cm3以下と
なって、十分ゲッタリングされることがわかる。
【００２７】このように、上記第１,第２のシリコン膜
４３,４４に対して適切な加熱温度と時間で処理を行う
ことによって、上層の第２のシリコン膜４４中に含まれ
る５族元素のＰを第１のシリコン膜４３中に拡散させる
ことなく、第１のシリコン膜４３中に含まれる触媒金属
元素のＮｉをゲッタリングすることが可能となるのであ
る。
【００２８】計算上では、例えば３５０℃,２４時間の
ような低温長時間処理、もしくは７００℃,１０分のよ
うな高温短時間処理でもゲッタリングは可能となるが、
実際の工程においては、長時間になるとコストがかか
り、また高温では例えば欠陥による元素のトラップなど
Ｐの第１のシリコン膜４３中への拡散の不確定要素が考
えられるために、触媒金族元素としてのＮｉをゲッタリ
ングする加熱処理は４００℃〜６００℃, ４時間〜１２
時間の範囲内で行うのがもっとも妥当ではないかと考え
られる。
【００２９】(Ｂ)上層の５族元素を含んだ第２のシリコ
ン膜の除去方法この発明の半導体装置の製造方法では、
ゲッタリング後に上層の５族元素と触媒金属元素を含有
した第２のシリコン膜を除去しなければならないことが
挙げられる。
【００３０】上記５族元素と触媒金属元素を含有した第
２のシリコン膜の除去の方法としては、選択エッチング
で第２のシリコン膜のみを選択的に除去することが考え
られるが、第１,２のシリコン膜はどちらもシリコン膜
であるため、選択エッチングを用いて第２のシリコン膜
のみを選択的に除去するのは不可能である。そのため、
上記第２のシリコン膜の除去方法としては、エッチング
時間をあらかじめ決めておいたドライエッチングを用い
る。上記エッチング時間の設定は、第２のシリコン膜の
全てと、その第２のシリコン膜下の第１のシリコン膜の
一部とをエッチングできる時間に設定すればよい。
【００３１】上記ドライエッチングを所定の時間行って
第２のシリコン膜を除去する場合、エッチング後におけ
る第１のシリコン膜の膜の均一性が低下するという問題
がある。この問題を解決するには、上層の第２のシリコ
ン膜厚に対して下層の第１のシリコン膜厚の比を大きく
すればよい。どれだけの膜厚比が必要となるかは次のよ
うにして求める。
【００３２】まず、上層の第２のシリコン膜の膜厚を
１、下層の第１のシリコン膜の膜厚をＸとする。ドライ
エッチングの一般的な数値としては、エッチングの面内
分布を１０％、オーバーエッチング時間を＋３０％と設
定できる。この条件で上層の第２のシリコン膜を完全に
エッチングした場合、エッチングされる平均の膜厚は
１.３であると共に、最もエッチングされる膜厚は(１.
３)×(１.１)=１.４３である。これらの膜厚の差は(１.
４３)‐(１.３)=０.１３となる。ところで、上記第２の
シリコン膜をドライエッチングで完全に除去した後にお
いて、残った第１のシリコン膜の必要な膜の均一性は５
％以内である。したがって、先述の膜厚の差０.１３が
第１のシリコン膜の膜厚の５％以内であれば問題がな
い。上記膜厚の差０.１３がが第１のシリコン膜の膜厚
の５％以内となる条件式は、オーバーエッチングの膜厚
の０.３を考慮に入れて、 ０.１３÷(Ｘ-０.３)＜０.０５ と表される。この数式を解くと、第１のシリコン膜の膜
厚Ｘの値は、 Ｘ＞２.９ と計算される。つまり、第１のシリコン膜の膜厚と第２
のシリコン膜の膜厚の比は３：１となる。したがって、
上記第１のシリコン膜の膜厚に対して第２のシリコン膜
の膜厚を３分の１以下にすることによって、第２のシリ
コン膜をドライエッチングで除去しても、第１のシリコ
ン膜の膜の均一性を良好に保つことができる。
【００３３】また、一実施形態の半導体装置の製造方法
は、Ｓｉを含んだ気体と５族元素を含んだ気体とを混合
して上記第２のシリコン膜を気相成長することを特徴と
している。
【００３４】上記一実施形態の半導体装置の製造方法に
よれば、Ｓｉを含んだ気体と５族元素を含んだ気体とを
混合して上記第２のシリコン膜を気相成長することによ
って、５族元素の添加工程を別途設ける必要がなくな
る。したがって、製造工程の数が増加せず、製造コスト
をより低減することができる。
【００３５】また、この発明の半導体装置は、シリコン
の結晶化を助長する触媒金属元素を用いて結晶化した第
１のシリコン膜上に５族元素を含有した第２のシリコン
膜を積層して、上記第１,第２のシリコン膜を加熱処理
して、上記第１のシリコン膜の上記触媒金属元素を上記
第２のシリコン膜にゲッタリングして、その第２のシリ
コン膜を除去して、実質的に上記触媒金属元素を含んで
いない上記第１のシリコン膜を有することを特徴として
いる。
【００３６】この発明の半導体装置によれば、上記実質
的に上記触媒金属元素を含んでいない第１のシリコン膜
は、凹凸の増大やピンホールの発生もなく、配向性に優
れ、欠陥や不純物の極めて少ない高品質な膜であるの
で、低コスト,高生産性および高歩留りを実現できるこ
とが分った。したがって、上記実質的に触媒金属元素を
含んでいない第１のシリコン膜がＴＦＴに用いられる
と、ＴＦＴの高性能化、例えば高速動作,低リーク電流
および低電圧動作が実現する。したがって、上記高性能
なＴＦＴを用いて、高機能のアクティブマトリクス型液
晶表示装置、密着型イメージ、３次元ＩＣなどを実現で
きる。
【００３７】
【発明の実施の形態】以下、この発明の半導体装置の製
造方法およびその半導体装置を図示の実施の形態により
詳細に説明する。
【００３８】図１はこの発明の実施の一形態の半導体装
置のＴＦＴの作製工程を示す図であり、(ａ)から(ｌ)の
順に作製工程が順次進行する。上記ＴＦＴは次のような
工程にて製造する。
【００３９】(１) まず、図１(ａ)に示す絶縁表面を有
する基板としての石英基板１１上に、ＬＰＣＶＤ(low p
ressure chemical vapor deposition)法でａ−Ｓｉ膜１
２を例えば６５nm堆積する。このとき、例えば、原料ガ
スとしてＳｉ2Ｈ6(ジシランガス)を用いて、温度４５０
℃、圧力５０Ｐaの条件でａ−Ｓｉ膜１２を形成してい
る。
【００４０】(２) 次に、上記ａ−Ｓｉ膜１２の全面に
Ｎｉ(ＣＦ3ＣＯＯ)2(酢酸ニッケル)を１０ppm溶かした
水溶液をスピン塗布して、図１(ｂ)のように、Ｓｉの結
晶化を助長する触媒金属元素としてのＮｉ１０１をａ−
Ｓｉ膜１２の表面に添加する。上記ａ−Ｓｉ膜１２の表
面のＮｉ濃度は、例えば１×１O13atms/cm2程度となる
ように設定する。また、上記Ｎｉ１０１をａ−Ｓｉ膜１
２に添加する方法としてスパッタ法,ＣＶＤ法,プラズマ
処理法および蒸着法などを用いてもよい。
【００４１】(３) そして、窒素雰囲気中で６００℃の
加熱処理を１２時間行って、ａ−Ｓｉ膜１２を結晶化し
て、図１(ｃ)に示す第１のシリコンとしてのＣＧＳ膜１
３を形成する。このとき、このＣＧＳ膜１３はＮｉを含
有しており、ＣＧＳ膜１３中のＮｉ濃度を誘導結合プラ
ズマ質量分析法で分析すると、１.５×１O18atms/cm3で
あった。
【００４２】(４) 引き続いて、上記Ｎｉを含むＣＧＳ
膜１３上に、５族元素のＰを高濃度に含む第２のシリコ
ン膜としてのａ−Ｓｉ膜１４を形成する。このａ−Ｓｉ
膜１４は、ＣＶＤ装置を用いて、Ｓｉを含む生成ガスと
Ｐを含んだガスとを混合して形成する。そうすることに
よって、５族元素の添加工程を別途設ける必要がなくな
り、製造コストを低減することができる。
【００４３】また、このとき、上記ａ−Ｓｉ膜１４中の
Ｐ濃度を１×１０21atms/cm3に設定すると共に、ａ−Ｓ
ｉ膜１４の膜厚をＣＧＳ膜１３の膜厚(６５nｍ)の３分
の１以下、つまりａ−Ｓｉ膜１４の膜厚を約２２nｍ以
下となるように設定する。なお、本実施の形態ではａ−
Ｓｉ膜１４の膜厚を１０nｍに設定している。
【００４４】(５) 次に、４００℃〜６００℃の加熱処
理を４時間〜１２時間行って、Ｐを高濃度に含んだａ−
Ｓｉ膜１４中にＣＧＳ膜１３中のＮｉをゲッタリングす
ることによって、ＣＧＳ膜１３,ａ−Ｓｉ膜１４が、図
１(ｅ)に示すように、膜内のＮｉが減少したＣＧＳ膜１
０３,ＮｉおよびＰを含むａ−Ｓｉ膜１０４になる。
【００４５】このように、上記加熱処理は４００℃〜６
００℃の範囲内で行うことによって、ａ−Ｓｉ膜１４内
のＰがＣＧＳ膜１３に拡散するのを防止することができ
ると共に、ＣＧＳ膜１３内のＮｉを十分にゲッタリング
することができる。また、上記加熱処理の温度が６００
℃を越えると、ＣＧＳ膜１３内にＰが拡散してしまっ
て、そのＰを含むＣＧＳ膜１３膜を用いてＴＦＴを作製
すると、ＣＧＳ膜１３がＴＦＴ特性に悪影響を及ぼして
しまう。また、上記加熱処理の温度を４００℃未満にす
ると、ＣＧＳ膜１３内のＮｉが十分にゲッタリングされ
ず、長時間の加熱処理が必要となり、製造コストが増大
してしまう。
【００４６】また、上記加熱処理を４時間〜１２時間の
範囲内で行うことによって、ＣＧＳ膜１３内のＮｉをよ
り効果的にゲッタリングすることができる。また、上記
加熱処理を４時間未満になると、ＣＧＳ膜１３内のＮｉ
を十分にゲッタリングすることができない。また、上記
加熱処理が１２時間を越えると、加熱処理に要する時間
が長時間になって、製造コストが増大してしまう。
【００４７】(６) そして、図１(ｆ)に示すように、ド
ライエッチング法を用いて、Ｎｉ,Ｐを含んだａ−Ｓｉ
膜１０４(図１(ｅ)に示す)を除去する。このとき、オー
バーエッチングによりＣＧＳ膜１０３は表面を幾分か削
られるが、図１(ｅ)に示すＣＧＳ膜１０３の膜厚に対し
てａ−Ｓｉ膜１０４の膜厚を３分の１以下に設定してい
ることによって、ａ−Ｓｉ膜１０４をドライエッチング
で除去しても、ＣＧＳ膜１０３の膜の均一性を良好に保
つことができる。
【００４８】(７) 次に、図１(ｇ)に示すように、９５
０℃のＯ2雰囲気中においてＣＧＳ膜１０３の表面に膜
厚３０ｎｍの第１の酸化膜１５を形成する。この工程は
第２のゲッタリングと呼ばれ、ＣＧＳ膜１０３内のＮｉ
をさらに除去する効果がある。この第２のゲッタリング
は、ＨＣｌ,ＨＦ,ＨＢｒ,Ｃｌ2,Ｆ2およびＢｒ2などの
うちの少なくとも一種類のハロゲン元素を含んだ酸化性
雰囲気中で加熱処理すると、ＣＧＳ膜１０３内のＮｉを
より効果的に低減できる。また、このときの温度範囲は
７００〜１１５０℃の範囲が望ましく、１１５０℃に近
い程、第１の酸化膜１５中でのＮｉの拡散が促進され
て、Ｎｉのゲッタリングの効果が向上する。 (８) そして、上記第１の酸化膜１５をバッファード沸
酸を用いて除去した後、図１(ｈ)に示すように、一般的
なフォトリソとドライエッチングを用いて、ＴＦＴの活
性領域となる部分を残すようにパターニングする。その
結果、上記石英基板１１上に、パターンニングされたＣ
ＧＳ膜１０３ａが形成される。
【００４９】(９) 上記パターンニングされたＣＧＳ膜
１０３ａ上に、図１(ｉ)に示すように、ＣＶＤ法でゲー
ト絶縁膜としての第２の酸化膜１６を８０nｍの膜厚で
形成した後、さらにＣＶＤ法でｐ−Ｓｉ膜を３００nｍ
堆積し、そのｐ−Ｓｉ膜を一般的なフォトリソとドライ
エッチングでパターニングしてゲート電極１７を形成す
る。
【００５０】(１０) 図１(ｊ)に示すように、上記ゲー
ト電極１７をマスクとして用いて、２×１O15atms/cｍ2
程度のＰイオンを注入してソース領域１８aおよびドレ
イン領域１８ｂを形成する。
【００５１】(１１) 上記第２の酸化膜１６およびゲー
ト電極１７の全面に、図１(ｋ)に示すように、ＣＶＤ法
を用いて層間絶縁膜としての第３の酸化膜１９を６００
nｍの膜厚で形成して、イオン注入した不純物活性化の
ために窒素雰囲気中で９５０℃,３０分間の熱処理を施
した後、一般的なフォトリソとドライエッチングを用い
て第２,第３の酸化膜１６,１９にコンタクトホールを形
成する。
【００５２】(１２) 最後に、ＡｌＳｉ膜４００nｍ、
窒化膜４００nｍ、透明導電膜(ＩＴＯ)８０nｍを順次堆
積した後、フオトリソおよびドライエッチングを行って
図１(ｌ)に示すＴＦＴ１を作製する。このＴＦＴ１は、
ＡｌＳｉ膜で形成されたソース電極配線２０およびドレ
イン電極配線２１と、窒化膜で形成された保護膜２２
と、透明導電膜で形成された画素電極２３とを有してい
る。このとき、上記ＴＦＴ１は、上方から見ると図２に
示すような状態になっている。なお、図２では、理解容
易のために一部の膜を省略している。
【００５３】このように、上記第１のシリコン膜１３上
の全面に第２のシリコン膜１４を直接形成するので、マ
スクは勿論のことマスクを形成するためのフォト工程が
不要になる。したがって、製造工程が簡略化して、製造
コストを低減できる。
【００５４】また、上記ＣＧＳ膜１３内に含まれるＮｉ
をゲッタリングしたａ−Ｓｉ膜１０４を除去した後にお
いては、ＣＧＳ膜１０３に不純物のＮｉやＰが存在せ
ず、ＣＧＳ膜１０３に使用不可能な領域が存在しない。
したがって、画素やドライバーの素子などの配置に制約
が生じることがなく、ＴＦＴ１のサイズを小さくできる
と共に、そのＴＦＴ１を有する半導体装置のサイズを小
さくすることができる。
【００５５】また、不純物として作用するＮｉをゲッタ
リングしたａ−Ｓｉ膜１０４が除去されるので、半導体
装置の良品率を向上させることができる。
【００５６】なお、本実施の形態はこの発明により作製
されるＴＦＴの一例であり、請求項目に記載されている
以外の部分の材料、膜厚、形成方法などは上記の限りで
はない。
【００５７】また、上記実施の形態では、ａ−Ｓｉ膜１
２にＮｉを添加して加熱処理することによりＣＧＳ膜１
３を得ていたが、ａ−Ｓｉ膜の代わりにＳｉを含む非晶
質膜を用いてもよい。
【００５８】また、上記実施の形態では、触媒金属元素
としてＮｉを用いたが、Ｆｅ,Ｃｏ,Ｎｉ,Ｃｕ,Ｒｕ,Ｒ
ｈ,Ｐｄ,Ｏｓ,Ｉｒ,ＰｔおよびＡｕのうちの少なくとも
１つを用いればよい。
【００５９】
【発明の効果】以上より明らかなように、この発明の半
導体装置の製造方法は、第１のシリコン膜上の全面に第
２のシリコン膜を直接形成するので、マスクは勿論のこ
とマスクを形成するためのフォト工程が不要になって、
製造工程が簡略化し、製造コストを低減できる。
【００６０】また、一実施形態の半導体装置の製造方法
よれば、媒金属元素をゲッタリングした第２のシリコン
膜を除去した後においては、第１のシリコン膜に不純物
の触媒金属元素が存在せず、第１のシリコン膜に使用不
可能な領域が存在しないので、画素やドライバーの素子
などの配置に制約が生じることがなく、半導体装置のサ
イズを小さくすることができる。
【００６１】また、一実施形態の半導体装置の製造方法
は、不純物として作用する触媒金属元素をゲッタリング
した第２のシリコン膜を除去するので、半導体装置の良
品率を向上させることができる。
【００６２】また、一実施形態の半導体装置の製造方法
は、Ｆｅ,Ｃｏ,Ｎｉ,Ｃｕ,Ｒｕ,Ｒｈ,Ｐｄ,Ｏｓ,Ｉｒ,
ＰｔおよびＡｕのうちの少なくとも１つの元素を触媒金
属元素として用いるので、第１のシリコン膜の結晶化を
より効果的に助長できる。
【００６３】また、一実施形態の半導体装置の製造方法
は、上記第２のシリコン膜中の５族元素がＰであるの
で、その第２のシリコン膜を用いて第１のシリコン膜に
含まれる触媒金属元素を効果的にゲッタリングできる。
【００６４】また、一実施形態の半導体装置の製造方法
は、Ｓｉを含んだ気体と５族元素を含んだ気体とを混合
して上記第２のシリコン膜を気相成長するので、５族元
素の添加工程を別途設ける必要がなくなり、製造工程の
数が増加せず、製造コストをより低減することができ
る。
【００６５】また、一実施形態の半導体装置の製造方法
は、上記触媒金族元素のゲッタリングの加熱処理を４０
０℃〜６００℃の範囲内で行うので、第２のシリコン膜
に含まれる５族元素が第１のシリコン膜に拡散するのを
防止することできる。
【００６６】また、一実施形態の半導体装置の製造方法
は、上記触媒金族元素のゲッタリングの加熱処理を４０
０℃〜６００℃の範囲内で行うので、第１のシリコン膜
中の触媒金属元素を十分にゲッタリングすることができ
る。
【００６７】また、一実施形態の半導体装置の製造方法
は、上記触媒金族元素のゲッタリングの加熱処理は４時
間〜１２時間の範囲内で行うので、第１のシリコン膜内
に含まれる触媒金属元素をより効果的にゲッタリングす
ることができる。
【００６８】また、一実施形態の半導体装置の製造方法
は、上記第１のシリコン膜の膜厚に対して第２のシリコ
ン膜の膜厚を３分の１以下にするので、第２のシリコン
膜をドライエッチングで除去しても、第１のシリコン膜
の膜の均一性を良好に保つことができる。
【００６９】また、一実施形態の半導体装置は、実質的
に上記触媒金属元素を含んでいない第１のシリコン膜を
有しているので、第１のシリコン膜を用いてＴＦＴの高
性能化を実現できる。したがって、高機能のアクティブ
マトリクス型液晶表示装置、密着型イメージ、３次元Ｉ
Ｃなどを実現できる。
【図面の簡単な説明】
【図１】 図１は本発明の実施の一形態の半導体装置の
ＴＦＴの作製工程を示す図である。
【図２】 図２は上記ＴＦＴを上方から見た図である。
【図３】 図３はＰの拡散およびＮｉのゲッタリングの
シミュレーションを説明するための概念図である。
【図４】 図４はＰ濃度とＰの拡散深さとの関係を示す
グラフである。
【図５】 図５はＮｉ濃度が１０10atms/cｍ3以下とな
る時間と深さとの関係を示すグラフを示す。
【符号の説明】
１ ＴＦＴ １１ 石英基板 １２ ａ−Ｓｉ膜 １３,１０３ ＣＧＳ膜 １４,１０４ ａ−Ｓｉ膜 １５ 第１の酸化膜 １６ 第２の酸化膜 １７ ゲート電極配線 １８ａ ソース領域 １８ｂ ドレイン領域 １９ 第３の酸化膜 ２０ ソース電極配線 ２１ ドレイン電極配線 ２２ 保護膜 ２３ 画素電極
フロントページの続き Ｆターム(参考） 5F052 AA11 DA02 DB02 EA16 FA06 HA07 JA01 5F110 AA01 AA04 AA06 AA16 BB01 BB10 BB11 CC02 DD02 DD03 EE09 EE45 FF02 FF23 FF29 GG02 GG13 GG25 GG34 GG47 HJ01 HJ04 HJ13 HJ23 HL05 NN03 NN04 NN23 NN24 NN35 PP10 PP13 PP34 PP38 QQ10 QQ11 QQ28

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 非晶質シリコン膜又はシリコンを含む非
    晶質膜を、Ｓｉの結晶化を助長する触媒金属元素を用い
    て結晶化して、第１のシリコン膜を形成する工程と、 上記第１のシリコン膜上の全面に、５族元素を含有した
    第２のシリコン膜を直接形成する工程と、 上記第１のシリコン膜および上記第２のシリコン膜に加
    熱処理を施すことにより、上記第１のシリコン膜から上
    記第２のシリコン膜に上記触媒金族元素をゲッタリング
    する工程と、 上記触媒金属元素をゲッタリングした上記第２のシリコ
    ン膜を除去する工程とを備えたことを特徴とする半導体
    装置の製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法
    において、 上記第１のシリコン膜の結晶化を助長する触媒金族元素
    として、Ｆｅ,Ｃｏ,Ｎｉ,Ｃｕ,Ｒｕ,Ｒｈ,Ｐｄ,Ｏｓ,Ｉ
    ｒ,ＰｔおよびＡｕのうちの少なくとも１つの元素が利
    用されることを特徴とする半導体装置の製造方法。
  3. 【請求項３】 請求項１または２に記載の半導体装置の
    製造方法において、 上記第２のシリコン膜中の５族元素がＰであることを特
    徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項１乃至３のいずれか１つに記載の
    半導体装置の製造方法において、 Ｓｉを含んだ気体と５族元素を含んだ気体とを混合して
    上記第２のシリコン膜を気相成長することを特徴とする
    半導体装置の製造方法。
  5. 【請求項５】 請求項１乃至４のいずれか１つに記載の
    半導体装置の製造方法において、 上記触媒金族元素をゲッタリングする加熱処理は４００
    ℃〜６００℃の範囲内で行うことを特徴とする半導体装
    置の製造方法。
  6. 【請求項６】 請求項１乃至５のいずれか１つに記載の
    半導体装置の製造方法において、 上記触媒金族元素をゲッタリングする加熱処理は４時間
    〜１２時間の範囲内で行うことを特徴とする半導体装置
    の製造方法。
  7. 【請求項７】 請求項１乃至６のいずれか１つに記載の
    半導体装置の製造方法において、 上記第２のシリコン膜の膜厚が、上記第１のシリコン膜
    の膜厚の３分の１以下であることを特徴とする半導体装
    置の製造方法。
  8. 【請求項８】 Ｓｉの結晶化を助長する触媒金属元素を
    用いて結晶化した第１のシリコン膜上に５族元素を含有
    した第２のシリコン膜を積層して、上記第１,第２のシ
    リコン膜を加熱処理して、上記第１のシリコン膜の上記
    触媒金属元素を上記第２のシリコン膜にゲッタリングし
    て、その第２のシリコン膜を除去して、実質的に上記触
    媒金属元素を含んでいない上記第１のシリコン膜を有す
    ることを特徴とする半導体装置。
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