KR100786598B1

KR100786598B1 - 반도체웨이퍼, 반도체 칩 및 반도체장치의 제조방법

Info

Publication number: KR100786598B1
Application number: KR1020010041485A
Authority: KR
Inventors: 사토우요시카즈; 모리타사다유키; 소노다타카히로
Original assignee: 가부시키가이샤 히타치세이사쿠쇼; 가부시기가이샤 히다치초엘에스아이시스템즈
Priority date: 2000-07-19
Filing date: 2001-07-11
Publication date: 2007-12-21
Also published as: US20020009006A1; KR20020007999A; US6885599B2; TW523848B; JP2002033363A; US20040184344A1; US20050185485A1; US6711075B2

Abstract

본 발명은 반도체웨이퍼, 반도체 칩 및 반도체장치의 제조방법에 관한 것으로서 번인시에 소수의 지침(Needle)수 및 컨택단자수에서 각 지침(Needle)과 각 반도체 칩의 각 단자와의 상이의 전기적인 컨택체크를 실행하고 휘발성의 SRAM의 반도체 칩과 불휘발성의 후래쉬메모리 반도체 칩을 탑재한 패키지구조의 MCP에 있어서 스텝(S201 ~ S212)에 따라서 SRAM 및 후래쉬 메모리의 각 반도체 칩을 반도체웨이퍼의 상태에서 번인을 실행하고 번인 완료의 우량품의 SRAM 및 후래쉬 메모리의 반도체 칩을 탑재하여 MCP를 조립한다. 상기 번인 시에 번인 보드의 지침(Needle)을 각 반도체 칩에 탑재된 테스트 회로의 6개의 테스트 전용신호단자에 접촉시켜서 컨택 체크를 실행하여 조립품의 수율향상을 실현하는 것이 가능한 반도체장치의 테스트 시스템을 제공하는 기술이 제시된다.

Description

반도체웨이퍼, 반도체 칩 및 반도체장치의 제조방법{SEMICONDUCTOR WAFER, SEMICONDUCTOR CHIP AND PROCESS FOR PRODUCING THE SEMICONDUCTOR DIVICE}

도 1 은 본 발명의 하나의 실시형태의 반도체 칩을 나타내는 블록도이다.

도 2 는 본 발명의 하나의 실시형태에 있어서 SRAM을 나타내는 블록도와 테스트회로를 나타내는 회로도이다.

도 3 은 본 발명의 하나의 실시형태에 있어서 테스트회로의 진리값표를 나타내는 설명도이다.

도 4 는 본 발명의 하나의 실시형태에 있어서 테스트커맨드표를 나타내는 설명도이다.

도 5 는 본 발명의 하나의 실시형태에 있어서 SRAM의 메모리매트릭스와 로우 디코더내의 구제회로를 나타내는 회로도이다.

도 6 은 본 발명의 하나의 실시형태에 있어서 반도체웨이퍼의 번인을 실현하기 위한 테스트시스템을 나타내는 블록도이다.

도 7 은 본 발명의 하나의 실시형태에 있어서 반도체웨이퍼의 번인순서를 나타내는 플로챠트도이다.

도 8 은 본 발명의 하나의 실시형태에 있어서 반도체웨이퍼의 번인을 적용한 경우의 웨이퍼처리에서 조립까지의 제조순서를 나타내는 플로챠트도이다.

도 9 는 본 발명의 하나의 실시형태에 있어서 MCP를 나타내는 단면도이다.

도 10 은 본 발명의 하나의 실시형태에 있어서 반도체웨이퍼를 나타내는 평면도이다.

도 11 은 본 발명의 하나의 실시형태에 있어서 반도체 칩을 나타내는 평면도이다.

도 12 는 본 발명의 하나의 실시형태에 있어서 불량률의 추이를 나타내는 특성도이다.

도 13 은 본 발명의 하나의 실시형태에 있어서 모니터기능부착 번인 순서를 나타내는 플로챠트도이다.

도 14 는 본 발명의 하나의 실시형태에 있어서 테스트회로의 동작(동작모드 세트 타이밍)을 나타내는 타이밍도이다.

도 15 는 본 발명의 하나의 실시형태에 있어서 테스트회로의 동작(번인 및 콘택 체크 타이밍)을 나타내는 타이밍도이다.

도 16 은 본 발명의 하나의 실시형태에 있어서 테스트회로의 동작(모니터기능부착 번인 타이밍)을 나타내는 타이밍도이다.

도 17 은 본 발명의 하나의 실시형태에 있어서 번인시의 내부동작을 나타내는 타이밍도이다.

도 18 은 본 발명의 하나의 실시형태에 있어서 다중선택이 가능한 로우디코더를 나타내는 회로도이다.

도 19 는 본 발명의 하나의 실시형태에 있어서 다중선택 로우디코더의 진리 값 표를 나타내는 설명도이다.

도 20 은 본 발명의 하나의 실시형태에 있어서 출력이네이블신호를 사용하여 반도체칩을 선택하는 경우의 테스트시스템을 나타내는 블록도이다.

<주요부분에 대한 도면부호의 설명>

S201, S206 : 웨이퍼공정 S202, S206 : 번인

S203, S205, S208, S210 : 칩 동작시험 S211 : 조립

S212 : 조립품의 동작시험

본 발명은 반도체장치의 번인기술에 관하여 예를들면 SRAM과 후래쉬메모리등과같이 2개의 반도체 칩을 탑재한 MCP(Multi Chip Package)등의 반도체장치에 있어서 반도체웨이퍼의 상태에서 번인을 실행할 때 각 지침(Needle)과 각 반도체 칩의 각 단자와의 컨택체크방법에 적절한 테스트시스템에 적용하기에 유효한 기술에 관한 것이다.

본 발명자가 검토한 기술에서 반도체장치의 번인기술에 있어서는 이하와 같은 점을 들수 있다. 예를들면 SRAM과 후래쉬 메모리를 탑재한 MCP의 번인은 SRAM과 후래쉬 메모리의 각 반도체 칩을 기판상에 탑재하고 와이어 본딩등에 의해 전기적으로 접속하고 지수에 의해 몰드하여 패키지구조로 조립 후의 시험공정에 있어서 규격을 넘어서는 온도 및 전압스트레스를 인가하여 번인을 실행하는 방법이 일반적 이다. 상기 번인에 의해 장래 불량해질 수 있는 MCP를 스크리닝하여 양품의 MCP만을 제품으로서 출하되도록 되어 있다.

그런데 상기와 같은 MCP의 번인기술에 대해서 본 발명자가 검토한 결과 이하와 같은 점을 밝혀내게 되었다. 예를들면 상기와 같이 MCP의 조립 후에 번인을 실행하는 방법은 SRAM과 후래쉬 메모리의 각 반도체 칩의 수율이 조립후의 MCP의 수율에 크게 영향을 주기 때문에 상기 MCP의 수율향상이 바람직하지 않게 된다. 즉, 상기 방법을 채용한 경우에는 SRAM 및 후레쉬 메모리의 반도체 칩의 어느 하나는 불량해지면 상기를 이용하여 조립한 MCP는 불량이 되므로 조립품의 수율이 저하하는 것을 알 수 있다.

상기에서 본 발명자는 SRAM과 후레쉬 메모리의 각 반도체 칩의 수율 향상을 위하여 반도체 웨이퍼의 단계에서 번인을 실행 하고 조립전에 불량품의 반도체 칩을 용장구제하거나 또는 제거하는 방법에 도달하였다. 이 때 테스트장치에 접속된 각 지침(Needle)과 반도체 칩의 각 단자와의 사이의 전기적인 컨택 체크를 실행할 필요가 있기 때문에 예를들면 조립품과 동일하게 전기적인 접속에 의해 도전이 취해지는 각 지침(Needle)과 각 단자와의 사이에 전압을 인가하고 이 사이 전류를 검지하는 것으로 전기적인 접속/비접속을 판정하는 방법을 이용하는 것이 가능하다.

그런데 이와 같은 전압의 인가에 의한 전류의 검지방법에서는 근년의 반도체장치의 고기능화 대용량화 등에 따르는 단자수의 다핀화의 대응이 어렵다. 즉 반도체 칩의 단자수가 증가하는 것에 따라서 상기 단자수에 상당하는 지침(Needle)과 전류계등을 설치할 필요가 있기 때문에 상기 수량은 팽배한 수가 되고 현실적으로 어려운 상황으로 될 수 있다.

상기에서 본 발명의 목적은 반도체 웨이퍼의 단계에서 번인을 실행하는 방법을 채용하면서 상기 번인시에 적은 지침(Needle)수 및 컨택단자수로 각 지침(Needle)과 각 반도체 칩의 각 단자와의 사이의 전기적인 컨택체크를 실행하고 번인완룡의 양품의 반도체 칩을 이용하는 것에 의해 조립품의 수율의 향상을 실현하는 것이 가능한 반도체 장치의 테스트시스템을 제공하는 것이다.

본 발명의 상기 및 그 외의 목적과 신규특징은 본 명세서의 상기 및 첨부도면에서 명확해 질 것이다.

본원에 있어서, 개시되는 발명가운데 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.

즉, 본 발명에 의한 제 1 반도체 웨이퍼는 복수의 반도체칩을 탑재하고 각 반도체 칩은 휘발성의 메모리매트릭스를 가지는 반도체 웨이퍼에 적용되고 각 반도체 칩이 번인시에 테스트장치에 접속된 지칩과 각 반도체 칩의 단자와의 전기적인 접속/비접속을 판정하기 위한 신호를 입력하는 제 1 단자와 상기 입력된 신호에 대한 응답의 신호를 출력하는 제 2 단자를 가지는 것이다.

또한, 본 발명에 의한 제 2 반도체웨이퍼는 각 반도체 칩이 메모리매트릭스의 어드레스를 지정하는 복수의 어드레스 입력단자와 기입 칩 독출데이터를 입출력하는 복수의 데이터 입출력단자와 기입 및 독출동작을 제어하는 복수의 제어신호단자와, 번인시에 테스트장치에 접속된 지침(Needle)과 각 반도체 칩의 단자와의 전 기적인 접속/비접속을 판정하기 위한 복수의 테스트전용 신호단자를 가지는 것이다.

또한, 본 발명에 의한 반도체 칩은 휘발성의 메모리매트릭스를 가지는 메모리회로와 번인시에 테스트장치에 접속된 지침(Needle)과 반도체 칩의 단자와의 전기적인 접속/비접속을 판정하기 위한 신호를 입력하고 상기 입력된 신호에 대한 응답신호를 출력하고 번인시에 테스트장치에 접속된 지칩과 반도체 칩의 단자와의 전기적인 접속/비접속을 판정하기 위한 테스트회로를 가지는 것이다.

또한, 상기 반도체 칩의 테스트회로는 테스트용 클록신호를 입력하는 테스트클록단자와 테스트용 제어신호를 입력하는 제 1 및 제 2의 테스트제어단자와 테스트용 입출력 데이터를 입출력하는 테스트 입출력단자와 전원전압을 공급하는 전원단자와, 접지전압을 공급하는 접지단자를 가지는 것이다.

또한, 상기 테스트회로는 테스트클록단자로부터 입력된 테스트용 클록신호에 동기하여 제 1 및 제 2의 테스트제어단자로부터 입력된 테스트용 제어신호의 조합에 의거하여 제어되고 테스트입출력단자로부터 입력된 테스트용 커맨드 데이터를 씨프트하는 씨프트 레지스터와 상기 씨프트레지스터의 데이터를 디코딩하는 디코더를 갖고 상기 디코더로부터 출력된 현 상태 플러그 및 겸시상태 플러그에 의거한 테스트모드의 동작을 개시하도록 한 것이다.

또한, 상기 테스트회로는 테스트클록단자로부터 입력된 테스트용 클록신호에 동기하여 카운트하는 카운터를 갖고 테스트 모드시에 카운터의 카운터 값을 메모리회로의 어드레스 신호로서 이용하고 카운터의 자리올림(Carry)신호를 테스트 입출 력단자로부터 출력하여 테스트장치에 있어서 각 지침(Needle)과 반도체 칩의 각 단자와의 전기적인 접속/비접속을 판정하도록 한 것이다.

또한, 상기 카운터의 자리올림(Carry)신호를 메모리회로의 기입데이터로서 이용하도록 한 것이다. 혹은 카운터의 자리올림(Carry)신호와 메모리회로의 독출데이터를 배타적 논리 총합연산하여 테스트 입출력단자로부터 출력하여 번인 도중의 불량률의 모니터로 이용하도록 한 것이다.

또한, 본 발명에 의한 반도체장치의 제조방법은 반도체 웨이퍼를 절단하여 반도체 칩별로 분리하고 상기 반도체 칩별로 분리된 제 1 반도체 칩과 제 2 의 반도체 칩을 탑재한 반도체장치의 제조방법에 적용되고 반도체 웨이퍼를 반도체 칩별로 절단하기 전에 반도체 웨이퍼의 상태에서 제1 및 제 2 의 각 반도체 칩의 번인을 실행하는 스텝을 갖는 것이다.

또한, 상기 번인을 실행하는 스텝은 테스트장치에 접속된 각 지침(Needle)과 반도체 웨이퍼의 제 1 및 제 2의 각 반도체 칩의 각단자와의 전기적인 접속/비접속을 판정하기 위한 컨택체크를 실행하는 스텝을 갖는 것이다.

이하 본 발명의 실시형태를 도면에 의거하여 상세하게 설명한다. 도 1은 본 발명의 한 실시형태에 있어서 반도체 칩을 나타내는 블록도이고, 도 2는 SRAM을 나타내는 블록도와 테스트 회로를 나타내는 회로도이고, 도 3은 테스트회로의 진리값표를 나타내는 설명도이고, 도 4는 테스트커맨드표를 나타내는 설명도이고, 도 5는 SRAM의 메모리매트릭스와 로우디코더내의 구제회로를 나타내는 회로도이고, 도 6은 반도체 웨이퍼의 번인을 실현하기 위한 테스시스템을 나타내는 블록도이고, 도 7은 반도체 웨이퍼의 번인 순서를 나타내는 플로챠트도이고, 도 8은 반도체 웨이퍼의 번인을 적용한 경우의 웨이퍼처리에서 조립까지의 제조순서를 나타내는 플로챠트도이고, 도 9는 MCP를 나타내는 단면도이고, 도 10은 반도체 웨이퍼를 나타내는 평면도이고, 도 11은 반도체 칩을 나타내는 평면도이고, 도 12는 불량률의 추이를 나타내는 특성도이고, 도 13은 모니터기능부착 번인 순서를 나타내는 플로챠트도이고, 도 14 ~ 도 16은 테스트회로의 동작을 나타내는 타이밍도이고, 도 17은 번인시의 내부동작을 나타내는 타이밍도이고, 도 18은 다중선택이 가능한 로우디코더를 나타내는 회로도이고, 도 19는 다중선택 로우 디코더의 진리값표를 나타내는 설명도이고 도 20은 출력 이네이블신호를 사용하여 반도체 칩을 선택하는 경우의 테스트시스템을 나타내는 블록도이다.

우선 도 1에 의해 본 실시형태의 반도체 칩의 일례의 블록구성을 설명한다.

본 실시형태의 반도체 칩은 예를들면 휘발성의 메모리매트릭스를 갖는 메모리회로인 SRAM(1)과 상기 SRAM(1)의 번인을 실행하는 테스트회로(2)와 2개의 셀렉터(3, 4)가 탑재되어 구성되고 어드레스 신호를 입력하는 어드레스입력단자, 데이터를 입출력하는 데이터입출력단자, 제어신호를 입력하는 SRAM제어신호단자, 테스트전용신호를 입력하는 테스트전용 신호단자등이 설치되어 있다.

상기 반도체 칩에 있어서 통상 메모리입출력동작은 어드레스 입력단자로부터 입력된 어드레스 신호에 의해 SRAM(1)의 임의의 메모리셀을 선택하고 상기 선택된 메모리셀에 대해서 데이터 입출력단자로부터 입력된 데이터를 기입하고 또한 메모 리셀로부터 독출된 데이터를 데이터입출력단자로부터 출력하는 것이 가능하다. 상기 기입 및 독출동작은 SRAM제어신호단자로부터 입력된 제어신호에 의해 제어된다.

또한, 테스트동작은 테스트전용신호단자로부터 테스트 전용신호에 의해 테스트회로(2)를 동작시켜 셀렉터(3, 4)를 절환하여 테스트회로(2)에서 생성된 어드레스신호에 의해 SRAM(1)의 임의의 메모리셀을 선택하여 상기 선택된 메모리셀에 대해서 테스트회로(2)에서 생성된 데이터를 기입하고 또한 메모리셀에서 돌출된 데이터를 테스트회로(2)에 변환하는 것이 가능하다. 상기 기입 및 독출동작은 테스트회로(2)에서 생성된 제어신호에 의해 제어된다.

다음으로 도 2에서 상기 SRAM(1)의 일례를 나타내는 블록구성과 상기 테스트회로(2)의 일례를 나타내는 회로구성을 설명한다.

SRAM(1)은 메모리매트릭스(11) 로우디코더(12) 컬럼디코더(13) 어드레스입력버퍼(14) 센스앰프(15) 라이트드라이버(16) 데이터 입력버퍼(17) 데이터출력버퍼(18) 컨트롤회로(19)등으로 구성되어 있다. 상기 SRAM(1)에 대한 메모리입출력단자로서 어드레스 입력단자, 데이터입출력단자, 제어신호단자등이 설치되어 있다. 상기 SRAM(1)에 대한 통상의 메모리입출력동작은 어드레스 입력단자에서 입력된 어드레스 신호를 어드레스 입력버퍼(14)에 변환하고 상기 어드레스 신호에 의거한 로우디코더(12)의 디코딩에 의한 로우어드레스 컬럼디코더(13)의 디코딩에 의한 컬럼어드레스에 의해 메모리매트릭스(11)내의 임의의 메모리셀을 선택한다. 그리고 선택된 메모리셀에 대해서 기입동작을 실행하는 경우에는 데이터입출력단자로부터 입력된 기입데이터를 데이터입력버퍼(17)에 변환하고 상기 기입데이 터를 라이트드라이버(16)를 매개하여 메모리셀에 기입한다. 또한, 선택된 메모리셀에서 독출동작을 실행하는 경우에는 메모리셀로부터 독출된 데이터를 센스앰프(15)를 매개하여 데이터 출력버퍼(18)에 변환하고 이 독출데이터를 데이터 입출력단자로부터 출력한다. 상기 기입 및 독출동작은 제어신호단자로부터 컨트롤회로(19)에 입력된 제어신호에 의거하여 제어된다.

테스트회로(2)는 번인시에 테스트장치에 접속된 지침(Needle)과 반도체 칩의 단자와의 전기적인 접속/비접속을 판정하기위하여 신호를 입력하고 이 입력된 신호에 대한 응답의 신호를 출력하여 테스트장치에 접속된 지침(Needle)과 반도체 칩의 단자와의 전기적인 접속/비접속을 판정하기 위한 기능을 가지는 회로이고 N비트의 씨프트레지스터(SREG), 디코더(DEC), 카운터(COUNT), 복수의 플립플롭(FF1 ~ FF8), 클럭인버터(CIV1 ~ CIV 7), 인버터(IV1, IV2), AND 게이트 AND 1 ~ AND 4, OR게이트 OR 1, OR2 및 버퍼(DBUF 1, DBUF 2)등으로 구성되어 있다. 또한, 상기 버퍼(DBUF 1, DBUF 2)의 각각은 입력신호에 대해서 동위상의 출력신호와 이 출력신호에 대해서 실질적으로 위상반전된 출력신호를 출력한다. 이 테스트회로(2)에 대한 테스트전용 신호단자로서 테스트용 클럭신호(Test Clock)를 입력하는 테스트클럭단자, 각 테스트용 제어신호(CTRL 1, CTRL 2)를 입력하는 테스트제어단자, 테스트용 입출력데이터(Test I/O)를 입출력하는 테스트입출력단자, 전원전압(Vcc)을 공급하는 전원단자, 접지단자(Vss)를 공급하는 접지단자등이 설치되어 있다.

이 테스트회로(2)는 테스트클럭단자에서 테스트용 클럭신호(Test Clock)에 동기하여 각 테스트 제어단자에서 테스트용 제어신호(CTRL 1, CTRL 2)의 제어에 의 해 테스트 입출력단자에서 테스트용 입출력데이터(Test I/O(커맨드 입력))의 입출력으로서 도 3, 도 4에 나타나는 바와 같은 동작을 실현하는 것이 가능한 논리구성으로 되어 있다. 우선, 도 3의 테스트회로(2)의 진리값표를 이용하여 동작을 설명한다.

(1) 테스트용 클럭신호(Test Clock)의 "L" 또는 "H"에 있어서 테스트용 제어신호(CTRL 1) 및 테스트용 제어신호(CTRL 2)가 함께 "0"의 경우에는 커맨드 레지스터가 000으로 리셋된다. 또한, 상기 경우에는 테스트용 입출력데이터(Test I/O)는 "1" 또는 "0"이다. 이 경우의 상태는 테스트회로(2)의 리셋, 테스트회로(2)의 비활성에 의한 통상의 SRAM동작상태가 된다.

즉, 이 경우에 테스트용 클럭신호(Test Clock), 테스트용제어신호(CTRL 1, CTRL 2)가 상기와 같은 조건에서는 AND 게이트 AND 4에서 리셋 신호(Reset)가 출력되고 씨프트레지스터(SREG), 카운터(COUNT), 플립플롭(FF1 ~ FF8)의 입력단자(CLR)에 입력된다. 상기와 같이 리셋신호(Reset)가 온되면 씨프트레지스터(SREG), 카운터(COUNT), 플립플롭(FF 1 ~ FF 8)을 리셋한다. 상기 리셋신호(Reset)는 초기설정에 사용한다.

(2) 테스트용 클럭신호(Test Clock)가 "L" 또는 "H"로의 절환에 있어서 테스트용 제어신호(CTRL 1) 가 "0" 테스트용 제어신호(CTRL 2)가 "1"의 경우에는 커맨드 레지스터에 입력된 커맨드가 셋트된다. 또한, 상기 경우에는 테스트용 입출력데이터(Test I/O)는 "1" 또는 "0"이다. 이 경우의 상태는 테스트회로(2)의 동작개시상태가 된다.

즉, 상기 경우에 테스트용 클럭신호(Test Clock), 테스트용 제어신호(CTRL 1, CTRL 2)가 상기와 같은 조건에서는 플립플롭(FF 1)의 출력단자(Q)에서 스타트신호(Start)가 출력되고 플립플롭(FF 3 ~ FF 8)의 입력단자(CK)에 입력된다. 상기 플립플롭(FF 1)은 입력단자(CK)에 입력된 테스트용 클럭신호(Test Clock)에 동기하여 동작하고 AND 게이트 AND 2를 매개하여 입력단자(D)에 입력된 신호에 의거하여 스타트신호(Start)가 출력된다. 상기와같이 스타트신호(Start)가 온되면 플립플롭(FF 3 ~ FF 8)이 동작이 가능해지고 테스트회로(2)의 동작을 개시한다.

(3) 테스트용 클럭신호(Test Clock)가 "L" 또는 "H"로의 절환에 있어서 테스트용 제어신호(CTRL 1) 가 "1" 테스트용 제어신호(CTRL 2)가 "0"의 경우에는 테스트용 입출력데이터(Test I/O)로서 커맨드가 입력되고 커맨드 레지스터에 테스트용 입출력데이터(Test I/O)가 입력된다. 상기 경우의 상태는 테스트커맨드의 입력상태가 된다.

즉, 상기 경우에 테스트용 클럭신호(Test Clock), 테스트용 제어신호(CTRL 1, CTRL 2)가 상기와 같은 조건에서는 플립플롭(FF 2)의 출력단자(Q)에서 커맨드입력신호(Command Input)가 출력되고 테스트용 클럭신호(Test Clock)가 입력되는 씨프트레지스터(SREG)의 입력단자(CK)로의 경로의 클럭인버터(CIV 3, CIV 4)가 제어된다. 상기 플립플롭(FF 2)은 입력단자(CK)에 입력된 테스트용 클럭신호(Test Clock)에 동기하여 동작하고 AND 게이트 AND 3을 매개하여 입력단자(D)에 입력된 신호에 의거하여 커맨드입력신호(Command Input)이 출력된다. 동시에 테스트용 입출력데이터(Test I/O)가 씨프트레지스터(SREG)의 입력단자(D)에 입력된다. 그리고 씨프트레지스터(SREG)에서 예를들면 3비트의 신호가 디코더(DEC)에 입력되고 이 디코더(DEC)에 의해 디코딩하여 각 플립플롭(FF 3 ~ FF 8)의 입력단자(D)에 입력된다.

상기와 같이 커맨드 입력신호(CommanD Input)이 온되면 테스트용 입출력데이터(Test I/O)의 직렬입력에 의해 씨프트레지스터(SREG)로의 테스트 커맨드를 입력하고 플립플롭(FF 3 ~ FF 6)의 출력단자(Q)로부터 출력된 신호에 의해 전류상태플러그가 온되고 또는 플립플롭(FF 7, FF 8)의 출력단자(Q)로부터 출력된 신호에 의해 겸시상태플러그가 온되고 각각의 상태플러그에 의거하여 동작을 개시한다. 전류상태플러그는 카운터(COUNT)의 이네이블신호, SRAM 1의 컨트롤신호(19)의 제어신호, 클럭 인버터(CIV 5)의 제어신호로서 이용 된다. 또한, 겸시상태플러그는 SRAM 1의 컨트롤회로(19)의 제어신호로서 이용된다. 상기 테스트 커맨드에 대해서는 도 4를 이용하여 후 기술한다.

또한, 전류상태 플러그(A)가 온되는 것에 의해 상기 신호가 카운터(COUNT)의 입력단자(Enable)에 입력되고 동시에 카운터( COUNT)로부터 SRAM 1에 접속되는 경로의 클록인버터(CIV 6, CIV 7)이 제어된다. 이와 같이 전류상태 플러그(A)가 온되면 테스트용 클럭신호(Test Clock)에 동기하여 카운터(COUNT)가 동작을 시작하고 이 카운터(COUNT)의 자리올림(Carry)신호를 클럭인버터(CIV 5)를 통하여 테스트 입출력단자에서 번인양불테스트용 입출력데이터(Test I/O)의 출력을 개시한다. 이 출력신호에는 이들의 단자를 포함하는 각 테스트전용 신호단자와 각 지침(Needle)과의 전기적인 접속/비접속을 판정한 컨택체크결과등도 포함된다.

또한, 카운터(COUNT)의 카운터값이 클럭인버터(CIV 6M CIV 7)을 통하여 SRAM 1의 어드레스 입력버퍼(14)에 입력되고 상기 카운터값에 의하 어드레스 신호에 의해 선택된 메모리매트릭스(11)내으 임의의 메모리셀에 대해서 기입 및 독출동작을 개시한다. 상기 기입동작에 있어서는 카운터(COUNT)의 자리올림(Carry)신호가 데이터 입력버퍼(17) 라이트 드라이버(16)를 통하여 기입데이터로서 이용된다.

(4) 테스트용 클럭신호(Test Clock)가 "L"에서 "H"로의 절환에 있어서 테스트용 제어신호(CTRL 1) 및 테스트용제어신호(CTRL 2)가 함께 "1"의 경우에는 커맨드 레지스터는 변화하는 경우는 없다. 또한 상기 경우에는 테스트용 입출력데이터(Test I/O)는 "1" 또는 "0"이다. 상기 경우의 상태는 노오퍼레이션(NOP)상태가 된다.

즉, 상기 경우에 테스트용 클럭신호(Test Clock) 테스트용 제어신호(CTRL 1, CTRL 2)가 상기와 같은 조건에서는 AND 게이트 AND 1에서 노 오퍼레이션신호(NOP)가 테스트용 클럭신호(Test Clock)가 입력되는 경로의 클럭 인버터(CIV 1, CIV 2)가 제어된다. 상기와 같이 노 오퍼레이션신호(NOP)가 온되면 테스트용 클럭신호(TesT Clock)를 내부에 전달하지 않는다.

다음으로 상기 기술한 테스트 커맨드의 입력상태에 있어서의 테스트모드를 도 4의 테스트커맨드표를 이용하여 설명한다.

(11) 테스트 모드가 현모드에 있어서 테스트커맨드가 1사이클(1st·Cyc), 2사이클(2nd ·Cyc), 3사이클(3rd ·Cyc)로서 모드 "0"의 경우에는 테스트회로(2)의 상태는 테스트회로(2)의 비활성상태이고 테스트모드시의 테스트용 입출력데이터(Test I/O)의 기능은 메모리 입출력데이터가 된다. 즉 이 때 통상의 SRAM동작상태이다.

(12) 테스트모드가 현모드에 있어서 테스트커맨드가 1사이클 및 2 사이클으로 "0", 3사이클에서 "1"의 경우에는 테스트회로(2)의 상태는 번인 라이트(Write)동작상태이고 테스트모드시의 테스트용 입출력데이터(Test I/O)의 기능은 어드레스 카운터(COOUNT)의 빌림출력이 된다. 이 때 후 기술 하는 도 7에 나타나는 번인 순서에 있어서 기입동작이 실행된다.

(13) 테스트모드가 현모드에 있어서 테스트 커맨드가 1사이클에서 "0", 2 사이클에서 "1", 3사이클에서 "0"의 경우에는 테스트회로(2)의 상태는 번인의 리드(Read)동작상태이고 테스트모드시의 테스트용 입출력데이터(Test I/O)기능은 어드레스 카운터(COUNT)의 빌림출력이 된다. 이 때 후 기술하는 도 7에 나타나는 번인 순서에 있어서 독출동작이 실행된다.

(14) 테스트모드가 현모드에 있어서 테스트커맨드가 1사이클에서 "0", 2사이클 및 3사이클에서 "1"의 경우에는 테스트회로(2)의 상태는 모니터 번인동작상태이고 테스트모드시의 테스트용 입출력데이터(Test I/O)의 기능은 "0"으로 패스(Pass), "1"에서 페일(Fail)출력이 된다. 이때 후 기술하는 도 13에 나타나는 모니터기능부착 번인순서가 실행된다.

(15) 테스트모드가 현모드에 있어서 테스트커맨드가 1사이클에서 "1", 2사이클ㄹ 및 3사이클에서 "0"의 경우에는 테스트회로(2)의 상태는 다중선택모드의 플러그가 온상태이고 테스트모드시의 테스트용 입출력데이터(Test I/O)의 기능은 상기 현모드와 동일해진다. 이 때 후 기술하는 도 18에 나타나는 다중선택가능한 디코더가 이용된다.

(16) 테스트모드가 현모드에 있어서 테스트커맨드가 1사이클에서 "1", 2사이클에서 "0", 3사이클록 "1"의 경우에는 테스트회로(2)의 상태는 용장비트 테스트모드의 플러그가 온상태이고 테스트모드시의 테스트용 입출력데이터(Test I/O)의 기능은 상기 현모드와 동일해진다. 이 때 후 기술하는 도 5에 나타나는 디코더내의 구제회로가 이용된다.

(17) 테스트모드가 겸시모드에 있어서 테스트커맨드가 1사이클 및 2 사이클에서 "1", 3 사이클에서 "0"의 경우 또는 1 사이클, 2사이클 및 3사이클 모두 "1"의 경우에는 테스트회로(2)의 상태는 규정외의 상태이다.

다음으로 도 5에 의해 상기 SRAM 1의 메모리 매트릭스(11)와 로우디코더(12)내의 구제회로의 일례의 회로구성을 설명한다.

여기에서는 로우디코더(12)에 의해 메모리매트릭스(11)내의 하나의 메모리매트(21)의 로우 선택선(W0 ~ W7)을 선택하는 예를 설명한다. 또한, WR은 용장구제용 로우선택선을 나타낸다. 로우디코더(12)는 입력된 어드레스 신호(Address 0 ~ Address 2)를 디코딩하여 하나의 로우선택선(W0 ~ W7)을 선택하는 디코드회로(22)와 불량비트를 구제하기 위하여 용장구제용 로우선택선(WR)을 선택하는 용장구제회로(23)등으로 구성되어 있다. 디코드회로(22)는 복수의 버퍼(DBUF 11 ~ DBUF 13)와 복수의 AND 게이트 AND 11 ~ AND 18등으로 구성되어 있다. 용장구제회로(23)는 휴즈(F11) MOS트랜지스터(T11), 저항(R11), 인버터(IV11) NAND게이트 NAND(11)로 이루어지는 4조의 구제회로(24 ~ 27)와 EXOR게이트 EXOR(11) ~ EXOR(13), AND 게이트 AND(19), 인버터(IV12)등으로 구성되어 있다. 4조의 구제회로(24 ~ 27) 가운데 한조의 구제회로(24)는 용장구제활성/비활성용, 3조의 구제회로(25 ~ 27)는 용장구제어드레스용이다.

상기 로우디코더(12)에 있어서는 입력된 어드레스 신호(Address 0 ~ Address 2)를 디코딩하여 메모리매트(21)의 로우선택선(W0 ~ W7)의 하나를 활성화하여 상기 로우선택선(W0 ~ W7)에 접속된 메모리셀을 선택한다. 예를들면 시험단계에 있어서 로우선택선(W0 ~ W7)가운데 로우선택선(W0)에 접속된 메모리셀에 불량이 발생한 경우에는 용장구제활성/비활성용 및 용장구제어드레스용의 구제회로(24 ~ 27)의 휴즈(F11)를 절단한다. 즉, 용장구제활성/비활성용의 구제회로(24)의 휴즈(F11)을 절단하고 또한 용장구제의 어드레스 신호(예를들면 로우 선택선 W0에 상당하는 비트)에 대응하는 용장구제 어드레스용의 구제회로(25 ~ 27)의 휴즈(F11)를 절단하면 해당하는 용장구제어드레스를 선택한 경우는 해당하는 로우선택선(W0)이 비선택이 되고 용장구제용 로우선택선(WR)이 선택되고 로우선택선(W0)에 접속된 불량한 메모리셀의 대체로서 용장구제용 로우선택선(WR)에 접속된 용장구제용의 메모리셀을 사용하는 것이 가능하다.

또한, 여기에서는 로우디코더(12)에 의해 메모리매트(21)내의 로우선택선(W0 ~ W7)을 선택하는 예를 설명하였지만 입력된 어드레스신호를 디코드하여 하나의 컬럼선택선을 선택하는 컬럼디코더(13)와 하나의 매트선택선을 선택하는 매트디코더에 있어서도 동일한 용장구제 처리를 실행하는 것에 의해 메모리매트(21)내의 컬럼 선택선 매트선택선을 용장으로 절환하는 것이 가능하다.

또한, 테스트회로(2)를 이용하여 메모리매트(21)내의 용장구제용의 메모리셀을 시험하는 경우에는 NAND 게이트 NAND 11의 한쪽에 입력되는 전류상태 플러그 "0"에 의한 용장비트 테스트모드("1" : 통상 동작모드)에 의해 용장구제활성/비활성 및 용장구제 어드레스용의 구제회로(24 ~ 27)의 휴즈(11)를 절단한 시기와 동일한 상태를 생성하여 정규메모리셀과 동일한 용장규제용의 메모리셀에 대해서도 기입 및 독출동작을 실행하는 것이 가능하다.

다음으로 도 6에 의해 반도체 웨이퍼의 번인을 실현하기 위한 테스트 시스템의 일례의 블록구성을 설명한다.

테스트시스템은 상기 기술한 바와 같은 SRAM 1과 테스트회로(2)를 탑재한 복수의 반도체 칩(31)으로 이루어지는 반도체웨이퍼(32)와 상기 반도체웨이퍼(32)의 각 반도체 칩(31)의 단자(패드)에 지침(Needle)(33)을 접촉하여 번인을 실행하기 위한 번인보드(34)와 번인을 위한 테스트용 클럭신호, 테스트용 제어신호, 테스트용 입출력데이터등의 각종신호를 입출력하기 위한 테스트장치(35)등으로 구성되어 있다. 번인보드(34)에는 각 반도체 칩(31)에서 출력된 테스트용 입출력데이터의 병렬데이터를 직렬데이터로 하여 테스트장치(35)에 출력하기 위한 병렬/직렬 변환회로(36)가 탑재되어 있다.

상기 시스템에 있어서 테스트장치(35) 에서 발생된 테스트용 클럭신호, 테스트용 제어신호를 번인보드(34)의 각 버퍼를 매개하여 반도체 웨이퍼(32)의 각 반도체 칩(31)에 공급한다. 또한, 각 반도체 칩(31)에서 출력된 테스트용 입출력데이 터를 번인보드(34)의 병렬/직렬변환회로(36)에서 병렬데이터에서 직렬데이터에 변환하고 테스트장치(35)에 변환한다. 또한, 테스트장치(35)와 번인보드(340의 병렬/직렬 변환회로(36)와의 제어는 병렬/직렬 제어신호에 의거하여 실행된다.

다음으로 도 7 에 의해 상기 반도체 웨이퍼(32)의 번인순서의 일례의 플로챠트를 설명한다.

우선 번인의 개시에 있어서 반도체웨이퍼(32)의 각 반도체 칩(31)상의 각 단자에 번인보드(34)의 각 지침(Needle)(33)을 접촉시킨다(스텝 S101).

또한, 테스트장치(35)에서 각종 신호를 반도체 웨이퍼(32)의 각 반도체 칩(31)에 공급하고 각 반도체 칩(31)의 테스트회로(2)를 동작시킨다. 상기 테스트회로(2)의 동작상태에 있어서 첫번째로 현모드에 셋트하고(스텝 S101), 이어서 겸시모드에 셋트하고(스텝 S103), 그리고 각 반도체 칩(31)상의 각 단자와 각 지침(Needle)(33)과의 전기적인 접속/비접속을 검사하는 컨택체크를 실행한다(스텝 S104).

상기 컨택체크의 결과 각 반도체 칩(31)상의 각 단자와 각 지침(Needle)(33)이 전기적으로 접속되어 있지 않는 경우(NG)에는 컨택의 수정을 실행한다(스텝 S105). 한편, 각 반도체칩(31)상의 각 단자와 각 지침(Needle)(33)이 전기적으로 접속되어 있는 경우(OK)에는 규격을 넘는 온도 및 전압스트레스를 인가하여 번인을 실 행한디(스텝 S106). 예를들면 일례로서 번인시에는 125도 정도의 고온 및 3.3V이면 5V정도의 고전압을 인가한다. 이 번인이 수료하면 번인 순서는 수료된다.

다음으로 도 8에 의해 상기 반도체웨이퍼(32)의 번인을 적용한 경우의 웨이 퍼처리에서 조립까지의 제조순서의 일례의 플로챠트를 설명한다. 여기에서는 상기 기술한 테스트회로(2)를 포함하는 휘발성의 SRAM 1의 반도체 칩과 상기 반도체 칩과는 다른 종류의 불휘발성의 반도체 칩과의 2개의 반도체 칩을 탑재한 패키지 구조의 MCO를 예를 설명한다. 또한, 본 발명은 다른 종류의 반도체 칩에 한정되지 않고 적어도 2개의 반도체 칩이 탑재된 구조이면 좋다.

예를들면, 일례로서 MCP는 도 9와 같이 단면구조가 된다. 즉, 본 MCP는 기판(41)과 상기 기판(41)에 탑재된 휘발성 SRAM의 반도체 칩(42)과 상기 SRAM의 반도체 칩(42)에 탑재된 불휘발성의 후래쉬 메모리의 반도체 칩(43)과 각 반도체 칩(42, 43)의 단자(패드)와 기판(41)상의 단자(패드)를 접속하는 와이어(44)와 기판(41)상의 단자에 배선패턴, 관통구를 통하여 전기적으로 접속되고 상기 기판(41)의 뒷면에 배설된 외부단자가 되는 볼(45)과 반도체 칩(42, 43) 및 와이어(44) 부분을 몰드하는 수지(46)등으로 구성되어 있다. 또한 MCP는 이와 같은 구조에 한정되는 것은 아니다.

우선, SRAM의 반도체 칩(42)에 대해서는 반도체 웨이퍼의 웨이퍼처리공정에 있어서, 산화·확산·불순물도입, 배선패턴형성, 절연층형성,배선층형성등의 웨이퍼처리를 반복하여 소망하는 회로를 형성 한 후 (스텝 S201) 상기 기술한 도 7에 나타난 번인을 실행하고(스텝 S202) 장래 불량에 이를 가능성이 있는 반도체 칩(42)을 식별하고 상기 반도체 칩(42)에 대해서는 후 기술하는 리페어 공정에 있어서 리페어를 시행한다.

그리고, 번인에 있어서의 양품의 반도체 칩(42)에 대해서 동작시험을 실행한 다(스텝 S203). 상기 동작시험에는 예를들면 SRAM에 대한 기입 및 독출동작에 의해 소정의 테스트패턴을 이용하여 메모리기능을 시험하고 소정의 기능과 같은 동작의 실행여부를 확인하는 기능테스트와 입출력단자간의 오픈/쇼트검사, 누전전류검사, 전원전류의 측정등의 DC테스트, SRAM제어의 AC타이밍을 시험하는 AC테스트등이 있다.

상기 동작시험의 결과 불량품의 반도체 칩(42)에 대해서는 시험결과를 해석하여 불량비트를 견출하여 상기 불량비트에 대해서 상기 기술한 용장구제회로(23)에 의해 용장구제처리를 시행하여 리페어를 실행한다(스텝 S204). 상기 리페어공정에 있어서는 번인에 있어서 불량과 식별된 반도체 칩(42)에 대해서도 동일하게 하여 리페어를 실시한다.

또한, 리페어 후에 다시 반도체 칩(42)의 동작 시험을 실행하고(스텝 S205) 용장구제처리에 의해 불량비트를 용장구제용 비트로 절환하는 것이 가능한 것을 확인한다. 상기에 의해 SRAM의 반도체 칩(42)에 관하여 반도체 웨이퍼의 단계에서 웨이퍼처리공정이 수료하고 번인 완료의 SRAM의 반도체 칩(42)이 복수 탑재된 반도체웨이퍼를 구하는 것이 가능하다.

동일하게 후래쉬 메모리의 반도체 칩(43)에 대해서도 반도체웨이퍼의 웨이퍼 처리공정에 있어서 웨이퍼처리를 반복하여 소망하는 회로를 형성한 후 (스텝 S206) 번인(스텝 S207) 동작시험(스텝 S208) 리페어(스텝 S209) 동작시험(스텝 S210) 을 실행하는 것에 의해 번인완료의 후래쉬 메모리의 반도체 칩(43)이 복수 탑재된 반도체 웨이퍼를 구하는 것이 가능한다.

다음으로 MCP의 조립공정이 실시된다. 우선 상기 기술한 바와 같이 하여 웨이퍼 처리공정이 수료한 SRAM의 반도체 웨이퍼 후래쉬메모리의 반도체웨이퍼를 절단하여 반도체 칩 별로 분리하고 상기 반도체 칩별로 분리된 SRAM의 반도체 칩(42)과 후래쉬 메모리의 반도체 칩(43)을 용의한다.

예를들면, 일례로서 반도체 웨이퍼 상태에서는 도 10, 절단된 반도체 칩(42, 43)의 상태에서는 도 11과 같은 평면구조가 된다. 그러나, 도 10, 도 11에 있어서는 도면의 명료화를 위한 반도체 웨이퍼에 탑재되는 반도체 칩(42, 43) 수, 반도체 칩(42, 43)에 설치되는 단자의 수를 실제의 것보다는 작게 나타내고 있지만 예를들면 일례로서 반도체 칩(42, 43) 은 540개, 단자는 50개등의 것이 있다. 또한, 상기 반도체 칩(42, 43)에서는 주변의 2변에 단자를 배치하고 있지만 주변의 4변에 배치하거나 중심선에 따라서 배치하는 등 다양한 변경이 가능한 것은 물론이다.

그리고, SRAM의 반도체 칩(42)과 후래쉬메모리의 반도체 칩(43)을 기판(41)상에 탑재하는 다이본딩, 반도체 칩(42, 43)의 단자와 기판(41)상의 단자를 와이어(44)에 의해 전기적으로 접속하는 와이어본딩, 반도체 칩(42, 43) 및 와이(440의 부분을 보호하기 위한 수지(46)에 의해 몰드하는 수지몰드, 외부리드를 성형·표면처리하는 리드형성을 실행한다. 상기에 의해 패키지구조의 MCP조립공정이 수료하고 상기 기술한 도 9와 같은 단면구조가 된다.

최후에 조립공정이 수료한 MCP의 동작시험을 실행한다. 상기 동작시험에 있어서는 예를들면 반도체 칩(42, 43)의 동작시험과 동일하게 SRAM 후래쉬 메모리에 대한 기입 및 독출동작에 의해 소정의 테스트패턴을 이용하여 메모리기능을 시험하 고 소정의 기능과 같이 동작실행여부를 확인하는 기능테스트와 입출력단자간의 오픈/쇼트검사, 누전전류검사, 전원전류측정등의 DC테스트, SRAM 후래쉬메모리제어의 AC타이밍을 시험하는 AC테스트등을 실행한다.

상기 MCP의 동작시험결과 양품의 MCP만을 제품으로서 출하한다. 상기 MCP의 동작시험의 결과에서는 번인완료의 SRAM 후래쉬 메모리의 반도체 칩(42, 43)을 조합시켜 MCP를 조립하고 있으므로 조립공정에서 번인이 불필요하고 조립품의 동작시험의 수율이 향상한다. 상기에 대해서 종래와 같은 조립 후에 번인을 실행하는 방법에서는 SRAM 후래쉬 메모리의 반도체 칩의 어느 하나가 불량이 되는 MCP는 불량이 되므로 조립품의 수율이 저하하고 있었다.

다음으로 도 12에 의해 불량률의 추이(Bath-tub 곡선)의 일례의 특성을 설명한다.

MCP등의 제품(반도체웨이퍼의 상태에서 반도체 칩도 동일)의 불량률은 도 12에 나타나는 바와 같이 시간의 경과에 따라서 초기고장 우발고장, 마모고장이 차례로 발생하는 것이 알려져 있다. 초기고장영역에서는 높은 값의 고장률에서 시간의 경과와 함께 급격하게 저하하는 특성이 된다. 우발고장영역은 초기고장영역에서 저하한 값의 고장률로 시간이 경과하여도 일정한 상태의 영역이다. 마모고장영역에서는 우발고장영역에서 일정하게 이루어진 값에서 시간의 경과에 따라서 증가해가는 특성으로 이루어진다.

상기 기술한 번인은 상세하게는 초기고장영역에서 불량해지는 반도체 칩을

반도체 칩을 제거하는 스크리닝(screening)수법이다. 또한, 과잉으로 번인을 실행 하면 출하직후 마모고장 영역이 되지 않도록 실시하는 수법도 있다. 따라서 번인 도중 불량률을 모니터하는 것으로 반도체 웨이퍼의 품질에 따라서 번인시간을 설정하는 것이 가능하다. 이하에 있어서 모니터 기능부착 번인 순서를 설명한다.

다음으로 도 13에 의해 모니터 기능부착 번인순서의 일례의 플로챠트를 설명한다. 또한, 본 경우에는 상기 기술한 도 2의 테스트회로(2)에 있어서 파선으로 나타내는 바와 같이 카운터(COUNT)에서 자리올림(Carry)신호와 SRAM 1의 데이터 출력 버퍼(18)에서 독출데이터를 EXOR 게이트 EXOR 1을 매개하여 배타적 논리 총합연산하고 상기 신호를 클럭 인버터(CIV 5)를 통하여 테스트입출력단자에서 출력하는 것으로 번인도중에 모니터가 가능해진다.

우선 번인 개시에 의한 각 반도체 칩의 테스트회로의 동작상태에 있어서 먼저 겸시모드에 셋트하고(스텝 S301) 다음으로 현모드에 셋트하고(스텝 S302) 그리고 각 반도체 칩상의 각 단자와 각 지침(Needle)과의 전기적인 접속/비접속을 검사하는 컨택체크를 실행한다(스텝 S303).

본 컨택체크의 결과 각 반도체 칩상의 각단자와 각 지침(Needle)이 전기적으로 접속되어 있지 않는 경우(NG)에는 컨택의 수정을 실행한다(스텝 S303). 한편, 각 반도체 칩상의 각 단자와 각 지침(Needle)이 전기적으로 접속되어 있는 경우(OK)에는 우선 기입동작을 실행하고(스텝 S305) 다음으로 독출동작을 실행하여(스텝 S306) 초기단계의 기입/독출테스트에 의한 각 반도체 칩별의 양품/불량품을 판정한다.

또한, 양품의 반도체 칩에 대해서 규정을 넘는 온도 및 전압스트레스를 인가 하여 모니터하면서 번인을 실행한다(스텝 S307). 예를들면 일례로서 1시간에 1회정도의 간격으로 모니터를 실행한다. 또한, 기입동작(스텝 S308) 독출동작(스텝 S309)을 실행하여 기입/독출테스트에 의한 각 반도체 칩별 양품/불량품을 판정한다.

그리고, 모니터에 의한 고장률의 변화로부터 초기 고장영역은 완료했는가의 여부를 판정한다(스텝 S310). 본 판정결과 초기고장영역이 완료하고 있지않는 경우에는 스텝 S307의 번인으로부터 처리를 반복한다. 한편, 초기고장영역이 완료한 경우에는 초기고장영역의 완료에 의해 번인순서가 수료된다. 이와 같이 번인도중에 불량률을 모니터하는 것에 의해 초기고장영역을 완료시켜 품질이 안좋은 반도체 웨이퍼는 장시간의 번인을 실행하고 품질이 좋은 반도체 웨이퍼는 단시간으로 번인을 완료하는 것이 가능한다.

다음으로 도 14 ~ 16에 의해 상기기술한 테스트회로(2)의 동작의 일례인 타이밍을 설명한다. 도 14는 동작모드의 셋트타이밍 도 15는 번인 및 컨택체크의 타이밍 도 16은 모니터기능부착 번인 타이밍을 각각 나타낸다.

도 14에 나타내는 바와 같이 동작모드의 셋트타이밍은 테스트회로(2)를 리셋한 후 겸시모드 셋트(1) 겸시모드셋트(2)와 같이 예를들면 겸시모드의 셋트를 2회 실시하고 상기 후 겸시모드셋트를 실행한다. 이 때 테스트회로(2)의 동작은 상기 기술한 도 3 테스트회로(2)의 진리값표, 도 4의 테스트커맨드표에 나타나는 바와 같이 테스트용 클럭신호(Test Clock)에 동기하고 테스트용 제어신호(CTRL 1, CTRL 2)에 의거하여 테스트용 입출력 데이터(Test I/O)의 입출력에 의해 실행된다.

겸시모드 셋트(1)에서는 테스트용 클럭신호(Test Clock)의 1 사이클의 테스트커맨드(Tc 1) 2사이클의 테스트커맨드(TC 2), 3사이클의 테스트커맨드(TC 3)에 의거한 테스트결과가 테스트용 입출력 데이터(Test Clock I/O)로서 출력된다. 상기 겸시모드셋트(1)에 의한 출력이 종료하면 노 오퍼레이션상태(NOP)가 되고 플러그 셋트를 실행한 후에 다시 노 오퍼레이션상태(NOP)가 되고 겸시모드셋트(1)와 동일하게 하여 현모드세트(2)가 실행된다. 본 겸시모드세트(2)에 의한 출력이 종료하면 노 오퍼레이션상태(NOP), 플러그셋트, 노 오퍼레이션상태(NOP)가 되고 현모드셋트가 실행된다.

도 15에 나타나는 바와 같이 번인 및 컨택체크의 타이밍은 현모드셋트에 의한 출력이 종료하고 노 오퍼레이션상태(NOP)로 진행한 후에 테스트개시가 된다. 예를들면 일례로서 SRAM의 어드레스 (Add)가 0에서 1023의 경우에서 각 어드레스(Add 0 ~ Add 1023)에 대해서 테스트용 클럭신호(Test Clock)의 2 사이클에서 번인 및 컨택체크를 실행하고 1사이클번째 입력하고 2사이클번째 출력한다. 각 어드레스(Add 0 ~ Add 1023)에 대한 1순회번째의 번인 및 컨택체크에 있어서 예를들면 카운터(COUNT)의 자리올림(Carry)신호의 "0" 데이터를 기입하고 본 결과의 양불이 양의 경우에는 테스트용 입출력데이터(Test I/O)는 "L"이 된다. 다음으로 2순회번째의 번인 및 컨택체크에서도 예를들면 카운터(COUNT)의 자리올림(Carry)신호의 "1" 데이터를 기입하고 본 결과가 양의 경우에는 "H" 출력이 되고 상기가 각 어드레스 Add 0 ~ Add 1023에 대해서 소정의 회수만큼 반복하여 실행된다.

도 16에 나타나는 바와 같이 모니터기능부착 번인의 타이밍은 상기 기술한 번인 및 컨택체크의 타이밍과 동일하게 하여 실행된다. 각 어드레스(Add 0 ~ Add 1023)에 대한 번인에 있어서 각 어드레스(Add 0 ~ Add 1023)별로 결과의 양불이 불량인 경우에는 테스트용 입출력데이터(Test I/O)는 "H"(Fail) 출력이 되고 양의 경우에는 "L"(Pass)출력이 되고 상기가 소정의 횟수만큼 반복되어 도중에 각 어드레스(Add 0 ~ Add 1023)별 결과의 양불을 모니터하면서 번인이 실행된다.

다음으로 도 17에 의해 번인시의 내부동작의 일례의 타이밍을 설명한다.

상기 기술한 테스트회로(2)를 포함하는 SRAM(1)은 테스트용 클럭신호(Test Clock)의 2 사이클에서 각 어드레스(Address(An-1, An, An + 1)의 기입 또는 독출동작을 실행한다. 이 때 SRAM 1의 제어는 1사이클번째는 준비상태이고 2사이클번째에서 독출(Read)/기입(Write)동작이 실행된다. 라이트 이네이블신호(/WE)의 활성화에 의해 기입동작이 허가되고 SRAM 1에 기입데이터가 기입된다. 예를들면 1순회번째에서는 카운터(COUNT)의 자리올림(Carry)신호에 의한 "1" 데이터가 기입되고 2 순회번째에서는 "0" 데이터가 기입된다. 이 때 출력이네이블신호는 "H" 고정으로 기입모드가 된다.

또한, 라이트이네이블신호/WE의 "H" 고정에 의해 독출동작이 허가되고 이 때 출력이네이블신호의 활성화에서 독출모드가 된다.

다음으로 도 18에 의해 다중선택이 가능한 로우 디코더(12a)의 일례의 회로구성을 설명한다.

본 다중선택이 가능 한 로우디코더(12a)는 상기 기술한 도 5의 로우디코더(12)에 비하여 어드레스 신호(A0)의 버퍼와 배선 매트릭스간에 NAND 게 이트가 추가되고 또한 AND 게이트의 입력단자수가 다른 것으로 되어 복수의 버퍼(DBUF 21 ~ DBUF 23)와 복수의 AND 게이트 AND 21 ~ AND 28와 NAND 게이트 NAND 21, NAND22등으로 구성되어 있다.

본 로우 디코더(12a)에 있어서는 도 19의 다중선택 로우디코더의 진리값표에 나타나는 바와 같은 동작을 실현하는 것이 가능 한 논리구성으로 되어 있다. 즉 모드신호(Mode)가 "1"의 경우에는 통상의 디코딩동작이 되고 항상 하나의 로우 선택선을 지정하여 하나의 메모리셀(M0 ~ M7)을 선택하는 것이 가능 하다. 예를들면 어드레스 신호(A0 ~ A2)가 모두 "0"의 경우에는 메모리셀(M0), 어드레스신호(A0)만이 "1"의 경우에는 메모리셀 M1, ‥‥, 어드레스신호 A0 ~ A2가 모두 "1"의 경우에는 메모리셀(M7)이 선택된다.

한편, 모드신호(Mode)가 "0"의 경우에는 다중선택 디코드동작이 되고 항상 2개의 로우선택선을 지정하여 2개의 메모리셀(M0 ~ M7)을 선택하는 것이 가능 하다. 예를들면 어드레스 신호(A0 ~ A2)모두 "0" 의 경우와 어드레스신호(A0) 만이 "1"의 경우에는 메모리셀(M0)과 메모리셀(M1), 어드레스 신호(A1)만이 "1" 의 경우와 어드레스신호(A2) 만이 "0"의 경우에는 메모리셀(M2)과 메모리셀 (M3), ‥‥, 어드레스신호(A0)만이 "0"의 경우와 어드레스 신호(A0 ~ A2)가 모두 "1"의 경우에는 메모리셀(M6)과 메모리셀(M7)이 선택된다.

다음으로 도 20에 의해 출력이네이블신호를 사용하여 반도체 칩을 선택하는 경우의 테스트시스템의 일례의 블록구성을 설명한다.

본 테스트시스템은 상기 기술한 도 6의 테스트 시스템에 비하여 테스트장치(35a)에 반도체웨이퍼(32a)의 각 반도체 칩(31a)별 출력이네이블신호(/OE)를 출력하는 기능이 추가되고 상기에 따라서 번인보드(34a)에 병렬/직렬 변환회로가 불필요해지고 또한 각 반도체 칩(31a)에는 출력이네이블신호(/OE)의 입력단자가 불필요해지고 본 단자에 테스트장치(35a)로부터 출력된 출력이네이블신호(/OE)가 입력된다.

상기 테스트시스템은 테스트모드시에 테스트장치(35a)로부터 테스트용 클럭신호, 테스트용 제어신호와 함께 각 반도체 칩(31a)에 대해서 시계열적으로 활성화 된 출력이네이블신호(/OE)를 공급하여 각 반도칩(31a)을 차례로 선택한다. 그리고 각 반도체 칩(31a)으로 부터 출력된 테스트용 입출력데이터를 시계열적으로 테스트장치(35a)에 변환한다. 따라서 상기 시스템 구성에 있어서는 병렬/직렬 변환회로를 불필요로 하여 각 반도체 칩(31a)상의 각 단자와 각 지침(Needle)(33a)과의 전기적인 접속/비접속을 검사하는 컨택체크를 포함하는 번인을 실행하는 것이 가능 하다.

따라서, 본 실시형태에 의하면 MCP를 제조할 때에 SRAM의 반도체 칩(42) 및 후래쉬 메모리의 반도체 칩(43)을 반도체 웨이퍼상태에서 번인을 실행하는 것에 의해 번인완료의 양품의 SRAM의 반도체 칩(42) 후래쉬 메모리의 반도체 칩(43)을 탑재하여 MCP를 조립하는 것이 가능하므로 조립품의 동작시험의 수율을 향상시키는 것이 가능 하다. 또한, 번인 시에 있어서 불량 반도체칩에 대해서는 용장구제처리를 시행하는 것이 가능하므로 보다 더 한층 조립품의 수율향상이 가능해진다

또한, 반도체 웨이퍼의 상태에서 번인을 실행할 때 번인 보드(34)의 지침(Needle)(33)을 각 반도체 칩에 탑재된 테스트회로(2)의 테스트용 클럭신호(Test Clock) 테스트용 제어신호(CTRL 1, CTRL 2), 테스트용 입출력 데이터(Test I/O) 전원전압(Vcc) 접지전안(Vss)의 6개의 테스트전용 단자에 접촉시키는 것 만으로 컨택체크를 실행하는 것이 가능하므로 번인보드(34)의 지침(Needle)수를 작게하고 또한 컨택하는 각 반도체 칩의 단자수를 작게하는 것이 가능해진다.

또한, MCP등의 반도체 제품의 시간의 경과에 따른 불량률의 추이에 의거하여 번인 도중에 초기고장영역이 완료하도록 불량률을 모니터하는 것에 의해 품질이 나쁜 반도체웨이퍼는 장시간의 번인을 실행하고 품질이 좋은 반도체 웨이퍼는 단시간으로 번인을 완료하는 것이 가능 하다.

이상 본 발명자에 의해 이루어진 발명을 그 실시형태에 의거하여 구체적으로 설명하였지만 본 발명은 상기 실시형태에 한정되는 것은 아니고 상기 요지를 일탈하지 않는 범위에서 각종 변경이 가능 한 것은 물론이다.

예를들면, 상기 실시형태에 있어서는 SRAM과 후래쉬메모리의 2개의 반도체 칩을 탑재한 MCP를 예롤 설명하였지만 RAM, DRAM, SDRAM등의 휘발성의 메모리와 불휘발성의 후래쉬 메모리와의 조합도 용이하고 혹은 휘발성의 메모리동사, 불휘발성의 메모리동사, 또는 3개이상의 메모리를 조합시키는 등 조립품의 구성에 대해서는 다양한 변경이 가능하고 적어도 2개의 반도체 칩이 탑재된 반도체 장치 전반에 광역으로 적용하는 것이 가능 하다.

또한, 반도체 웨이퍼의 각 반도체 칩에는 번인시에 테스트장치에 접속된 지침(Needle)과반도체 칩의 단자와의 전기적인 접속/비접속을 판정하기 위한 신호를 입력하는 단자와 상기 입력된 신호에 대한 응답신호를 출력하는 단자와의 적어도 2개의 단자를 가지는 구성이면 좋다.

또한, 상기 실시형태에서는 카운터로서 증분카운터를 상정하여 그 자리올림(Carry)을 사용하고 있지만 증분카운터를 대신하여 감분카운터를 사용하여 그 빌림출력을 사용하여도 좋다.

또한, 컨택체크에 카운터의 자리올림(Carry)을 사용한 예를 설명하였지만 카운터의 임의의 비트를 컨택체크에 이용하여도 좋고 감분카운터를 이용하는 경우에는 빌림출력을 이용하여도 좋다.

본원에 있어서 개시되는 발명가운데 대표적인 것에 의해 구해지는 효과를 간단하게 설명하면 이하와 같다.

(1) 반도체 웨이퍼의 상태에서 각 반도체 칩의 번인을 실행하고 상기 번인완료의 반도체웨이퍼를 절단하여 반도체 칩별로 분리하고 상기 반도체 칩별로 분리된 제 1 반도체 칩과 제 2 반도체 칩을 탑재하여 반도체 장치를 제조하는 것으로 번인완료의 양품의 반도체 칩을 이용하여 조립하는 것이 가능하므로 조립품의 동작시험의 수율을 향상시키는 것이 가능해진다.

(2) 상기 (1)에 있어서 특히 반도체웨이퍼의 상태에서 번인시에 불량반도체 칩에 대해서는 용장구제 처리를 실시하는 것이 가능하므로 보다 더 한층 조립품의 수율을 향상시키는 것이 가능해진다.

(3) 반도체웨이퍼의 상태에선 번인을 실행할 때 테스트장치에 접속된 각 지 침(Needle)과 각 반도체 칩의 테스트회로의 각 테스트전용신호단자를 전기적으로 접속하는 것만으로 컨택체크를 실현하는 것이 가능하므로 번인보드의 지침(Needle)수 및 반도체 칩의 컨택단자를 저감하는 것이 가능해진다.

(4) 반도체 제품의 시간경과에 따른 불량률의 추이에 의거하여 번인 도중에 불량률을 모니터하는 것으로 반도체 웨이퍼의 품질에 따라서 번인시간을 설정하는 것이 가능하므로 품질이 나쁜 반도체 웨이퍼는 장시간의 번인을 실행하고 품질이 좋은 반도체웨이퍼는 단시간으로 번인을 완료하는 것이 가능해진다.

(5) 다중선택디코더를 사용하는 것에 의해 동시에 동작시키는 메모리셀을 증가하는 것이 가능하므로 번인시간을 짧게하는 것이 가능해진다.

(6) 상기 (1) ~ (5)에 의해 휘발성의 SRAM과 불휘발성의 후래쉬메모리등과같이 2개의 반도체 칩을 탑재한 MCP등의 반도체장치에 있어서 번인시에 적은 지침(Needle)수 및 컨택단자수에서 각 지침(Needle)과 각 반도체 칩의 각 단자와의 사이의 전기적인 컨택체크를 실행하고 번인완료의 양품의 반도체 칩을 이용하는 것에 의해 조립품의 수율의 향상을 실현하는 것이 가능해진다.

Claims

복수의 반도체 칩을 탑재하고 각 반도체 칩은 메모리매트릭스를 가지는 반도체 웨이퍼로서,

상기 각 반도체 칩은 번인시에 테스트장치에 접속된 지침(Needle)과 각 반도체 칩의 단자와의 전기적인 접속/비접속을 판정하기 위한 신호를 입력하는 제 1 단자와,

상기 입력된 신호에 대한 응답신호를 출력하는 제 2 단자를 구비하는 것을 특징으로 하는 반도체웨이퍼.
복수의 반도체 칩을 탑재하고 각 반도체 칩은 메모리매트릭스를 가지는 반도체웨이퍼로서,

상기반도체 칩은 상기 메모리매트릭스의 어드레스를 지정하는 복수의 어드레스 입력단자와, 기입 및 독출 데이터를 입출력하는 복수의 데이터 입출력단자와, 기입 및 독출동작을 제어하는 복수의 제어신호단자와, 번인시에 테스트장치에 접속된 지침(Needle)과 각 반도체 칩의 단자와의 전기적인 접속/비접속을 판정하기 위한 복수의 테스트전용신호단자를 구비하는 것을 특징으로 하는 반도체웨이퍼.
메모리매트릭스를 구비하는 메모리회로와, 번인시에 테스트장치에 접속된 지침(Needle)과 반도체 칩의 단자와의 전기적인 접속/비접속을 판정하기 위한 신호를 입력하고,

상기 입력된 신호에 대한 응답신호를 출력하여 상기 번인시에 상기 테스트장치에 접속된 지침(Needle)과 상기 반도체칩의 단자와의 전기적인 접속/비접속을 판정하기 위한 테스트회로를 가지는 것을 특징으로 하는 반도체 칩.
청구항 3에 있어서,

상기 테스트회로는 테스트용 클럭신호를 입력하는 테스트클럭단자와, 테스트용 제어신호를 입력하는 제 1 및 제 2 테스트제어단자와, 테스트용 입출력데이터를 입출력하는 테스트입출력단자와, 제 1 전원전압이 공급되는 제 1 전원단자와, 제 2 전원전압이 공급되는 제 2 전원단자를 구비하는 것을 특징으로 하는 반도체칩.
청구항 4에 있어서,

상기 테스트회로는 상기 테스트클럭단자에서 입력된 테스트용 클럭신호에 동기하여 상기 제 1 및 제 2 테스트제어단자에서 입력된 테스트용 제어신호의 조합에 의거하여 제어되고,

상기 테스트입출력단자에서 입력된 테스트용 커맨드데이터를 씨프트하는 씨프트레지스터와 상기 씨프트레지스터의 데이터를 디코드하는 디코더를 구비하고,

상기 디코더에서 출력된 전류상태 플러그 및 겸시상태플러그에 의거한 테스트모드 동작을 개시하는 것을 특징으로 하는 반도체 칩.
청구항 5에 있어서,

상기 테스트회로는 상기 테스트클럭단자에서 입력된 테스트용 클럭신호에 동기하여 카운트하는 카운터를 구비하고,

상기 테스트모드시에 상기 카운터의 카운트값을 상기 메모리회로의 어드레스 신호로서 이용하고,

상기 카운터의 자리올림(Carry)신호를 상기 테스트 입출력단자에서 출력하고,

상기 테스트장치에 있어서 각 지침(Needle)과 상기 반도체 칩의 각 단자와의 전기적인 접속/비접속을 판정하는 것을 특징으로 하는 반도체 칩.
청구항 6에 있어서,

상기 카운터의 자리올림(Carry)신호를 상기 메모리회로의 기입데이터로서 이용하는 것을 특징으로 하는 반도체 칩.
청구항 6에 있어서,

상기 카운터의 자리올림(Carry)신호와 상기 메모리회로의 독출데이터를 배타적 논리 총합 연산하여 상기 테스트입출력단자에서 출력하여 상기 번인도중 불량률의 모니터에 이용하는 것을 특징으로 하는 반도체칩.
반도체 웨이퍼로부터 반도체 칩을 잘라내고 상호 분리된 제 1 반도체 칩과 제 2 반도체 칩이 탑재되는 반도체 장치의 제조방법에 있어서,

상기 반도체 웨이퍼로부터 반도체칩을 잘라내기 전에 상기 제 1 및 제 2의 각 반도체 칩의 번인을 실행하는 스텝을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
청구항 9에 있어서,

상기 번인을 실행하는 스텝은 테스트장치에 접속된 각 지침(Needle)과 상기 반도체 웨이퍼의 상기 제 1 및 제 2 각 반도체 칩의 각 단자와의 전기적인 접속/비접속을 판정하기 위한 컨택체크를 실행하는 스텝을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
청구항 9 또는 청구항 10에 있어서,

상기 제 1 및 제 2 반도체 칩은 상호 상이한 반도체 웨이퍼에서 잘려나오는 것을 특징으로 하는 반도체장치의 제조방법.