DE102005006343B4

DE102005006343B4 - Integrierter Halbleiterspeicher mit taktsynchroner Zugriffssteuerung

Info

Publication number: DE102005006343B4
Application number: DE102005006343A
Authority: DE
Inventors: Heiko Fibranz
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-02-11
Filing date: 2005-02-11
Publication date: 2010-01-14
Anticipated expiration: 2025-02-12
Also published as: US20060197553A1; DE102005006343A1; US7245554B2

Abstract

Integrierter Halbleiterspeicher mit taktsynchroner Zugriffssteuerung
– mit einem internen Anschluss (A20a) zur Erzeugung eines internen Taktsignals (Cint1 Cint2)
– bei dem Lese- und Schreibzugriffe taktsynchron zu dem internen Taktsignal (Cint1, Cint2) gesteuert werden,
– mit einem ersten Eingangsverstärker (21) zur Verstärkung eines Pegels eines ersten Eingangssignals (CLK1) mit einem Eingangsanschluss (E21) zum Anlegen des ersten Eingangssignals (CLK1) und einem Ausgangsanschluss (A21) zur Erzeugung eines ersten Ausgangssignals (Cint1),
– mit einem zweiten Eingangsverstärker (22) zur Verstärkung eines Pegels eines zweiten Eingangssignals (CLK2, bCLK2) mit einem Eingangsanschluss (E22a, E22b) zum Anlegen des zweiten Eingangssignals (CLK2, bCLK2) und einem Ausgangsanschluss (A22a) zur Erzeugung eines zweiten Ausgangssignals (Cint2),
– bei dem der erste Eingangsverstärker (21) derart ausgebildet ist, dass er in Abhängigkeit von dem Pegel des ersten Eingangssignals (CLK1) einen Pegel des ersten Ausgangssignals (Cint1) erzeugt,
– bei dem der zweite Eingangsverstärker (22) derart ausgebildet ist, dass er...

Description

Die vorliegende Erfindung betrifft einen integrierten Halbleiterspeicher mit einem ersten und einem zweiten Eingangsverstärker zur Verstärkung eines Pegels eines Eingangssignals, wobei der zweite Eingangsverstärker in Bezug auf Pegelschwankungen des Eingangssignals empfindlicher als der erste Eingangsverstärker ist.
1 zeigt einen integrierten Halbleiterspeicher 100, der beispielsweise als ein DRAM (dynamic random access memory)-Halbleiterspeicher ausgebildet ist. Der integrierte Halbleiterspeicher umfasst ein Speicherzellenfeld 10, in dem DRAM-Speicherzellen SZ entlang von Wortleitungen WL und Bitleitungen BL matrixförmig angeordnet sind. Eine DRAM-Speicherzelle umfasst einen Auswahltransistor AT und einen Speicherkondensator SC. Bei einem Lese- oder Schreibzugriff auf die Speicherzelle SZ wird auf die an die Speicherzelle angeschlossene Wortleitung ein entsprechendes Steuerpotential eingespeist, das den Auswahltransistor AT in den leitenden Zustand schaltet. Dadurch ist der Speicherkondensator über die leitend gesteuerte Strecke des Auswahltransistors niederohmig mit der Bitleitung BL verbunden.
Im Falle eines Schreibzugriffs wird ein an einem Datenanschluss DQ anliegendes Datum D in der Speicherzelle SZ gespeichert, indem von einem in 1 nicht dargestellten Leseverstärker auf die an die Speicherzelle angeschlossene Bitleitung BL ein hohes oder niedriges Spannungspotential eingespeist wird. In Abhängigkeit von dem an dem Datenanschluss DQ anliegenden Datum wird somit ein hoher oder niedriger Ladungspegel auf dem Speicherkondensator SC abgespeichert.
Bei einem Lesezugriff entlädt sich der Speicherkondensator über den leitend gesteuerten Auswahltransistor, so dass auf der Bitleitung BL eine Potentialanhebung oder Potentialabsenkung entsteht. Die Potentialverschiebung auf der Bitleitung wird von dem an die Bitleitung angeschlossenen Leseverstärker bewertet und das Datum D entsprechend mit einem hohen oder niedrigen Spannungspegel an den Datenanschluss DQ ausgegeben.
Zur Auswahl einer Speicherzelle innerhalb des zeilen- und spaltenförmig aufgebauten Speicherzellenfeldes wird an einen Adressanschluss A30 eine Adresse ADS angelegt. Die Adresse wird in einem Adressregister 30 zwischengespeichert. Sie umfasst einen Adressteil X zur Auswahl einer Wortleitung des Speicherzellenfeldes und einen Adressteil Y zur Auswahl einer Bitleitung des Speicherzellenfeldes. Dadurch lässt sich die an dem Kreuzungspunkt der adressierten Wortleitung und der adressierten Bitleitung angeschlossene Speicherzelle für den Lese- oder Schreibzugriff auswählen.
Zur Steuerung von Lese- und Schreibzugriffen dient eine Steuereinheit 20. Die Steuereinheit 20 weist einen Versorgungsanschluss V1 zum Anlegen einer Versorgungsspannung VDD und einen Bezugsanschluss V2 zum Anlegen einer Bezugsspannung VSS auf. Zur Steuerung der Lese- und Schreibzugriffe weist sie einen Eingangsanschluss E25 zum Anlegen eines Chipauswahlsignals bCS, einen Steueranschluss S20a zum Anlegen eines Zeilenauswahlsignals bRAS, einen Steueranschluss S20b zum Anlegen eines Spaltenauswahlsignals bCAS und einen Steueranschluss S20c zum Anlegen eines Schreibsignals bWE auf. Lese- und Schreibzugriffe auf Speicherzellen des Speicherzellenfeldes erfolgen synchron zum Verlauf eines Taktsignals.
2 zeigt einen Schreib- und Lesezugriff auf eine ausgewählte Speicherzelle, wobei der Schreib- und Lesezugriff synchron zum Verlauf von externen Taktsignalen CLK2 und bCLK2 verläuft. Zur Aktivierung eines Schreibzugriffs wird in der Taktperiode 1 ein Aktivierungssignal ACT an den integrierten Halbleiterspeicher angelegt, das aus einem Zustandswechsel des Chipauswahlsignals bCS und des Zeilenauswahlsignals bRAS gebildet wird. Durch das Aktivierungssignal ACT wird eine über eine Adresskomponente X ausgewählte Wortleitung WL des Speicherzellenfeldes 10 von der Steuereinheit 20 mit einer Steuerspannung derart angesteuert, dass die Auswahltransistoren der Speicherzellen, die entlang der auswählten Wortleitung angeordnet sind, leitend gesteuert werden. In der darauf folgenden Taktperiode 2 wird das Schreibkommando WRITE an den integrierten Halbleiterspeicher angelegt, das einen Zustandswechsel des Chipauswahlsignals bCS, des Spaltenauswahlsignals bCAS und des Schreibsignals bWE umfasst. Dadurch wird von den ausgewählten Speicherzellen entlang der ausgewählten Wortleitung eine Bitleitung ausgewählt, die mit einem in 1 nicht dargestellten Leseverstärker verbunden wird.
Über den Datenanschluss DQ, der ebenfalls mit dem Leseverstärker verbunden ist, lässt sich somit das Datum D mit einem hohen oder niedrigen Spannungspegel in die ausgewählte Speicherzelle einschreiben. 2A zeigt in der Taktperiode 3 das Anlegen eines Datensignals an den Datenanschluss DQ.
Nach dem Schreibzugriff wird in der Taktperiode 6 ein Vorladekommando PRE an die Steuereinheit 20 angelegt. Das Vorladekommando PRE umfasst einen Zustandswechsel des Chipauswahlsignals bCS, des Zeilenauswahlsignals bRAS und des Schreibsignals bWE. Das Vorladekommando bewirkt ein Vorladen aller Bitleitungen des Speicherzellenfeldes auf eine gemeinsame Ausgleichsspannung, so dass auf allen Bitleitungen des Speicherzellenfelds ein einheitlicher Potentialzustand herrscht. Ein nachfolgender Lese- und Schreibzugriff kann somit durch eine eventuell vorhandene Restspannung auf den Bitleitungen nicht verfälscht werden.
Für den Lesezugriff auf die Speicherzelle SZ wird in der Taktperiode 7 erneut das Aktivierungssignal ACT, durch das die Auswahltransistoren der Speicherzellen, die entlang der ausgewählten Wortleitung angeordnet sind, leitend gesteuert werden, an den integrierten Halbleiterspeicher angelegt. Zur Auswahl einer der Speicherzellen entlang der ausgewählten Wortleitung wird in der Taktperiode 8 das Lesekommando READ an den integrierten Halbleiterspeicher angelegt. Das Lesekommando READ wird aus einem Zustandswechsel des Chipauswahlsignals bCS und des Spaltenauswahlsignals bCAS gebildet. Daraufhin wird die mit der ausgewählten Speicherzelle verbundene Bitleitung mit dem angeschlossenen Leseverstärker verbunden. Der Leseverstärker verstärkt eine Potentialänderung, die sich auf der an die ausgewählte Speicherzelle angeschlossenen Bitleitung durch das Entladen des Speicherkondensators SC einstellt, und erzeugt an den Datenausgang DQ entsprechend dem Ladezustand des Speicherkondensators das Datum D mit einem hohen oder niedrigen logischen Pegel.
Die für die Lese- und Schreibzugriffe vorgesehenen Schaltungskomponenten des integrierten Halbleiterspeichers, wie beispielsweise Zeilen- und Spaltendekoder, werden im Allgemeinen nicht direkt von dem externen Taktsignal angesteuert. Stattdessen erzeugt die Steuereinheit 20 aus der Taktsignalkomponente CLK2, die an einen Eingangsanschluss E22a angelegt wird, und der komplementären Taktsignalkomponente bCLK2, die an einen Eingangsanschluss E22b angelegt wird, an einem internen Anschluss A20a ein internes Taktsignal Cint2. Bei einem integrierten Halbleiterspeicher mit taktsynchroner Zugriffssteuerung werden alle Schaltungskomponenten des integrierten Halbleiterspeichers dann synchron zum Verlauf des internen Taktsignals Cint2 betrieben.
Die Erzeugung des internen Taktsignals Cint2 wird im Folgenden anhand von 3 erläutert. Innerhalb eines Eingangs verstärkers der Steuereinheit 20 wird ein Pegel des externen Taktsignals CLK2 mit einem Pegel des dazu komplementären Taktsignals bCLK2 verglichen. Der Eingangsverstärker ist als ein differentieller Verstärker ausgebildet und erzeugt an Kreuzungspunkten des Taktsignals CLK2 mit dem komplementären Taktsignal bCLK2 abwechselnd eine fallende oder steigende Signalflanke des internen Taktsignals Cint2. 3 zeigt den Verlauf des internen Taktsignals Cint2 bei einer Ansteuerung der Steuereinheit 20 mit rauschfreien externen Taktsignalen CLK2 und bCLK2.
4 zeigt den im Vergleich zu 3 realen Signalverlauf eines externen Taktsignals CLK1, das beispielsweise von einem Tester bei einem Funktionstest des integrierten Halbleiterspeichers bereitgestellt wird. Im Gegensatz zu dem idealen Taktsignal CLK2 ist dem realen Taktsignal CLK1 eine Störamplitude überlagert, so dass es zu schwankenden Spannungspegeln des realen Taktsignals kommt. Bei einem Funktionstest des integrierten Halbleiterspeichers wird das Taktsignal CLK1 an den Eingangsanschluss E22a und ein Taktsignal bCLK1 mit einem konstanten Pegel an den Eingangsanschluss E22b angelegt. Da der an die Eingangsanschlüsse E22a und E22b angeschlossene Eingangsverstärker im Allgemeinen als ein schneller Eingangsverstärker mit einer hohen Grenzfrequenz ausgebildet ist, so entstehen insbesondere beim Übergang des Taktsignals CLK1 von einem niedrigen zu einem hohen Pegel bzw. von einem hohen Pegel zu einen niedrigen Pegel Spannungsspitzen, die oberhalb oder unterhalb des konstanten Pegels des Taktsignals bCLK1 liegen. In Folge davon erzeugt der für hochfrequente Pegelschwankungen der Eingangssignale ausgelegte Eingangsverstärker, wie in 4 gezeigt, hochfrequente Pegelschwankungen des internen Taktsignals Cint1. Aufgrund der schnellen Eingangsverstärker kann es somit, insbesondere bei Ansteuerung des integrierten Halbleiterspeichers mit den Taktsignalen eines Testers, denen Störsignale überla gert sind, vorkommen, dass ein Störsignal auf einer Taktleitung als Taktimpuls gewertet wird und damit der Chip nicht mehr richtig betrieben werden kann. Die Gefahr erhöht sich um so mehr, je höher die Grenzfrequenz des Eingangsverstärkers ist, beziehungsweise je schneller und empfindlicher der Eingangsverstärker auf Pegelschwankungen seines Eingangssignals reagiert.
Einer der Funktionstests eines integrierten Halbleiterspeichers ist der so genannte Burn-In-Test, bei dem der Chip mehrere Stunden bei erhöhter Temperatur betrieben wird. Der Chip ist dabei bereits fertig in einem Gehäuse eingebaut. Durch den Burn-In-Test sollen Frühausfälle im Lebenszyklus von integrierten Halbleiterspeichern aussortiert werden. Da der Test lange läuft, werden viele Chips parallel mit möglichst kostengünstigen Testern betrieben. Im Gegensatz zu einem Normalbetrieb des integrierten Halbleiterspeichers, bei dem ein Graphic-DRAM auf einem Motherboard eines Rechners, beispielsweise mit Betriebsfrequenzen von 800 MHz angesteuert werden, haben die verwendeten Tester nur eine Betriebsfrequenz von 5 bis 10 MHz und langsame Signalflanken von bis zu 50 ns. Des Weiteren kommt es durch die dichte Bestückung der Halbleiterspeicher auf einem Testboard während des Funktionstest oftmals zu erhöhten Sperrspannungen von bis zu 100 mVolt auf den Signalleitungen.
Die Druckschrift US 2004/0169524 A1 beschreibt einen Burn-In-Tester, der ausgangsseitig mit einem Frequenzkonverter verbunden ist. Ein von dem Burn-In-Tester erzeugtes Ausgangssignal wird dem Frequenzkonverter zugeführt, der ausgangsseitig ein Ausgangssignal erzeugt, das gegenüber dem Signal, das dem Frequenzkonverter eingangsseitig zugeführt worden ist, eine erhöhte Frequenz aufweist. Die im Rahmen eines Burn-In-Tests zu testenden Halbleiterbausteine werden direkt von dem Ausgangssignal des Frequenzkonverters angesteuert und sind somit mit einer höheren Frequenz testbar, als wenn sie von dem Burn-In-Tester angesteuert würden. Dadurch lässt sich die Zeit zur Durchführung eines Burn-In-Tests verkürzen.
Die Druckschrift US 2004/0184344 A1 beschreibt eine Anordnung, bei der Speicherchips mit einer Testschaltung verbunden werden. Den einzelnen Speicherchips sind Adress- und Datensignale von externen Anschlusspads oder von der Testschaltung zuführbar. Dazu sind zwischen die externen Anschlusspads und die zugehörigen Anschlüsse eines Speicherchips steuerbare Schalter geschaltet, über die die Adress- und Datensignale einem Speicherchip von den externen Anschlusspads oder von der Testschaltung zuführbar sind. Im Rahmen eines Burn-In-Tests wird überprüft, ob Elektrodenspitzen des Testers in fehlerfreiem Kontakt mit einem mit der Testschaltung verbundenen Kontaktanschluss stehen.
Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher anzugeben, der bei Ansteuerung mit einem externen Taktsignal zuverlässig taktsynchron zu dem angelegten externen Taktsignal betreibbar ist. Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren anzugeben, durch das ein integrierter Halbleiterspeicher bei Ansteuerung mit einem externen Taktsignal zuverlässig taktsynchron zum Verlauf des externen Taktsignal betreibbar ist.
Die Aufgabe betreffend den integrierten Halbleiterspeicher wird gelöst durch einen integrierten Halbleiterspeicher mit taktsynchroner Zugriffssteuerung. Der integrierte Halbleiterspeicher umfasst einen internen Anschluss zur Erzeugung eines internen Taktsignals. Lese- und Schreibzugriffe werden taktsynchron zu dem internen Taktsignal gesteuert. Der integrierte Halbleiterspeicher weist einen ersten Eingangsverstärker zur Verstärkung eines Pegels eines ersten Eingangssignals mit einem Eingangsanschluss zum Anlegen des ersten Eingangssignals und mit einem Ausgangsanschluss zur Erzeugung eines ersten Ausgangssignals auf. Er umfasst des Weiteren mindestens einen zweiten Eingangsverstärker zur Verstärkung eines Pegels eines zweiten Eingangssignals mit einem Eingangsanschluss zum Anlegen des zweiten Eingangssignals und mit einem Ausgangsanschluss zur Erzeugung eines zweiten Ausgangssignals. Der erste Eingangsverstärker ist derart ausgebildet, dass er in Abhängigkeit von dem Pegel des ersten Eingangssignals einen Pegel des ersten Ausgangssignals erzeugt. Der zweite Eingangsverstärker ist derart ausgebildet, dass er in Abhängigkeit von dem Pegel des zweiten Eingangssignals einen Pegel des zweiten Ausgangssignals erzeugt. Der erste Eingangsverstärker verstärkt das erste Eingangssignal bis zu einer ersten Grenzfrequenz und der zweite Eingangsverstärker verstärkt das zweite Eingangssignal bis zu einer zweiten Grenzfrequenz, wobei die erste Grenzfrequenz niedriger ist als die zweite Grenzfrequenz. Der integrierte Halbleiterspeicher umfasst darüber hinaus einen steuerbaren Schalter, über den der Ausgangsanschluss des ersten Eingangsverstärkers oder der Ausgangsanschluss des zweiten Eingangsverstärkers mit dem internen Anschluss zur Erzeugung des internen Taktsignals verbindbar ist. Der Ausgangsanschluss des zweiten Eingangsverstärkers ist über den steuerbaren Schalter mit dem internen Anschluss zur Erzeugung des internen Taktsignals verbunden, wenn der Eingangsanschluss des zweiten Eingangsverstärkers von dem zweiten Eingangssignal angesteuert wird. Ansons ten ist der Ausgangsanschluss des ersten Eingangsverstärkers über den steuerbaren Schalter mit dem internen Anschluss zur Erzeugung des internen Taktsignals verbunden.
Gemäß einer Weiterbildung des integrierten Halbleiterspeichers ist bei dem zweiten Eingangsverstärker ein erster Eingangsanschluss zum Anlegen eines ersten Taktsignals und ein zweiter Eingangsanschluss zum Anlegen eines zweiten Taktsignals vorgesehen. Das erste und zweite Taktsignal weist jeweils einen ersten oder zweiten Pegel auf. Des Weiteren ist der Ausgangsanschluss des zweiten Eingangsverstärkers über den steuerbaren Schalter mit dem internen Anschluss zur Erzeugung des internen Taktsignals verbunden, wenn der erste Eingangsanschluss des zweiten Eingangsverstärkers von dem ersten Pegel des ersten Taktsignals angesteuert wird oder wenn der zweite Eingangsanschluss des zweiten Eingangsverstärkers von dem ersten Pegel des zweiten Taktsignals angesteuert wird.
Gemäß einer andere Ausgestaltungsform des integrierten Halbleiterspeichers weist der integrierte Halbleiterspeicher eine Steuerschaltung zur Steuerung des steuerbaren Schalters in eine erste oder zweite Schalterstellung auf. Der zweite Eingangsverstärker ist ausgangsseitig mit der Steuerschaltung verbunden. Der steuerbare Schalter ist derart ausgebildet, dass er in einer ersten Schalterstellung den internen Anschluss zur Erzeugung des internen Taktsignals mit dem Ausgangsanschluss des ersten Eingangsverstärkers verbindet, wenn er von der Steuerschaltung mit dem ersten Zustand des Steuersignals zur Steuerung des steuerbaren Schalters angesteuert wird. Ferner ist der steuerbare Schalter derart ausgebildet, dass er in einer zweiten Schalterstellung den internen Anschluss zur Erzeugung des internen Taktsignals mit dem Ausgangsanschluss des zweiten Eingangsverstärkers verbindet, wenn er von der Steuerschaltung mit dem zweiten Zustand des Steuersignals zur Steuerung des steuerbaren Schalters angesteuert wird.
Nach einem weiteren Merkmal weist der integrierte Halbleiterspeicher einen dritten Eingangsverstärker zur Verstärkung eines Pegels eines dritten Eingangssignals mit einem Eingangsanschluss zum Anlegen des dritten Eingangssignals auf. Die Steuerschaltung ist eingangsseitig mit dem ersten Eingangsverstärker und mit dem dritten Eingangsverstärker verbunden. Die Steuerschaltung ist derart ausgebildet, dass sie den steuerbaren Schalter mit dem ersten Zustand des Steuersignals zur Steuerung des steuerbaren Schalters ansteuert, wenn der Eingangsanschluss des ersten Eingangsverstärkers von einer Anzahl von Taktzyklen des ersten Eingangssignals angesteuert wird und nachfolgend der Eingangsanschluss des dritten Eingangsverstärkers mit einer Bitfolge angesteuert wird.
Nach einer Ausführungsvariante des integrierten Halbleiterspeichers ist die Steuerschaltung derart ausgebildet, dass sie die ihr von dem dritten Eingangsverstärker zugeführte Bitfolge auswertet, indem sie die zugeführte Bitfolge mit einer gespeicherten Bitfolge vergleicht und sie bei Übereinstimmung der zugeführten Bitfolge mit der gespeicherten Bitfolge den steuerbaren Schalter mit dem ersten Zustand des Steuersignals zur Steuerung des steuerbaren Schalters ansteuert.
Gemäß einer anderen Ausführung des integrierten Halbleiterspeichers sind Speicherzellen vorgesehen, in denen jeweils ein Speicherzustand speicherbar ist. Der integrierte Halbleiterspeicher umfasst darüber hinaus einen Versorgungsanschluss zum Anlegen einer Versorgungsspannung, eine Detektorschaltung zur Detektion eines Pegels der Versorgungsspannung, einen vierten Eingangsverstärker zur Verstärkung eines Pegels eines Rücksetzsignals mit einem Eingangsanschluss zum Anlegen des Rücksetzsignals mit einem aktiven oder inaktiven Zustand. Der integrierte Halbleiterspeicher wird in einen Ausgangszustand versetzt, indem Konfigurationseinstellungen zurückgesetzt werden, wenn das Rücksetzsignal den aktiven Zustand aufweist. Die Steuerschaltung ist eingangsseitig mit dem vierten Eingangsverstärker und mit der Detektorschaltung verbunden. Die Steuerschaltung ist derart ausgebildet, dass sie die Bitfolge auswertet, wenn die Detektorschaltung einen Sollpegel der Versorgungsspannung detektiert und das Rücksetzsignal den aktiven Zustand aufweist.
Gemäß einer anderen Ausführungsform umfasst der integrierte Halbleiterspeicher einen ersten Steuereingang zum Anlegen eines ersten Steuersignals und einem zweiten Steueranschluss zum Anlegen eines zweiten Steuersignals. In einem Spiegelbetrieb des integrierten Halbleiterspeichers liegt das erste Steuersignal an dem zweiten Steueranschluss und das zweite Steuersignal an dem ersten Steueranschluss an. Die Steuerschaltung ist derart ausgebildet, dass sie für einen Lese- und Schreibzugriff auf eine der Speicherzellen im Spiegelbetrieb an dem zweiten Steueranschluss das erste Steuersignal und an dem ersten Steueranschluss das zweite Steuersignal auswertet, wenn die Detektorschaltung einen Sollpegel der Versorgungsspannung detektiert hat und das Rücksetzsignal den inaktiven Zustand aufweist und an dem dritten Eingangsverstärker das dritte Eingangssignal mit einem aktiven Zustand anliegt.
Nach einer anderen Ausführungsform des integrierten Halbleiterspeichers ist ein Ausgangsanschluss zum Ausgeben von Zuständen der Steuersignale und ein Register zur Speicherung der Zustände der Steuersignale vorgesehen. Die Steuerschaltung ist derart ausgebildet, dass sie an den Steuereingängen anliegende Zustände der Steuersignale in dem Register zwischenspeichert und an dem Ausgangsanschluss zum Ausgeben von Steuersignalen die in dem Register zwischengespeicherten Zustände der Steuersignale ausgibt, wenn die Detektorschaltung den Sollpegel der Versorgungsspannung detektiert hat und das Rücksetzsignal den inaktiven Zustand aufweist und an dem ersten Eingangsverstärker das erste Eingangssignal mit einem aktiven Zustand anliegt.
Eine andere Ausgestaltung des integrierten Halbleiterspeichers sieht einen fünften Eingangsverstärker zur Verstärkung eines Pegels eines Chipauswahlsignals mit einem Eingangsanschluss zum Anlegen des Chipauswahlsignals vor. Der integrierte Halbleiterspeicher wird für den Lese- und Schreibzugriff ausgewählt, wenn das Chipauswahlsignal von einem inaktiven Zustand in einen aktiven Zustand wechselt. Die Steuerschaltung ist derart ausgebildet, dass sie die an den Steuereingängen anliegende Zustände der Steuersignale in dem Register synchron zu einem an dem Eingangsanschluss des fünften Eingangsverstärkers anliegenden Taktsignals zwischenspeichert, wenn die Detektorschaltung den Sollpegel der Versorgungsspannung detektiert hat und das Rücksetzsignal den inaktiven Zustand aufweist und an dem ersten Eingangsverstärker das erste Eingangssignal mit dem aktiven Zustand anliegt.
Gemäß einer anderen Ausführungsform ist die Steuerschaltung derart ausgebildet, dass sie das Auswerten der ihr von dem dritten Eingangsverstärker zugeführten Bitfolge unterbricht und den steuerbaren Schalter mit dem zweiten Zustand des Steuersignals zur Steuerung des steuerbaren Schalters ansteuert, wenn der Eingangsanschluss zum Anlegen des zweiten Eingangssignals von dem zweiten Eingangssignals angesteuert wird oder das Rücksetzsignal den inaktiven Zustand aufweist oder wenn das Chipauswahlsignal von dem inaktiven Zustand in den aktiven Zustand wechselt.
Des Weiteren kann die Steuerschaltung derart ausgebildet sein, dass sie den steuerbaren Schalter von der ersten Schalterstellung in die zweite Schalterstellung umschaltet, wenn der Eingangsanschluss des zweiten Eingangsverstärkers von dem zweiten Eingangssignal angesteuert wird.
Nach einer weiteren Ausführungsform des integrierten Halbleiterspeichers ist die Steuerschaltung derart ausgebildet, dass sie den steuerbaren Schalter mit dem zweiten Zustand des Steuersignals zur Steuerung des steuerbaren Schalters ansteuert, wenn der Eingangsanschluss des zweiten Eingangsverstärkers von dem zweiten Eingangssignal angesteuert wird oder wenn das Rücksetzsignal den inaktiven Zustand aufweist oder wenn das Chipauswahlsignal von dem inaktiven Zustand in den aktiven Zustand wechselt oder wenn der Eingangsanschluss des dritten Eingangsverstärkers von dem aktiven Zustand des dritten Eingangssignals angesteuert wird.
Im Folgenden wird ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers beschrieben. Es ist ein integrierter Halbleiterspeicher vorzusehen, der Speicherzellen umfasst, in denen jeweils ein Speicherzustand speicherbar ist. Darüber hinaus ist ein interner Anschluss zur Erzeugung eines internen Taktsignals vorgesehen, wobei Lese- und Schreibzugriffe auf eine der Speicherzellen synchron zum Verlauf des internen Taktsignals erfolgen. Der integrierte Halbleiterspeicher umfasst des Weiteren einen ersten Eingangsverstärker zur Verstärkung eines Pegels eines ersten Eingangssignals mit einem Eingangsanschluss zum Anlegen des ersten Eingangssignals und mit einem Ausgangsanschluss zur Erzeugung eines ersten Ausgangssignals, einen zweiten Eingangsverstärker zur Verstärkung eines Pegels eines zweiten Eingangssignals mit einem Eingangsanschluss zum Anlegen des zweiten Eingangssignals und einem Ausgangsanschluss zur Erzeugung eines zweiten Ausgangssignals, einen dritten Eingangsverstärker zur Ver stärkung eines Pegels eines dritten Eingangssignals mit einem Eingangsanschluss zum Anlegen des dritten Eingangssignals und einem Ausgangsanschluss zur Erzeugung eines dritten Ausgangssignals, wobei die Eingangsverstärker ihre jeweiligen Ausgangssignale in Abhängigkeit von einem Pegel ihrer jeweiligen Eingangssignale mit einem ersten oder zweiten Pegel erzeugen, wobei der erste Eingangsverstärker das erste Eingangssignal bis zu einer ersten Grenzfrequenz verstärkt und der zweite Eingangsverstärker das zweite Eingangssignal bis zu einer zweiten Grenzfrequenz verstärkt, wobei die erste Grenzfrequenz niedriger ist als die zweite Grenzfrequenz. Der integrierte Halbleiterspeicher umfasst des Weiteren einen steuerbaren Schalter, über den wahlweise der erste Eingangsverstärker ausgangsseitig mit dem internen Anschluss zur Erzeugung des internen Taktsignals oder der zweite Eingangsverstärker ausgangsseitig mit dem internen Anschluss zur Erzeugung des internen Taktsignals verbindbar ist. Darüber hinaus weist der integrierte Halbleiterspeicher einen vierten Eingangsverstärker zur Verstärkung eines Pegels eines Rücksetzsignals und einen Eingangsanschluss zum Anlegen des Rücksetzsignals auf, wobei der integrierte Halbleiterspeicher zur Durchführung von Lese- und Schreibzugriffen konfiguriert wird, wenn das Rücksetzsignal einen inaktiven Zustand aufweist, und wobei der integrierte Halbleiterspeicher in einen Ausgangszustand versetzt wird, indem die Konfigurationseinstellungen zurückgesetzt werden, wenn das Rücksetzsignal einen aktiven Zustand aufweist. Das Rücksetzsignal wird mit dem inaktiven Zustand an den Eingangsanschluss des vierten Eingangsverstärkers angelegt. Nachfolgend wird eine Anzahl von Taktperioden eines Taktsignals an den Eingangsanschluss des ersten Eingangsverstärkers angelegt. Danach wird eine Bitfolge an den Eingangsanschluss des dritten Eingangsverstärkers angelegt. Die Bitfolge wird durch die Steuerschaltung ausgewertet, indem sie mit einer gespeicherten Bitfolge verglichen wird. Der steuerbare Schalter wird in eine erste Schalterstellung geschaltet, in der der erste Eingangsverstärker ausgangsseitig über den steuerbaren Schalter mit dem internen Anschluss zur Erzeugung des internen Taktsignals verbunden ist, wenn die Bitfolge mit der gespeicherten Bitfolge übereinstimmt. Der steuerbare Schalter wird in eine zweite Schalterstellung geschaltet, in der der zweite Eingangsverstärker ausgangsseitig über den steuerbaren Schalter mit dem internen Anschluss zur Erzeugung des internen Taktsignals verbunden ist, wenn an den Eingangsanschluss des zweiten Eingangsverstärkers das zweite Eingangssignal angelegt wird.
Eine Weiterbildung des Verfahrens zum Betreiben des integrierten Halbleiterspeichers sieht den integrierten Halbleiterspeicher mit Steuereingängen, an die jeweils ein Steuersignal zur externen Steuerung der Lese- und Schreibzugriffe angelegt wird, sowie mit einem Versorgungsanschluss zum Anlegen einer Versorgungsspannung vor. Der integrierte Halbleiterspeicher wird in einem Normalbetrieb betrieben, in dem zur Durchführung eines Lese- und Schreibzugriffs auf eine der Speicherzellen ein erstes der Steuersignale an einen ersten der Steueranschlüsse und ein zweites der Steuersignale an einen zweiten der Steueranschlüsse angelegt wird, wenn die Versorgungsspannung mit einem Sollpegel an dem Versorgungsanschluss anliegt und das Rücksetzsignal den inaktiven Zustand aufweist und an dem dritten Eingangsverstärker das dritte Eingangssignal mit einem inaktiven Zustand anliegt. Der integrierte Halbleiterspeicher wird in einem Spiegelbetrieb betrieben, in dem zur Durchführung eines Lese- und Schreibzugriffs auf eine der Speicherzellen das erste der Steuersignale an den zweiten der Steueranschlüsse und das zweite der Steuersignale an den ersten der Steueranschlüsse angelegt wird, wenn die Versorgungsspannung mit einem Sollpegel an dem Versorgungsanschluss anliegt und das Rücksetzsignal den inaktiven Zustand aufweist und an dem dritten Eingangsverstärker das dritte Eingangssignal mit einem aktiven Zustand anliegt.
Eine andere Ausführungsform des Verfahrens zum Betreiben des integrierten Halbleiterspeichers sieht den integrierten Halbleiterspeicher mit einem Ausgangsanschluss zur Erzeugung von Zuständen der Steuersignale und mit einem Register zur Speicherung der Zustände der Steuersignale vor. Die Steuersignale werden an jeweils einen der Steueranschlüsse des integrierten Halbleiterspeichers angelegt. Die Zustände der Steuersignale werden in dem Register zwischengespeichert, wenn die Versorgungsspannung mit dem Sollpegel an dem Versorgungsanschluss anliegt und das Rücksetzsignal den inaktiven Zustand aufweist und an dem ersten Eingangsverstärker das erste Eingangssignal mit einem aktiven Zustand anliegt. Nachfolgend werden die in dem Register zwischengespeicherten Zustände der Steuersignale an dem Ausgangsanschluss zur Erzeugung der Zustände der Steuersignale ausgeben.
Eine andere Variante des Verfahrens zum Betreiben des integrierten Halbleiterspeichers sieht nach dem Schalten des steuerbaren Schalters in die erste Schalterstellung das Anlegen des Rücksetzsignals mit dem inaktiven Zustand vor, wobei der steuerbare Schalter weiterhin in der ersten Schalterstellung verbleibt, bis der zweite Eingangsverstärker mit dem zweiten Eingangssignal angesteuert wird.
Gemäß einer weiteren Ausführung des Verfahrens zum Betreiben des integrierten Halbleiterspeichers wird der integrierte Halbleiterspeichers mit einem fünften Eingangsverstärker zur Verstärkung eines Pegels eines Chipauswahlsignals zur Auswahl des integrierten Halbleiterspeichers für einem Lese- und Schreibzugriff, wenn das Chipauswahlsignal von einem inaktiven Zustand in einen aktiven Zustand wechselt, mit einem Eingangsanschluss zum Anlegen des Chipauswahlsignals vorgesehen. Das Auswerten der Bitfolge wird unterbrochen, wenn der zweite Eingangsverstärker mit dem zweiten Eingangssignal angesteuert wird oder wenn der vierte Eingangsverstärker mit dem inakti ven Zustand des vierten Eingangssignals angesteuert wird oder wenn der fünfte Eingangsverstärker von einem Zustandswechsel des Chipauswahlsignals von dem inaktiven Zustand in den aktiven Zustand angesteuert wird. Nach dem Unterbrechen des Auswertens der Bitfolge wird der steuerbare Schalter in die zweite Schalterstellung geschaltet, in der der zweite Eingangsverstärker ausgangsseitig über den steuerbaren Schalter mit dem internen Anschluss zur Erzeugung des internen Taktsignals verbunden ist.
Gemäß eines weiteren Merkmals des Verfahrens zum Betreiben des integrierten Halbleiterspeichers wird der steuerbare Schalter in die zweite Schalterstellung geschaltet, in der der zweite Eingangsverstärker ausgangsseitig über den steuerbaren Schalter mit dem internen Anschluss zur Erzeugung des internen Taktsignals verbunden ist, wenn der zweite Eingangsverstärker mit dem zweiten Eingangssignal angesteuert wird oder wenn der dritte Eingangsverstärker von dem aktiven Zustand des dritten Eingangssignals angesteuert wird oder wenn der vierte Eingangsverstärker mit dem inaktiven Zustand des Rücksetzsignals angesteuert wird oder wenn der fünfte Eingangsverstärker von einem Zustandswechsel des Chipauswahlsignals von dem inaktiven Zustand in den aktiven Zustand angesteuert wird.
Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert. Es zeigen:
1 einen integrierten Halbleiterspeicher zur taktsynchronen Steuerung von Lese- und Schreibzugriffen gemäß der Erfindung,
2 Signalverläufe von Steuersignalen bei einem Lese- und Schreibzugriff,
3 den Verlauf eines rauschfreien externen Taktsignals mit dem Verlauf eines daraus resultierenden internen Taktsignals,
4 den Verlauf eines verrauschten externen Taktsignals mit dem Verlauf eines daraus resultierenden internen Taktsignals,
5 Schaltungskomponenten einer Steuerschaltung des integrierten Halbleiterspeichers gemäß der Erfindung,
6 ein Zustandsdiagramm des integrierten Halbleiterspeichers zum Ein- oder Ausschalten eines Burn-In-Betriebs des integrierten Halbleiterspeichers gemäß der Erfindung,
7 Signalverläufe von Steuersignalen des integrierten Halbleiterspeichers beim Einschalten eines Burn-In-Betriebs des integrierten Halbleiterspeichers gemäß der Erfindung.
Im Allgemeinen sind die in 1 dargestellten Eingangsanschlüsse der Steuereinheit 20 an Eingangsverstärker angeschlossen, die sich bezüglich ihrer Empfindlichkeit bzw. ihrer Geschwindigkeit unterscheiden. Ein schneller Eingangsverstärker bzw. ein Eingangsverstärker mit einer hohen Empfindlichkeit hat eine hohe Grenzfrequenz. Er kann somit hochfrequenten Pegelschwankungen eines Eingangssignals folgen. Ein langsamer Eingangsverstärker bzw. ein Eingangsverstärker mit einer niedrigen Grenzfrequenz reagiert nur auf niederfrequente Pegelschwankungen eines Eingangssignals bis zu einer niedrigen Grenzfrequenz.
5 zeigt in vergrößerter Darstellung den Aufbau der Steuereinheit 20. Die Steuereinheit 20 weist einen langsamen Eingangsverstärker 21 mit einer niedrigen Grenzfrequenz auf, der mit einem Eingangsanschluss E21 zum Anlegen eines Eingangssignals SEN verbunden ist, auf. Der Eingangsverstärker 21 erzeugt an einem Ausgangsanschluss A21 ein Ausgangssignal Cint1, wenn er von einem externen Taktsignal CLK1 angesteuert wird. Das Ausgangssignal Cint1 wird einem UND-Gatter G1, einer Steuerschaltung 26 und einem steuerbaren Schalter 28 zugeführt. In einer ersten Schalterstellung des steuerbaren Schalters 28 ist der Ausgangsanschluss A21 mit einem internen Anschluss A20a zur Erzeugung des internen Taktsignals verbunden.
Der Eingangsanschluss E21 ist vorzugsweise der so genannte Scan-Enable-Pin des integrierten Halbleiterspeichers. Wenn das Eingangssignal SEN mit einem aktiven Zustand an den Scan-Enable-Pin angelegt wird, lässt sich der Chip in einem so genannten Scan-Mode betreiben. Im Scan-Mode werden die an den Eingangsanschlüssen der Steuereinheit 20 der 1 anliegenden Pegel der Eingangs- und Steuersignale in einem Register 29a zwischengespeichert und an einem so genannten Scan-Out-Pin Bout wieder ausgelesen. Dadurch lässt sich beispielsweise testen, ob der integrierte Halbleiterspeicher fehlerfrei von Signalpegeln, beispielsweise Signalpegeln eines Speicherkontrollers, angesteuert wird und somit fehlerfrei auf einer Platine aufgelötet ist.
Wenn das Eingangssignal SEN mit dem aktiven Zustand an den Eingangsanschluss E21 angelegt wird, erzeugt der Eingangsverstärker 21 an seinem Ausgangsanschluss A21 ein Ausgangssignal SEN' mit dem logischen ”1”-Pegel, von dem sowohl das UND-Gatter G1 als auch die Steuerschaltung 26 angesteuert werden. Infolge dessen erzeugt die Steuerschaltung 26 ausgangsseitig ein Steuersignal BI mit einem logischen ”0”-Pegel. Dieser Pe gel wird durch einen Inverter Inv zu einem logischen ”1”-Pegel verändert. Das UND-Gatter G1 erzeugt somit an einem internen Anschluss A20b das Steuersignal Sint mit dem aktiven Zustand, das den Betrieb des integrierten Halbleiterspeichers im Scan-Mode kennzeichnet.
Im Normalbetrieb des integrierten Halbleiterspeichers, in dem Lese- und Schreibzugriffe auf die Speicherzellen erfolgen, liegt an dem Scan-Enable-Pin das Eingangssignal SEN mit einem inaktiven Pegel, beispielsweise dauerhaft mit dem logischen ”0”-Pegel, an. Dadurch wird an dem Ausgangsanschluss A20b das Steuersignal Sint mit dem inaktiven Zustand erzeugt.
Die Steuereinheit umfasst ferner einem schnellen Eingangsverstärker 22, der eine hohe Grenzfrequenz aufweist. Wenn an dem Eingangsanschluss E22a das externe Taktsignal CLK2 und an dem Eingangsanschluss E22b das externe Taktsignal bCLK2 angelegt wird, erzeugt der Eingangsverstärker 22 an seinem Ausgangsanschluss A22a das interne Taktsignal Cint2, das er dem steuerbaren Schalter 28 zuführt. Der Eingangsverstärker 22 vergleicht den Verlauf des externen Taktsignals CLK2 mit dem Verlauf des externen Taktsignals bCLK2. An einem Kreuzungspunkt der beiden externen Taktsignale werden steigende und fallende Flanken des internen Taktsignals Cint2 erzeugt. Gleichzeitig erzeugt der Eingangsverstärker 22 an einem Ausgangsanschluss A22b ein verstärktes Taktsignal CLK2' und ein verstärktes komplementäres Taktsignal bCLK2', die jeweils der Steuerschaltung 26 zugeführt werden.
Wenn der integrierte Halbleiterspeicher in einer Applikation, beispielsweise auf einem Motherboard eines Rechners, betrieben wird, wird er an den Eingangsanschlüssen E22a und E22b von den Taktsignalen eines Speichercontrollers angesteuert. Da die von dem Speichercontroller zur Verfügung gestellten externen Taktsignale in einem hohen Frequenzbereich liegen, für den der Eingangsverstärker 22 ausgelegt ist, kommt es im Bereich der Kreuzungspunkte der externen Taktsignale nicht zu ungewollten Pegelschwankungen des Ausgangssignals Cint2. Daher lässt sich bei Ansteuerung des integrierten Halbleiterspeichers mit den Taktsignalen eines Speichercontrollers zur Erzeugung des internen Taktsignals der Eingangsverstärker 22 verwenden. Im Normalbetrieb des integrierten Halbleiterspeichers, wenn der integrierte Halbleiterspeicher von einem Speichercontroller angesteuert wird, ist der steuerbare Schalter 28 daher in eine zweite Schalterstellung geschaltet, in der der internen Anschluss A20a zur Erzeugung des internen Taktsignals mit dem Ausgangsanschluss A22a des Eingangsverstärkers 22 verbunden ist.
Ein langsamer Eingangsverstärker 23, der als Eingangsverstärker mit einer niedrigen Grenzfrequenz ausgebildet ist, ist mit einem Eingangsanschluss E23 zum Anlegen eines Eingangssignals MF verbunden. Der Eingangsanschluss E23 ist vorzugsweise als Mirror-Function-Pin ausgebildet. Der Eingangsverstärker 23 erzeugt an seinem Ausgangsanschluss A23 das Steuersignal MF', das er der Steuerschaltung 26 und einem UND-Gatter G2 zuführt. Durch Anlegen des Eingangssignals MF mit einem aktiven Zustand lässt sich der integrierte Halbleiterspeicher in einem Spiegelbetrieb betreiben. Während im Normalbetrieb, wie in 1 dargestellt, der Steueranschluss S20a zum Anlegen des Zeilenauswahlsignals bRAS und der Steueranschluss S20b zum Anlegen des Spaltenauswahlsignals bCAS dient, so wird im Spiegelbetrieb der Steueranschluss S20a zum Anlegen des Spaltenauswahlsignals bCAS und der Steueranschluss S20b zum Anlegen des Zeilenauswahlsignals bRAS verwendet. Der integrierte Halbleiterspeicher wird im Spiegelbetrieb betrieben, wenn er anstatt auf der Oberseite einer Leiterplatte auf der Unterseite der Leiterplatte platziert wird. Alle externen Eingangs- und Steueranschlüsse werden in diesem Fall spiegelverkehrt angesteuert. Wenn das Ein gangssignal MF den aktiven Zustand aufweist, erzeugt der Eingangsverstärker 23 an seinem Ausgangsanschluss A23 das Steuersignal MF' mit einem logischen ”1”-Pegel. Eine Ansteuerung mit dem logischen ”1”-Pegel des Eingangsverstärkers 23 hat zur Folge, dass die Steuerschaltung 26 ausgangsseitig das Steuersignal BI mit dem logischen ”0”- Pegel erzeugt. Da das Steuersignal BI von dem Inverter Inv invertiert wird, wird das UND-Gatter G2 mit dem logischen ”1”-Pegel angesteuert, so dass an dem internen Anschluss A20c ein Steuersignal Mint mit einem logischen ”1”-Pegel erzeugt wird.
Des Weiteren weist die Steuereinheit 20 einen Eingangsanschluss E24 zum Anlegen eines Rücksetzsignals bRESET auf, der mit einem Eingangsverstärker 24 mit einer niedrigen Grenzfrequenz verbunden ist. Der Eingangsverstärker 24 ist ausgangsseitig mit einem UND-Gatter G3 und mit der Steuerschaltung 26 verbunden. Durch das Anlegen eines inaktiven Zustands des Rücksetzsignals bRESET lässt sich der integrierte Halbleiterspeicher für Lese- und Schreibzugriffe aktivieren. Durch das Anlegen eines aktiven Zustandes des Rücksetzsignals bRESET wird die Steuerschaltung in ihren Ausgangszustand zurückgesetzt. Im Ausgangszustand sind alle Speicherbänke geschlossen und Konfigurationszustände, wie beispielsweise Burstlängen, die durch Einträge in einem Mode-Register festgelegt werden, zurückgesetzt.
Des Weiteren zeigt 5 den Eingangsanschluss E25 zum Anlegen des Chipauswahlsignals bCS, das einem Eingangsverstärker 25 zugeführt wird, der eine hohe Empfindlichkeit aufweist. Der Eingangsverstärker 25 verstärkt das Chipauswahlsignal bCS und führt es über einen Ausgangsanschluss A25 als internes Chip-Select Signal CSint der Steuerschaltung 26 und einem internen Anschluss A20d zu, von dem aus es weiteren Schaltungskomponenten des integrierten Halbleiterspeichers zugeführt wird.
Darüber hinaus ist die Steuereinheit 20 an einen Versorgungsanschluss V1 zum Anlegen einer Versorgungsspannung VDD angeschlossen. Der Anschluss V1 ist mit einer Spannungsdetektorschaltung 27 verbunden, die ausgangsseitig ein Steuersignal PWRON erzeugt. Das Steuersignal PWRON wird von der Spannungsdetektorschaltung 27 der Steuerschaltung 26 sowie dem UND-Gatter G3 zugeführt. Wenn an dem Versorgungsanschluss V1 ein spezifizierter Versorgungsspannungspegel anliegt, erzeugt der Spannungsdetektor 27 ausgangsseitig das Steuersignals PWRON in einem aktiven Zustand, also beispielsweise dem logischen ”1”-Pegel. Bei einem aktiven Zustand des Rücksetzsignals bRESET oder einem inaktiven Zustand des Steuersignals PWRON wird an dem internen Anschluss A20e das Steuersignal bRint mit dem aktiven Zustand erzeugt, infolge dessen die Steuereinheit in ihren Grundzustand zurückgesetzt wird.
Im Gegensatz zum Normalbetrieb, bei dem die hochfrequenten externen Taktsignalkomponenten CLK2 und bCLK2 von einem Speichercontroller den Eingangsanschlüsse E22a und E22b zugeführt werden und sich der steuerbare Schalter in der zweiten Schalterstellung befindet, so dass das interne Taktsignal Cint2 von dem Eingangsverstärker 22 erzeugt wird, wird erfindungsgemäß in einem Testbetrieb des integrierten Halbleiterspeichers das niederfrequente Taktsignal CLK1 eines Testers an den Eingangsanschluss E21 angelegt und somit von dem Eingangsverstärker 21 ausgewertet. Der Eingangsverstärker 21 ist beispielsweise als ein Inverter ausgebildet. Dieser benötigt zu seinem Betrieb lediglich ein einziges Eingangssignal CLK1. Der Eingangsverstärker 21 besitzt eine interne Schaltschwelle. Bei einer Kreuzung des Pegels des Taktsignals CLK1 mit dem Pegel der Schaltschwelle erzeugt der Eingangsverstärker 21 steigende oder fallende Signalflanken des internen Taktsignals Cint1.
Der steuerbare Schalter 28 wird von der Steuerschaltung durch den logischen ”1”-Pegel des Steuersignals BI angesteuert, so dass er in die erste Schalterstellung geschaltet wird. An dem internen Anschluss A20a wird somit das von dem Eingangsverstärker 21 erzeugte interne Taktsignal Cint1 erzeugt. Die Erzeugung des internen Taktsignals durch den Eingangsverstärker 21 hat den Vorteil, dass für das niederfrequente Taktsignal im Bereich von 5–10 MHz ein langsamer Eingangsverstärker benutzt wird, der an niedrige Frequenzen angepasst ist. Da der Eingangsverstärker 21 eine niedrige Grenzfrequenz hat, lassen sich insbesondere im Übergangsbereich des externen Taktsignals, beim Wechsel von einem niedrigen Pegel in einen hohen Pegel, hochfrequente Pegelschwankungen des internen Taktsignals vermeiden, und zwar insbesondere dann, wenn dem Signalverlauf ein Störsignal, wie in 4 dargestellt, überlagert ist.
Wenn die Steuereinheit 20 an dem Eingangsanschluss E22a von der externen Taktsignalkomponente CLK2 oder an dem Eingangsanschluss E22b von der dazu komplementären Taktsignalkomponente bCLK2 angesteuert wird, oder wenn das Rücksetzsignal bRESET an den Eingangsanschluss E24 mit dem inaktiven Zustand angelegt wird, oder wenn das Eingangssignal MF an den Eingangsanschluss E23 mit dem aktiven Zustand angelegt wird, oder wenn das Chipauswahlsignal bCS an den Eingangsanschluss E25 mit dem aktiven Zustand angelegt wird, erzeugt die Steuerschaltung 26 das Steuersignal BI mit dem logischen ”0”-Pegel, so dass der steuerbare Schalter 28 in die zweite Schalterstellung gesteuert wird. Das interne Taktsignal wird dann von den an den Eingangsanschlüssen E22a und E22b angelegten externen Taktsignalkomponenten CLK2 und bCLK2 abgeleitet.
Die Funktionsweise der Schaltungskomponenten der 5 zur Umschaltung des steuerbaren Schalters wird im Folgenden an hand der 6 und 7 erläutert. 7 zeigt in der ersten Signalzeile das Ansteigen des Spannungspegels der Versorgungsspannung VDD an dem Versorgungsanschluss V1. Wenn an dem Versorgungsanschluss V1 der spezifizierte Spannungspegel der Versorgungsspannung anliegt, erzeugt der Spannungsdetektor 27 ausgangsseitig einen Zustandswechsel des Steuersignals PWRON von einem niedrigen Pegel zu einem hohen Pegel. Das Rücksetzsignal bRESET verbleibt währenddessen in dem aktiven Zustand. Der integrierte Halbleiterspeicher ist somit für Schreib- und Lesezugriffe noch gesperrt. Des Weiteren werden an die Eingangsanschlüsse E22a und E22b zum Anlegen der Taktsignalkomponenten CLK2 und bCLK2 keine Taktsignale angelegt. Hier liegen also logische ”0”-Pegel an. Stattdessen wird an den Eingangsanschluss E21 nun das Taktsignal CLK1 des Testers angelegt.
Die Steuerschaltung 26 zählt die Anzahl der an dem Eingangsanschluss E21 anliegenden Taktperioden, indem ein Binärzähler eines Registers 29a hochgezählt wird. Das Register 29a wird von der Steuerschaltung 26 als Zählregister benutzt. An dem Eingangsanschluss E23 liegt währenddessen das Eingangssignal MF mit dem logischen ”0”-Pegel an. Nachdem an dem Eingangsanschluss E21 eine vordefinierte Anzahl an Taktperioden angelegen hat, beispielsweise nach 27 Taktperioden, wird an den Eingangsanschluss E23 eine charakteristische Bitfolge B aus beispielsweise 31 Bits angelegt. Diese wird synchron zum Verlauf des Taktsignals an dem Eingangsanschluss E21 von der Steuerschaltung 26 ausgewertet. Die an dem Eingangsanschluss E23 anliegende charakteristische Bitfolge B wird in das Register 29a eingelesen und mit einer in einem Register 29b gespeicherten Bitfolge B' verglichen. Bei Übereinstimmung der eingelesenen Bitfolge mit der gespeicherten Bitfolge erzeugt die Steuerschaltung 26 ausgangsseitig das Steuersignal BI mit einem logischen ”1”-Pegel zur Aktivierung des Burn-In-Betriebs. Der logische ”1”-Pegel des Steuersignals BI bewirkt, dass der steuerbare Schalter 28 in die erste Schalterstellung gesteuert wird, so dass das interne Taktsignal Cint1 an dem internen Anschluss A20a von dem Eingangsverstärker 21 erzeugt wird. Der Burn-In-Betrieb wird auch beibehalten, wenn das Rücksetzsignal bRESET in den inaktiven Zustand wechselt.
Im Burn-In-Betrieb finden definierte Schreib- und Lesezugriffe auf Speicherzellen des Speicherzellenfeldes 10 statt, wobei diese Schreib- und Lesezugriffe nunmehr synchron zum Verlauf des internen Taktsignals Cint1 erfolgen. Durch das UND-Gatter G1 und das UND-Gatter G2 wird an dem internen Anschluss A20b das Steuersignal Sint und an dem internen Anschluss A20c das Steuersignal Mint mit dem logischen ”0”-Pegel erzeugt.
Wenn sich das Rücksetzsignal bRESET in einem inaktiven Zustand befindet, wird durch das Anlegen des aktiven Zustands des Eingangssignals SEN an den Eingangsanschluss E21 der Scan-Mode eingeschaltet. Die Steuerschaltung 26 erzeugt dann das Steuersignal BI mit dem logischen ”0”-Pegel, so dass an dem internen Anschluss A20b das Steuersignal Sint mit dem logischen ”1”-Pegel erzeugt wird, der den Betrieb im Scan-Mode kennzeichnet. Durch das Anlegen des Eingangssignals MF mit dem aktiven Zustand an den Eingangsanschluss E23 wird der integrierte Halbleiterspeicher in dem Spiegelbetrieb betrieben. Die Steuerschaltung 26 erzeugt dann das Steuersignal BI mit dem logischen ”0”-Pegel, so dass an dem internen Anschluss A20c das Steuersignal Mint mit dem logischen ”1”-Pegel erzeugt wird, der den Spiegelbetrieb kennzeichnet.
Die Steuerschaltung 26 ist derart ausgebildet, dass sie den Burn-In-Betrieb unterbricht, also das Steuersignal BI mit einem logischen ”0”-Pegel erzeugt, wenn an den Eingangsanschluss E22a die Taktsignalkomponente CLK2 oder an den Eingangsanschluss E22b die dazu komplementäre Taktsignalkompo nente bCLK2 angelegt wird. Ebenso wird auch das Auswerten der an dem Einganganschluss E23 angelegten Bitfolge unterbrochen und das Steuersignal BI mit dem logischen ”0”-Pegel erzeugt, wenn an den Eingangsanschluss E22a die Taktsignalkomponente CLK2 beziehungsweise an den Eingangsanschluss E22b die dazu komplementäre Taktsignalkomponente bCLK2 angelegt wird. Des Weiteren wird die Auswertung der Bitfolge an dem Eingangsanschluss E23 unterbrochen, wenn während der Auswertung der Bitfolge das Rücksetzsignal bRESET von dem aktiven in den inaktiven Zustand wechselt. Wenn sich das Rücksetzsignal bRESET in einem inaktiven Zustand befindet, wird durch Anlegen eines aktiven Zustands des Eingangssignals SEN, also beispielsweise durch das Anlegen des logischen ”1”-Pegels an den Eingangsanschluss E21, der Scan-Mode eingeschaltet und durch das Anlegen eines aktiven Zustands des Eingangssignals MF, also des logischen ”1”-Pegels an den Eingangsanschluss E23 der integrierte Halbleiterspeicher in dem Spiegelbetrieb betrieben. Um das Einschalten des Burn-In-Betriebs eindeutig zu kennzeichnen muss also das Rücksetzsignal bRESET sich während des Auswertens der Bitfolge in einem aktiven Zustand befinden, da ansonsten das Taktsignal an dem Eingangsanschluss E21 den Scan-Mode und die Bitfolge an dem Eingangsanschluss E23 den Spiegelbetrieb aktivieren würde.
Des Weiteren ist zu berücksichtigen, dass im Scan-Mode das Chipauswahlsignal bCS als Taktsignal verwendet wird. Um zu vermeiden, dass der Chip im Scan-Mode in den Burn-In-Betrieb geschaltet wird, muss das Chipauswahlsignal bCS während des Detektierens der Bitfolge an dem Eingangsanschluss E23 immer inaktiv sein.
Die vorgeschlagene Schaltung berücksichtigt somit, dass der Chip bereits im Gehäuse eingebaut ist, wenn ein niederfrequentes und oftmals verrauschtes Taktsignal von einem Tester angelegt wird. Es können somit nicht, wie dies im Allgemeinen üblich ist, zusätzliche Testpads auf dem Chip verwendet werden, um den Halbleiterspeicher in den Burn-In-Betrieb zu schalten. Zum Einschalten des Burn-In-Betriebs können somit nur Pins benutzt werden, die auch einem Anwender zur Verfügung stehen. Durch die vorgeschlagene Schaltung und das Verfahren ist eine hohe Sicherheit gewährleistet, dass der Halbleiterspeicher nicht in einer Anwendung versehentlich in den Burn-In-Betrieb geschaltet werden kann.
Des Weiteren wird berücksichtigt, dass die Auswertung der Bitfolge zur Aktivierung des Burn-In-Betriebs nicht synchron zum Verlauf von Taktsignalen, die an den Eingangsverstärker 22 angelegt werden, erfolgen kann, da es ansonsten zu unvorhersehbaren Taktimpulsen des internen Taktsignals kommen kann. Durch die Auswertung des niederfrequenten Taktsignals des Testers durch einen Eingangsverstärker mit niedriger Grenzfrequenz, lässt sich das interne Taktsignal verzerrungsfrei und ohne unerwünschte Pegelschwankungen erzeugen.
Des Weiteren wird berücksichtigt, dass nicht wie normalerweise üblich, von einem Normalbetriebszustand in einen Testbetriebszustand, wie beispielsweise den Burn-In-Betrieb gewechselt werden kann, indem eine Testmode-Schlüsselbitfolge an den integrierten Halbleiterspeicher angelegt wird. Das Einschalten eines Testmodes über eine Testmode-Schlüsselbitfolge setzt im Allgemeinen einen bzw. mehrere Zugriffe auf ein Mode-Register des integrierten Halbleiterspeichers voraus, das zur Konfiguration des integrierten Halbleiterspeichers verwendet wird. Für Zugriffe auf das Mode-Register ist jedoch eine funktionsfähige Takterkennung eines externen Taktsignals mit den Taktsignalkomponenten CLK2 und/bCLK2, die den Eingangsanschlüssen E22a und E22b zugeführt werden, notwendig. Im Normalbetrieb befindet sich der steuerbare Schalter 28 in der zweiten Schalterstellung, so dass das am internen An schluss A20a erzeugte Taktsignal Cint2, aus den externen Taktsignalkomponenten CLK2 und bCLK2 an den Eingangsanschlüssen E22a und E22b abgeleitet wird. Da im Normalbetrieb, beispielsweise bei einer Verwendung des integrierten Halbleiterspeichers in einer Rechnerapplikation, durch Spannungsschwankungen an den Eingangsanschlüssen nicht vorhersehbar unterschiedliche Spannungspegel erreicht werden können, scheidet eine Umschaltung des steuerbaren Schalters 28 in die erste Schalterstellung durch definierte Spannungspegel, die an die Eingangsanschlüssen E21, ... E25 oder an die Steueranschlüsse S20a, S20b und S20c angelegt werden, aus. Daher wird vorgeschlagen, den steuerbaren Schalter 28 nur dann in die erste Schalterstellung zu schalten, wenn der integrierte Halbleiterspeicher von dem aktiven Zustand des Rücksetzsignals bRESET angesteuert wird und wenn nach einer definierten Anzahl von Taktimpulsen an dem Eingangsanschluss E21 an den Eingangsanschluss E23 eine bestimmte Bitfolge angelegt wird. Das vorgeschlagene Verfahren verhindert somit, dass der integrierte Halbleiterspeicher von dem Normalbetrieb in den Burn-In-Betrieb geschaltet wird, selbst wenn der Chip mit geringfügigen Spezifikationsverletzungen an einigen Eingangs- und Steueranschlüssen betrieben wird.

10: Speicherzellenfeld
20: Steuereinheit
21, ..., 25: Eingangsverstärker
26: Steuerschaltung
27: Spannungsdetektor
28: steuerbarer Schalter
29: Register
30: Adressregister
40: Spaltendecoder
50: Zeilendecoder
100: integrierter Halbleiterspeicher
A: Ausgangsanschluss
B: Bitfolge
bCAS: Spaltenauswahlsignal
bCS: Chip-Auswahlsignal
BI: Steuersignal zum Einschalten des Burn-In-Betriebs
bRAS: Zeilenauswahlsignal
bRESET: Rücksetzsignal
bWE: Schreibsignal
Cint1, 2: internes Taktsignal
CLK: externes Taktsignal
D: Datum
DQ: Datenanschluss
E: Eingangsanschluss
MF: Eingangssignal für Spiegelbetrieb
PWRON: Signal zur Detektion des Pegels von Betriebsspannungen
SEN: Eingangssignal für Scan-Mode
VDD: Versorgungsspannung
Vref: Referenzspannung
VSS: Bezugsspannung
X, Y: Adresskomponenten

Claims

Integrierter Halbleiterspeicher mit taktsynchroner Zugriffssteuerung – mit einem internen Anschluss (A20a) zur Erzeugung eines internen Taktsignals (Cint1 Cint2) – bei dem Lese- und Schreibzugriffe taktsynchron zu dem internen Taktsignal (Cint1, Cint2) gesteuert werden, – mit einem ersten Eingangsverstärker (21) zur Verstärkung eines Pegels eines ersten Eingangssignals (CLK1) mit einem Eingangsanschluss (E21) zum Anlegen des ersten Eingangssignals (CLK1) und einem Ausgangsanschluss (A21) zur Erzeugung eines ersten Ausgangssignals (Cint1), – mit einem zweiten Eingangsverstärker (22) zur Verstärkung eines Pegels eines zweiten Eingangssignals (CLK2, bCLK2) mit einem Eingangsanschluss (E22a, E22b) zum Anlegen des zweiten Eingangssignals (CLK2, bCLK2) und einem Ausgangsanschluss (A22a) zur Erzeugung eines zweiten Ausgangssignals (Cint2), – bei dem der erste Eingangsverstärker (21) derart ausgebildet ist, dass er in Abhängigkeit von dem Pegel des ersten Eingangssignals (CLK1) einen Pegel des ersten Ausgangssignals (Cint1) erzeugt, – bei dem der zweite Eingangsverstärker (22) derart ausgebildet ist, dass er in Abhängigkeit von dem Pegel des zweiten Eingangssignals (CLK2, bCLK2) einen Pegel des zweiten Ausgangssignals (Cint2) erzeugt, – bei dem der erste Eingangsverstärker (21) das erste Eingangssignal (CLK1) bis zu einer ersten Grenzfrequenz verstärkt und der zweite Eingangsverstärker (22) das zweite Eingangssignal (CLK2) bis zu einer zweiten Grenzfrequenz verstärkt, wobei die erste Grenzfrequenz niedriger ist als die zweite Grenzfrequenz, – mit einem steuerbaren Schalter (28), über den der Ausgangsanschluss (A21) des ersten Eingangsverstärkers (21) oder der Ausgangsanschluss (A22a) des zweiten Eingangsverstärkers (22) mit dem internen Anschluss (A20a) zur Erzeugung des internen Taktsignals (Cint1, Cint2) verbindbar ist, – bei dem der Ausgangsanschluss (A22a) des zweiten Eingangsverstärkers (22) über den steuerbaren Schalter (28) mit dem internen Anschluss (A20a) zur Erzeugung des internen Taktsignals (Cint2) verbunden ist, wenn der Eingangsanschluss (E22a, E22b) des zweiten Eingangsverstärkers (22) von dem zweiten Eingangssignal (CLK2, bCLK2) angesteuert wird, und ansonsten der Ausgangsanschluss (A21) des ersten Eingangsverstärkers (21) über den steuerbaren Schalter (28) mit dem internen Anschluss (A20a) zur Erzeugung des internen Taktsignals (Cint1) verbunden ist.
Integrierter Halbleiterspeicher nach Anspruch 1, – bei dem der zweite Eingangsverstärker (22) einen ersten Eingangsanschluss (E22a) zum Anlegen eines ersten Taktsignals (CLK2) und einen zweiten Eingangsanschluss (E22b) zum Anlegen eines zweiten Taktsignals (bCLK2) umfasst, – bei dem das erste und zweite Taktsignal (CLK2, bCLK2) jeweils einen ersten oder zweiten Pegel aufweist, – bei dem der Ausgangsanschluss (A22a) des zweiten Eingangsverstärkers (22) über den steuerbaren Schalter (28) mit dem internen Anschluss (A20a) zur Erzeugung des internen Taktsignals (Cint2) verbunden ist, wenn der erste Eingangsanschluss (E22a) des zweiten Eingangsverstärkers (22) von dem ersten Pegel des ersten Taktsignals (CLK2) angesteuert wird oder wenn der zweite Eingangsanschluss (E22b) des zweiten Eingangsverstärkers (22) von dem ersten Pegel des zweiten Taktsignals (bCLK2) angesteuert wird.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 oder 2, – mit einer Steuerschaltung (26) zur Steuerung des steuerbaren Schalters (28) in eine erste oder zweite Schalterstellung, – bei dem der zweite Eingangsverstärker (22) ausgangsseitig (A22b, A22c) mit der Steuerschaltung (26) verbunden ist, – bei dem der steuerbare Schalter (28) derart ausgebildet ist, dass er in einer ersten Schalterstellung den internen Anschluss (A20a) zur Erzeugung des internen Taktsignals (Cint1) mit dem Ausgangsanschluss (A21) des ersten Eingangsverstärkers (21) verbindet, wenn er von der Steuerschaltung (26) mit einem ersten Zustand des Steuersignals (BI) zur Steuerung des steuerbaren Schalters angesteuert wird, – bei dem der steuerbare Schalter (28) derart ausgebildet ist, dass er in einer zweiten Schalterstellung den internen Anschluss (A20a) zur Erzeugung des internen Taktsignals (Cint2) mit dem Ausgangsanschluss (A22) des zweiten Eingangsverstärkers (22) verbindet, wenn er von der Steuerschaltung (26) mit einem zweiten Zustand des Steuersignals (BI) zur Steuerung des steuerbaren Schalters angesteuert wird.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 3, – mit einem dritten Eingangsverstärker (23) zur Verstärkung eines Pegels eines dritten Eingangssignals (MF) mit einem Eingangsanschluss (E23) zum Anlegen des dritten Eingangssignals (MF), – bei dem die Steuerschaltung (26) eingangsseitig mit dem ersten Eingangsverstärker (21) und mit dem dritten Eingangsverstärker (23) verbunden ist, – bei dem die Steuerschaltung (26) derart ausgebildet ist, dass sie den steuerbaren Schalter (28) mit dem ersten Zu stand des Steuersignals (BI) zur Steuerung des steuerbaren Schalters ansteuert, wenn der Eingangsanschluss (E21) des ersten Eingangsverstärkers (21) von einer Anzahl von Taktzyklen des ersten Eingangssignals (CLK1) angesteuert wird und nachfolgend der Eingangsanschluss (E23) des dritten Eingangsverstärkers (23) mit einer Bitfolge (B) angesteuert wird.
Integrierter Halbleiterspeicher nach Anspruch 4, bei dem die Steuerschaltung (26) derart ausgebildet ist, dass sie die ihr von dem dritten Eingangsverstärker (23) zugeführte Bitfolge (B) auswertet, indem sie die zugeführte Bitfolge (B) mit einer gespeicherten Bitfolge (B') vergleicht und bei Übereinstimmung der zugeführten Bitfolge mit der gespeicherten Bitfolge den steuerbaren Schalter (28) mit dem ersten Zustand des Steuersignals (BI) zur Steuerung des steuerbaren Schalters ansteuert.
Integrierter Halbleiterspeicher nach einem der Ansprüche 4 oder 5, – mit Speicherzellen (SZ), in denen jeweils ein Speicherzustand speicherbar ist, – mit einem Versorgungsanschluss (V1) zum Anlegen einer Versorgungsspannung (VDD), – mit einer Detektorschaltung (27) zur Detektion eines Pegels der Versorgungsspannung (VDD), – mit einem vierten Eingangsverstärker (24) zur Verstärkung eines Pegels eines Rücksetzsignals (bRESET) mit einem Eingangsanschluss (E24) zum Anlegen des Rücksetzsignals (bRESET) mit einem aktiven oder inaktiven Zustand, – bei dem der integrierte Halbleiterspeicher in einen Ausgangszustand versetzt wird, indem Konfigurationseinstellungen zurückgesetzt werden, wenn das Rücksetzsignal den aktiven Zustand aufweist, – bei dem die Steuerschaltung (26) eingangsseitig mit dem vierten Eingangsverstärker (24) und mit der Detektorschaltung (27) verbunden ist, – bei dem die Steuerschaltung (26) derart ausgebildet ist, dass sie die Bitfolge (B) auswertet, wenn die Detektorschaltung (27) einen Sollpegel der Versorgungsspannung detektiert und das Rücksetzsignal (bRESET) den aktiven Zustand aufweist.
Integrierter Halbleiterspeicher nach Anspruch 6, – mit einem ersten Steuereingang (S20a) zum Anlegen eines ersten Steuersignals (bRAS) und einem zweiten Steueranschluss (S20b) zum Anlegen eines zweiten Steuersignals (bCAS), – bei dem in einem Spiegelbetrieb des integrierten Halbleiterspeichers das erste Steuersignal (bRAS) an dem zweiten Steueranschluss (S20b) und das zweite Steuersignal (bCAS) an dem ersten Steueranschluss (S20a) anliegt, – bei dem die Steuerschaltung (26) derart ausgebildet ist, dass sie für einen Lese- und Schreibzugriff auf eine der Speicherzellen im Spiegelbetrieb an dem zweiten Steueranschluss (S20b) das erste Steuersignal (bRAS) und an dem ersten Steueranschluss (S20a) das zweite Steuersignal (bCAS) auswertet, wenn die Detektorschaltung (27) einen Sollpegel der Versorgungsspannung detektiert hat und das Rücksetzsignal (bRESET) den inaktiven Zustand aufweist und an dem dritten Eingangsverstärker (23) das dritte Eingangssignal (MF) mit einem aktiven Zustand anliegt.
Integrierter Halbleiterspeicher nach Anspruch 7, – mit einem Ausgangsanschluss (Bout) zum Ausgeben von Zuständen der Steuersignale (bRAS, bCAS), – mit einem Register (29a) zur Speicherung von Zuständen der Steuersignale, – bei dem die Steuerschaltung (26) derart ausgebildet ist, dass sie an den Steuereingängen anliegende Zustände der Steuersignale in dem Register (29a) zwischenspeichert und an dem Ausgangsanschluss (Bout) zum Ausgeben der Zustände der Steuersignale die in dem Register (29a) zwischengespeicherten Zustände der Steuersignale (bRAS, bCAS) ausgibt, wenn die Detektorschaltung (27) den Sollpegel der Versorgungsspannung detektiert hat und das Rücksetzsignal (bRESET) den inaktiven Zustand aufweist und an dem ersten Eingangsverstärker (21) das erste Eingangssignal (SEN) mit einem aktiven Zustand anliegt.
Integrierter Halbleiterspeicher nach Anspruch 8, – mit einem fünften Eingangsverstärker (25) zur Verstärkung eines Pegels eines Chipauswahlsignals (bCS) mit einem Eingangsanschluss (E25a) zum Anlegen des Chipauswahlsignals (bCS), – wobei der integrierte Halbleiterspeicher für den Lese- und Schreibzugriff ausgewählt wird, wenn das Chipauswahlsignal von einem inaktiven Zustand zu einem aktiven Zustand wechselt, – bei dem die Steuerschaltung (26) derart ausgebildet ist, dass sie die an den Steuereingängen anliegenden Zustände der Steuersignale in dem Register (29a) synchron zu einem an dem Eingangsanschluss (E25) des fünften Eingangsverstärkers (25) anliegenden Taktsignals (bCS) zwischenspeichert, wenn die Detektorschaltung (27) den Sollpegel der Versorgungsspannung detektiert hat und das Rücksetzsignal (bRESET) den inaktiven Zustand aufweist und an dem ersten Eingangsverstärker (21) das erste Eingangssignal (SEN) mit dem aktiven Zustand anliegt.
Integrierter Halbleiterspeicher nach Anspruch 9, bei dem die Steuerschaltung (26) derart ausgebildet ist, dass sie das Auswerten der ihr von dem dritten Eingangsverstärker (23) zugeführten Bitfolge (B) unterbricht und den steuerbaren Schalter (28) mit dem zweiten Zustand des Steuersignals (BI) zur Steuerung des steuerbaren Schalters ansteuert, wenn der Eingangsanschluss (E22a, E22b) zum Anlegen des zweiten Eingangssignals (CLK2, bCLK2) von dem zweiten Eingangssignal angesteuert wird oder das Rücksetzsignal (bRESET) den inaktiven Zustand aufweist oder wenn das Chipauswahlsignal (bCS) von dem inaktiven Zustand zu dem aktiven Zustand wechselt.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 10, bei dem die Steuerschaltung (26) derart ausgebildet ist, dass sie den steuerbaren Schalter (28) von der ersten Schalterstellung in die zweite Schalterstellung umschaltet, wenn der Eingangsanschluss (E22a, E22b) des zweiten Eingangsverstärkers (22) von dem zweiten Eingangssignal (CLK2, bCLK2) angesteuert wird.
Integrierter Halbleiterspeicher nach Anspruch 9, bei dem die Steuerschaltung (26) derart ausgebildet ist, dass sie den steuerbaren Schalter mit dem zweiten Zustand des Steuersignals (BI) zur Steuerung des steuerbaren Schalters ansteuert, wenn der Eingangsanschluss (E22a, E22b) des zweiten Eingangsverstärkers (22) von dem zweiten Eingangssignal (CLK2, bCLK2) angesteuert wird oder das Rücksetzsignal (bRESET) den inaktiven Zustand aufweist oder wenn das Chipauswahlsignal (bCS) von dem inaktiven Zustand in den aktiven Zustand wechselt oder wenn der Eingangsanschluss (E23) des dritten Eingangsverstärkers (23) von dem aktiven Zustand des dritten Eingangssignals (MF) angesteuert wird.
Verfahren zum Betreiben eines integrierten Halbleiterspeichers nach einem der Ansprüche 6 bis 12, umfassend die folgenden Schritte: – Anlegen des Rücksetzsignals (bRESET) mit dem inaktiven Zustand an den Eingangsanschluss (E24) des vierten Eingangsverstärkers (24), – nachfolgend Anlegen einer Anzahl von Taktperioden eines Taktsignals (CLK1) an den Eingangsanschluss (E21) des ersten Eingangsverstärkers (21), – nachfolgend Anlegen einer Bitfolge (B) an den Eingangsanschluss (E23) des dritten Eingangsverstärkers (23), – Auswerten der Bitfolge (B) durch die Steuerschaltung (26), indem die Bitfolge (B) mit einer gespeicherten Bitfolge (B') verglichen wird, – Schalten des steuerbaren Schalters (28) in eine erste Schalterstellung, in der der erste Eingangsverstärker (21) ausgangsseitig (A21) über den steuerbaren Schalter (28) mit dem internen Anschluss (A20a) zur Erzeugung des internen Taktsignals (Cint1) verbunden ist, wenn die Bitfolge (B) mit der gespeicherten Bitfolge (B') übereinstimmt, – Schalten des steuerbaren Schalters (28) in eine zweite Schalterstellung, in der der zweite Eingangsverstärker (22) ausgangsseitig (A22a) über den steuerbaren Schalter (28) mit dem internen Anschluss (A20a) zur Erzeugung des internen Taktsignals (Cint2) verbunden ist, wenn an den Eingangsanschluss (E22a, E22b) des zweiten Eingangsverstärkers (22) das zweite Eingangssignal (CLK2, bCLK2) angelegt wird.
Verfahren zum Betreiben des integrierten Halbleiterspeichers nach Anspruch 13, umfassend die folgenden Schritte: – Vorsehen des integrierten Halbleiterspeichers mit Steuereingängen (S20a, S20b), an die jeweils ein Steuersignal (bRAS, bCAS) zur externen Steuerung der Lese- und Schreibzugriffe angelegt wird, mit einem Versorgungsanschluss (V1) zum Anlegen einer Versorgungsspannung (VDD), – Betreiben des integrierten Halbleiterspeichers in einem Normalbetrieb, in dem zur Durchführung eines Lese- und Schreibzugriffs auf eine der Speicherzellen ein erstes der Steuersignale (bRAS) an einen ersten der Steueranschlüsse (S20a) und ein zweites der Steuersignale (bCAS) an einen zweiten der Steueranschlüsse (S20b) angelegt wird, wenn die Versorgungsspannung (VDD) mit einem Sollpegel an dem Versorgungsanschluss (V1) anliegt und das Rücksetzsignal (bRESET) den inaktiven Zustand aufweist und an dem dritten Eingangsverstärker (23) das dritte Eingangssignal (MF) mit einem inaktiven Zustand anliegt, – Betreiben des integrierten Halbleiterspeichers in einem Spiegelbetrieb, in dem zur Durchführung eines Lese- und Schreibzugriffs auf eine der Speicherzellen das erste der Steuersignale (bRAS) an den zweiten der Steueranschlüsse (S20b) und das zweite der Steuersignale (bCAS) an den ersten der Steueranschlüsse (S20a) angelegt wird, wenn die Versorgungsspannung (VDD) mit einem Sollpegel an dem Versorgungsanschluss (V1) anliegt und das Rücksetzsignal (bRESET) den inaktiven Zustand aufweist und an dem dritten Eingangsverstärker (23) das dritte Eingangssignal (MF) mit einem aktiven Zustand anliegt.
Verfahren zum Betreiben des integrierten Halbleiterspeichers nach einem der Ansprüche 13 oder 14, umfassend die folgenden Schritte: – Vorsehen des integrierten Halbleiterspeichers mit einem Ausgangsanschluss (Bout) zur Erzeugung von Zuständen der Steuersignale (bRAS, bCAS), mit einem Register (29a) zur Speicherung von Zuständen der Steuersignale (bRAS, bCAS), – Anlegen der Steuersignale (bRAS, bCAS) an jeweils einen der Steueranschlüsse (S20a, S20b) des integrierten Halbleiterspeichers, – Zwischenspeichern der Zustände der Steuersignale (bRAS, bCAS) in dem Register (29a), wenn die Versorgungsspannung (VDD) mit dem Sollpegel an dem Versorgungsanschluss (V1) anliegt und das Rücksetzsignal (bRESET) den inaktiven Zustand aufweist und an dem ersten Eingangsverstärker (21) das erste Eingangssignal (SEN) mit einem aktiven Zustand anliegt, – nachfolgend Ausgeben der in dem Register (29a) zwischengespeicherten Zustände der Steuersignale an dem Ausgangsanschluss (Bout) zur Erzeugung der Zustände der Steuersignale.
Verfahren zum Betreiben des integrierten Halbleiterspeichers nach einem der Ansprüche 13 bis 15, umfassend den folgenden Schritte: nach dem Schalten des steuerbaren Schalters (28) in die erste Schalterstellung Anlegen des Rücksetzsignals (bRESET) mit dem inaktiven Zustand, wobei der steuerbare Schalter weiterhin in der ersten Schalterstellung verbleibt, bis der zweite Eingangsverstärkers (22) mit dem zweiten Eingangssignal (CLK2, bCLK2) angesteuert wird.
Verfahren zum Betreiben des integrierten Halbleiterspeichers nach einem der Ansprüche 13 bis 16, umfassend die folgenden Schritte: – Vorsehen des integrierten Halbleiterspeichers mit einem fünften Eingangsverstärker (25) zur Verstärkung eines Pegels eines Chipauswahlsignals (bCS), durch das der integrierte Halbleiterspeicher für einem Lese- und Schreibzugriff ausgewählt wird, wenn das Chipauswahlsignal von einem inaktiven Zustand zu einem aktiven Zustand wechselt, mit einem Eingangsanschluss (E25) zum Anlegen des Chipauswahlsignals (bCS), – Unterbrechen des Auswertens der Bitfolge (B), wenn der zweite Eingangsverstärker (22) mit dem zweiten Eingangssignal (CLK2, bCLK2) angesteuert wird oder wenn der vierte Eingangsverstärker (24) mit dem inaktiven Zustand des vierten Eingangssignals (bRESET) angesteuert wird oder wenn der fünfte Eingangsverstärker (25) von einem Zustandswechsel des Chipauswahlsignals (bCS) von dem inaktiven Zustand zu dem aktiven Zustand angesteuert wird, – nach dem Unterbrechen des Auswertens der Bitfolge (B) Schalten des steuerbaren Schalters (28) in die zweite Schalterstellung, in der der zweite Eingangsverstärker (22) ausgangsseitig (A22) über den steuerbaren Schalter (28) mit dem internen Anschluss (A20a) zur Erzeugung des internen Taktsignals (Cint2) verbunden ist.
Verfahren zum Betreiben des integrierten Halbleiterspeichers nach einem der Ansprüche 13 bis 17, umfassend die folgenden Schritte: Schalten des steuerbaren Schalters (28) in die zweite Schalterstellung, in der der zweite Eingangsverstärker (22) ausgangsseitig (A22) über den steuerbaren Schalter (28) mit dem internen Anschluss (A20a) zur Erzeugung des internen Taktsignals (Cint2) verbunden ist, wenn der zweite Eingangsverstärker (22) mit dem zweiten Eingangssignal (CLK2, bCLK2) angesteuert wird oder wenn der dritte Eingangsverstärker (23) von dem aktiven Zustand des dritten Eingangssignals (MF) angesteuert wird oder wenn der vierte Eingangsverstärker (24) mit dem inaktiven Zustand des Rücksetzsignals (bRESET) angesteuert wird oder wenn der fünfte Eingangsverstärker (25) von einem Zustandswechsel des Chipauswahlsignals (bCS) von dem inaktiven Zustand zu dem aktiven Zustand angesteuert wird.