JP3865828B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3865828B2 JP3865828B2 JP23505396A JP23505396A JP3865828B2 JP 3865828 B2 JP3865828 B2 JP 3865828B2 JP 23505396 A JP23505396 A JP 23505396A JP 23505396 A JP23505396 A JP 23505396A JP 3865828 B2 JP3865828 B2 JP 3865828B2
- Authority
- JP
- Japan
- Prior art keywords
- normal
- memory cell
- spare
- test
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/802—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by encoding redundancy signals
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は正規のメモリセルの欠陥を救済するスペアメモリセルを有する半導体記憶装置に関し、特にスペアメモリセルの欠陥の検査に関するものである。
【０００２】
【従来の技術】
図３０は従来のダイナミック型半導体記憶装置（以下ＤＲＡＭという。）の主要部を示す平面図であり、図において、符号１４１は感知増幅器列の配置領域（センスアンプ形成領域）、１４２は記憶素子群の配置領域（メモリセルアレイ）、１４３はメモリセルアレイ１４２の中のセルを選択するためロウアドレス信号で指定されたワード線を活性化するロウデコーダ、１４４はメモリセルアレイ１４２の中のセルを選択するためコラムアドレス信号で指定されたビット線を活性化するためのコラムデコーダである。
【０００３】
図３１は図３０に示した領域１４５の構成の概略を示す概念図である。図３１において、１４６はメモリセルアレイ１４２を構成しているメモリセル、１４７ａは正規のメモリセルが配置されている行に設けられ正規ロウデコーダ１４３ａによって活性／非活性の制御がなされるワード線、１４７ｂはスペアメモリセルが配置されているスペアセル行に設けられスペアロウデコーダ１４３ｂによって活性／非活性の制御がなされるワード線、１４８ａは正規のメモリセルが配置されている正規の行に設けられコラムデコーダ１４４のうちの正規コラムデコーダによって活性／非活性の制御がなされるビット線、１４８ｂはスペアメモリセルが配置されているスペアメモリセル列に設けられコラムデコーダ１４４のうちのスペアコラムデコーダ１４４ｂによって活性／非活性の制御がなされるビット線である。
【０００４】
図３１に示したＤＲＡＭは、欠陥救済のための冗長構成を有している。各メモリセルアレイ１４２は、それぞれ１本または複数本の予備行（スペアロウ）及び予備列（スペアコラム）を備えており、メモリセルが欠陥を含む場合に、レーザヒューズプログラム方式などにより、欠陥を含むメモリセルを含む行または列を、予備の行または列により電気的に置換して、欠陥救済を行う。
【０００５】
図３２は従来のダイナミック型半導体記憶装置を示す平面図である。図３２において、２００はダイナミック形半導体記憶装置の記憶領域、２０１は感知増幅器列の配置領域（センスアンプ形成領域）、２０２は複数列設けられている感知増幅器列の配置領域２０１の間に形成された記憶素子群の配置領域、２０３は比較的低抵抗な金属配線を接続するワード線裏打ち領域、２０４はワード線裏打ち領域２０３とは別の層に比較的高抵抗な配線が形成されセンスアンプ形成領域２０１と交差する領域である。
【０００６】
図３３は、図３２に示したワード線裏打ち領域２０３の構成を示す概念図である。図３３において、２０５は比較的抵抗値が低いアルミニュウム配線、２０６はアルミニウム配線２０５と並列に接続され比較的抵抗値が高いポリサイド配線である。
【０００７】
図３４は、ダイナミック形半導体記憶装置のメモリセルブロックの構成を示すブロック図である。図３４において、１４１ａ，１４１ｃは正規のメモリセルのデータを読み出すためのセンスアンプが形成されているセンスアンプ形成領域、１４１ｂ，１４１ｄはスペアメモリセルのデータを読み出すためのセンスアンプが形成されているセンスアンプ形成領域、１４８ｃは正規のメモリセルから読み出すデータを伝達するビット線対、１４８ｄはスペアメモリセルから読み出すデータを伝達するビット線対であり、図３１と同一符号のものは図３１の同一符号部分に相当する部分である。
【０００８】
【発明が解決しようとする課題】
従来の半導体記憶装置は以上のように構成されており、スペアロウおよびスペアコラムのメモリセルに欠陥を含む場合に、有効に欠陥救済ができないという問題点があった。
【０００９】
この発明は上記のような問題点を解消するためになされたものであり、複数の予備行または列のメモリセルの一部に欠陥を含む場合にも、有効に欠陥救済ができる半導体記憶装置を得ることを目的としている。
【００１０】
【課題を解決するための手段】
第１の発明に係る半導体記憶装置は、正規のメモリセルの読み出し／書き込みを行う通常モードと、前記正規のメモリセルおよび該正規のメモリセルの欠陥救済のために設けられているスペアメモリセルの欠陥テストを行うテストモードとの切り換えが可能な半導体記憶装置であって、前記正規のメモリセルが配置される正規の行および正規の列並びに前記スペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、前記正規のメモリセルにアクセスするための正規ロウデコーダおよび正規コラムデコーダと、前記通常モード時に、前記スペアメモリセル行を選択するためのスペアロウデコーダと、前記通常モード時に、前記スペアメモリセル列を選択するためのスペアコラムデコーダと、前記テストモード時に、前記正規ロウデコーダと前記スペアコラムデコーダとにより選択される第１のスペアメモリセル、前記正規コラムデコーダと前記スペアロウデコーダとにより選択される第２のスペアメモリセル、および前記スペアロウデコーダと前記スペアコラムデコーダとにより選択される第３のスペアメモリセルにアクセスするアクセス手段とを備え、前記テストモード時に、前記メモリセルアレイのアドレスの指定を行うアドレス信号で、該スペアロウデコーダおよび該スペアコラムデコーダを用いずに前記スペアメモリセル行または前記スペアメモリセル列のうちの少なくとも一方を選択状態にし、前記アクセス手段は、前記テストモード時において、前記通常モードで前記正規のメモリセルを選択するための通常ロウアドレス信号と通常コラムアドレス信号をデコードして、前記第１ないし第３のスペアメモリセルを選択し、前記テストモード時に前記通常ロウアドレス信号および前記通常コラムアドレス信号を変換してテストロウアドレス信号とテストコラムアドレス信号とを生成する変換手段と、前記テストモード時に、前記テストロウアドレス信号をデコードして前記正規の行及び前記スペアメモリセル行を選択するテストロウデコーダと、前記テストモード時に、前記テストコラムアドレス信号をデコードして前記正規の列及び前記スペアメモリセル列を選択するテストコラムデコーダとを備えることを特徴とする。
【００１５】
第２の発明に係る半導体記憶装置は、第１の発明の半導体記憶装置において、前記アクセス手段は、前記テストモード時において、前記通常モードで前記正規のメモリセルを選択するための通常アドレス信号および該通常アドレス信号に付加して与えられる付加アドレス信号をデコードすることにより、前記正規のメモリセルおよび前記第１ないし第３のスペアメモリセルの選択を行うことを特徴とする。
【００１６】
第３の発明に係る半導体記憶装置は、第１または第２の発明の半導体記憶装置において、前記アクセス手段は、制御信号によって、前記通常モードと前記テストモードの切り換えを行い、前記制御信号が入力されない状態では前記通常モードに設定されていることを特徴とする。
【００１７】
第４の発明に係る半導体記憶装置は、第１〜第３の発明のうちのいずれかの半導体記憶装置において、前記アクセス手段は、前記通常モードと前記テストモードにおいて、前記正規ロウデコーダとの間および前記正規コラムデコーダとの間で、前記正規ロウデコーダと同一構成の部分および前記正規コラムデコーダと同一構成の部分をそれぞれ共有することを特徴とする。
【００１８】
第５の発明に係る半導体記憶装置は、第４の発明の半導体記憶装置において、前記テストモード時に与えられるアドレス信号の前記アクセス手段への入力タイミングが、前記通常モード時に前記正規ロウデコーダに与えられる前記通常ロウアドレス信号および前記正規コラムデコーダに与えられる前記通常コラムアドレス信号の入力タイミングとほぼ同一に設定されていることを特徴とする。
第６の発明に係る半導体記憶装置は、複数の正規の行および複数の正規の列の交点に位置する複数の正規のメモリセルと、前記正規の列と少なくとも１つのスペアメモリセル行との交点に位置する複数の第１のスペアメモリセルと、前記正規の行と少なくとも１つのスペアメモリセル列の交点に位置する複数の第２のスペアメモリセルと、前記スペアメモリセル行および前記スペアメモリセル列の交点に位置する少なくとも１つの第３のスペアメモリセルと、前記正規のメモリセル並びに前記第１ないし第３のスペアメモリセルの読み出し／書き込みが可能な通常モード時に、前記正規の行を選択するために通常ロウアドレス信号をデコードする正規ロウデコーダと、前記通常モード時に、前記スペアメモリセル行を選択するために前記通常ロウアドレス信号をデコードするスペアロウデコーダと、前記通常モード時に、前記正規の列を選択するために通常コラムアドレス信号をデコードする正規コラムデコーダと、前記通常モード時に、前記スペアメモリセル列を選択するために前記通常コラムアドレス信号をデコードするスペアコラムデコーダと、前記正規のメモリセルおよび前記第１ないし第３のスペアメモリセルの欠陥テストを行うテストモード時に、前記第１ないし第３のスペアメモリセルにアクセスするためのアクセス手段とを備え、前記アクセス手段は、前記テストモード時に、前記スペアメモリセル行および前記スペアメモリセル列を選択するために、前記通常ロウアドレス信号および前記通常コラムアドレス信号をデコードし、そのデコードされた信号に基づいて前記第１ないし第３のスペアメモリセルを選択することを特徴とする。
第７の発明に係る半導体記憶装置は、第６の発明の半導体記憶装置において、前記アクセス手段は、前記テストモード時に、前記通常ロウアドレス信号および前記通常コラムアドレス信号を変換してテストロウアドレス信号とテスト列アドレス信号を生成する変換手段と、前記テストモード時に、前記正規の行および前記スペアメモリセル行を選択するために前記テストロウアドレス信号をデコードするテストロウデコーダと、前記テストモード時に、前記正規の列および前記スペアメモリセル列を選択するために前記テスト列アドレス信号をデコードするテストコラムデコーダとを備えることを特徴とする。
第８の発明に係る半導体記憶装置は、第６の発明の半導体記憶装置において、前記アクセス手段は、制御信号に応じて通常モードとテストモードとの切り替えを実行し、前記制御信号が印加されない場合は前記通常モードに設定することを特徴とする。
第９の発明に係る半導体記憶装置は、第６の発明の半導体記憶装置において、前記アクセス手段は、前記通常モードと前記テストモードにおいて、前記正規ロウデコーダとの間および前記正規コラムデコーダとの間で、前記正規ロウデコーダと同一構成の部分および前記正規コラムデコーダと同一構成の部分をそれぞれ共有することを特徴とする。
第１０の発明に係る半導体記憶装置は、第６の発明の半導体記憶装置において、前記アクセス手段は、前記テストモード時において、前記通常モードで前記正規のメモリセルを選択するための通常アドレス信号および該通常アドレス信号に付加して与えられる付加アドレス信号をデコードすることにより、前記正規のメモリセルおよび前記第１ないし第３のスペアメモリセルの選択を行うことを特徴とする。
第１１の発明に係る半導体記憶装置は、第６〜１０の発明の半導体記憶装置において、前記アクセス手段は、制御信号によって、前記通常モードと前記テストモードの切り換えを行い、前記制御信号が入力されない状態では前記通常モードに設定されていることを特徴とする。
第１２の発明に係る半導体記憶装置は、第６〜１１の発明の半導体記憶装置において、前記アクセス手段は、前記通常モードと前記テストモードにおいて、前記正規ロウデコーダとの間および前記正規コラムデコーダとの間で、前記正規ロウデコーダと同一構成の部 分および前記正規コラムデコーダと同一構成の部分をそれぞれ共有することを特徴とする。
第１３の発明に係る半導体記憶装置は、第１２の発明の半導体記憶装置において、前記テストモード時に与えられるアドレス信号の前記アクセス手段への入力タイミングが、前記通常モード時に前記正規ロウデコーダに与えられる前記通常ロウアドレス信号および前記正規コラムデコーダに与えられる前記通常コラムアドレス信号の入力タイミングとほぼ同一に設定されていることを特徴とする。
【００１９】
第１４の発明に係る半導体記憶装置は、第６の発明の半導体記憶装置において、前記メモリセルアレイ、アクセス手段または周辺回路を通常動作させるための信号入出力に用いる通常使用ピンと、前記通常使用ピンに入力される信号を検出し、所定の信号が検出されたときに、前記アクセス手段を用いて前記スペアメモリセルにアクセスするモードに入るようにモードを切り換えるための信号を発生するモード切り換え信号発生手段を備えて構成される。
【００２２】
第１５の発明に係る半導体記憶装置は、第６の発明の半導体記憶装置において、前記スペアメモリセルをアクセスするモードにおいて、複数のスペアメモリセルのデータを縮退して外部へ出力する演算およびデータ出力部とを備えて構成される。
【００２３】
第１６の発明に係る半導体記憶装置は、第６の発明の半導体記憶装置において、前記スペアメモリセルをアクセスするモードにおいて、複数のスペアメモリセルに同時に同一データを書き込むことを特徴とする。
【００２４】
第１７の発明に係る半導体記憶装置は、正規のメモリセルが配置される正規の行および正規の列並びにスペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、所定の動作モードにおいて、前記正規のメモリセルと前記スペアメモリセルを同時にアクセス可能なアクセス手段と、前記アクセス手段が前記所定の動作モードになっているときに、前記アクセス手段によってアクセスして得た複数の正規のメモリセルとスペアメモリセルのデータを縮退して外部へ出力する演算およびデータ出力部を備え、同時にアクセスされる複数の正規のメモリセルとスペアメモリセルとは、欠陥救済時に、該正規のメモリセルが該スペアメモリセルに置換される関係にあり、前記演算およびデータ出力部は、複数の正規のメモリセルのデータとスペアメモリセルのデータとをそれぞれ別のＸＯＲゲートにより縮退することを特徴とする。
第１８の発明に係る半導体記憶装置は、第１７の発明の半導体記憶装置において、前記演算およびデータ出力部は、それぞれ別の前記ＸＯＲゲートにより縮退された前記複数の正規のメモリセルのデータの縮退データおよび前記スペアメモリセルのデータの縮退データを、それぞれ別の端子から出力することを特徴とする。
【００２５】
第１９の発明に係る半導体記憶装置は、第１７または第１８の発明の半導体記憶装置において、前記所定の動作モードにおいて、複数ビットの正規のメモリセルおよびスペアメモリセルに同時に同一データを書き込むことを特徴とする。
【００２６】
第２０の発明に係る半導体記憶装置は、第１５〜第１９の発明のうちのいずれかの半導体記憶装置において、欠陥テストを行うテストモードにおいて、前記正規のメモリセルと前記スペアメモリセルに同時にアクセスし、前記正規のメモリセルのデータは通常使用時に該正規のメモリセルに用いられる通常データ入出力端子から入出力され、前記スペアメモリセルのデータは該スペアメモリセル専用に設けられたテスト用データ入出力端子から入出力されることを特徴とする。
【００２７】
第２１の発明に係る半導体記憶装置は、正規のメモリセルが配置される正規の行および正規の列並びにスペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、前記メモリセルアレイのデータの入出力を行う通常モードにおいて、読み出したデータを出力する複数の出力端子と、欠陥救済のための前記メモリセルアレイの前記スペアメモリセル行および前記スペアメモリセル列に配置されたスペアメモリセルにアクセスするアクセス手段とを備え、前記アクセス手段は、前記通常モードとは異なる欠陥救済が可能か否かの判断を行うためのテストモード時に、前記正規のメモリセルから読み出したデータを縮退して前記複数の出力端子の一部から出力し、前記スペアメモリセルから読み出したデータを前記複数の出力端子のうちの余った出力端子から出力することを特徴とする。
【００２８】
第２２の発明に係る半導体記憶装置は、第２１の発明の半導体記憶装置において、前記スペアメモリセルから読み出したデータを縮退して出力することを特徴とする。
【００２９】
第２３の発明に係る半導体記憶装置は、第２１の発明の半導体記憶装置において、前記テストモード時に同時にアクセスされる正規のメモリセルとスペアメモリセルとは、欠陥救済時に、該正規のメモリセルを該スペアメモリセルで置換する関係にあることを特徴とする。
【００３０】
第２４の発明に係る半導体記憶装置は、正規のメモリセルが配置される正規の行および正規の列並びにスペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、欠陥救済のための前記メモリセルアレイの前記スペアメモリセル行および前記スペアメモリセル列に配置されたスペアメモリセルにアクセスするアクセス手段とを備え、前記アクセス手段は、特定のスペアメモリセルで置換可能な複数の正規のメモリセルに同時にアクセスして前記複数の正規のメモリセルから読み出されたデータを縮退し、当該縮退したデータと前記特定のスペアメモリセルのデータとをそれぞれ個別に出力可能であることを特徴とする。
第２５の発明に係る半導体記憶装置は、第２４の発明の半導体記憶装置において、前記複数の正規のメモリセルおよび前記スペアメモリセルがそれぞれ接続する複数のセンスアンプをさらに備え、前記複数のセンスアンプは、前記メモリセルアレイを挟んで両側に配置され、前記特定のスペアメモリセルとそれで置換可能な前記複数の正規のメモリセルとは、前記メモリセルアレイの同じ側に配置された前記センスアンプに接続される関係にあることを特徴とする。
【００３１】
第２６の発明に係る半導体記憶装置は、第１５，１７，２１〜２５の発明の半導体記憶装置において、正規のメモリセルが配置される正規の行および正規の列並びにスペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、欠陥救済のための前記メモリセルアレイの前記スペアメモリセル行および前記スペアメモリセル列に配置されたスペアメモリセルにアクセスするアクセス手段と、縮退してデータを出力する際に、縮退してデータを出力するモードであることを示すモード指示データを出力することを特徴とする。
【００３５】
第２７の発明に係る半導体記憶装置は、複数の正規のメモリセルと、複数のスペアメモリセルと、同時に、前記複数の正規のメモリセルから２個以上の正規のメモリセルを選択すると共に、前記複数のスペアメモリセルから少なくとも１つのスペアメモリセルを選択するデコーダと、前記選択された正規メモリセルから読み出したデータが互いに一致しているか否かの検査結果を生成すると共に、前記選択されたスペアメモリセルから読み出されたデータに対応したテストデータを生成するテスト回路とを備えることを特徴する。
第２８の発明に係る半導体記憶装置は、第３５の発明に係るの半導体記憶装置において、前記選択されたスペアメモリセルは複数個であり、前記テストデータは、前記選択されたスペアメモリセルから読み出されたデータが、互いに一致しているか否かを示していることを特徴する。
第２９の発明に係る半導体記憶装置は、第３５の発明に係るの半導体記憶装置において、前記テストデータは、前記選択されたスペアメモリセルから読み出されたデータであることを特徴とする。
第３０の発明に係る半導体記憶装置は、第３５の発明に係るの半導体記憶装置において、前記正規のメモリセル並びに前記スペアメモリセルの読み出し／書き込みが可能な通常モード時において、読み出したデータを出力するための複数のデータ出力端子をさらに備え、前記テスト回路は、所定のメモリセルの前記検査結果に関連付けられた第１の結果データを前記複数のデータ出力端子のうちの第１のデータ出力端子に出力すると共に、前記所定のメモリセルとは異なるメモリセルの前記検査結果に関連付けられた第２の結果データを前記データ出力端子のうちの第２のデータ出力端子に出力することを特徴とする。
第３１の発明に係る半導体記憶装置は、第３８の発明に係るの半導体記憶装置において、前記正規のメモリセルおよび前記スペアメモリセルの欠陥テストを行うテストモードに関連する信号は、前記複数のデータ出力端子のうちの余ったものに出力されることを特徴とする。
【００３６】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１による半導体記憶装置について説明する。図１はこの発明の実施の形態１によるＤＲＡＭの構成の概要を示すブロック図である。図１において、１は欠陥救済のためのスペアメモリセルを含むメモリセルアレイ、２ａはメモリセルアレイ１の正規の行のうちのデータの読み出しあるいは書き込みの対象となる行を指定するための正規ロウデコーダ、２ｂは欠陥救済がされた時にメモリセルアレイ１のスペアメモリセル行のうちのデータの読み出しあるいは書き込みの対象となるスペアメモリセル行を指定するためのスペアロウデコーダ、３はメモリセルアレイ１における書き込みあるいは読み出しの対象となる行を指定するためのロウアドレス信号を発生する内部ロウアドレス発生回路、４ａはメモリセルアレイ１の正規の列のうちのデータの読み出しあるいは書き込みの対象となる列を指定するための正規コラムデコーダ、４ｂは欠陥救済がされた時にメモリセルアレイ１のスペアメモリセル列のうちのデータの読み出しあるいは書き込みの対象となる列を指定するためのスペアコラムデコーダ、５はメモリセルアレイ１における書き込みあるいは読み出しの対象となる列を指定するためのコラムアドレス信号をを発生する内部コラムアドレス発生回路、６はＤＲＡＭ５００の外部から与えられるアドレス信号を受ける外部アドレス入力端子、７ａは正規の行に設けられたワード線、７ｂはスペアメモリセル行に設けられたスペアワード線、８ａは正規の列に設けられたビット線、８ｂはスペアメモリセル列に設けられたスペアビット線である。なお、図１では多数設けられているワード線７ａ，７ｂやビット線８ａ，８ｂは端にあるもののみを記載して他は図示省略している。
【００３７】
メモリセルアレイ１は、正規ロウデコーダ２ａと正規コラムデコーダ４ａによって選択される正規のメモリセルが配置されている領域１Ａ、スペアロウデコーダ２ｂと正規コラムデコーダ４ａによって選択されるスペアメモリセルが配置されている領域１Ｂ、正規ロウデコーダ２ａとスペアコラムデコーダ４ｂによって選択されるスペアメモリセルが配置されている領域１Ｃ、スペアロウデコーダ２ｂとスペアコラムデコーダ４ｂによって選択されるスペアメモリセルが配置されている領域１Ｄを含んでいる。
【００３８】
通常動作時（以下、通常モード時ともいう。）は、上記の構成でメモリセルアレイ１中のメモリセルが選択される。
領域１Ａに配置された正規のメモリセルに欠陥がない場合に、ＤＲＡＭは、正規ロウデコーダ２ａと正規コラムデコーダ４ａによってメモリセルを選択する。そして、正規のメモリセル中に欠陥がある場合には、そのメモリセルが配置されている行または列を使用しないように設定し、その行あるいは列に換えてスペアメモリセル行あるいはスペアメモリセル列を使用するため、正規ロウデコーダ２ａとスペアロウデコーダ２ｂの両方、あいるは正規コラムデコーダ４ａとスペアコラムデコーダ４ｂの両方を用いる。
【００３９】
図１において、符号９ａは欠陥救済の前のメモリセルアレイ１の欠陥テストを行うテストモード時に正規の行を選択するための第１のテストロウデコーダ、９ｂはテストモード時にスペアメモリセル行を指定するための第２のテストロウデコーダ、１０ａはテストモード時に正規の列を選択するための第１のテストコラムデコーダ、１０ｂはテストモード時にスペアメモリセル列を選択するための第２のテストコラムデコーダ、１１は第１及び第２のテストロウデコーダ９ａ，９ｂ並びに第１及び第２のテストコラムデコーダ１０ａ，１０ｂを制御する制御回路、１２は制御回路１１に与える制御信号ＳＲＴを受ける入力端子、１３は制御回路１１に与える制御信号ＳＣＴを受ける入力端子である。
【００４０】
テストモード時に、ＤＲＡＭに与えられる外部アドレス信号Ａｄｄも通常モード時にＤＲＡＭに与えられるものと同じビット数である。ところが、テストをする対象であるメモリセルアレイ１のメモリセル数、行数、及び列数はスペアメモリセルの分増加している。そこで、テストの対象となる領域を、４つの領域１Ａ〜１Ｄに分割して、各領域１Ａ〜１Ｄのテスト時期をずらすことによって外部アドレス信号Ａｄｄの種類を増やすことなくテストを行っている。
スペアメモリセルのテストは、テストパッドに信号ＳＲＴ，ＳＣＴを外部から与えることにより行う。表１に示すように、これら２ビットの制御信号ＳＲＴ，ＳＣＴによって４つの状況の切り換えを行う。そしてスペアロウ領域、スペアコラム領域、および両者の交点のクロスポイント領域を個別にテストする。表１では、個別にテストされる図１の領域１Ａ〜１Ｄをそれぞれ正規セル領域、スペアロウ領域、スペアコラム領域、クロスポイント領域と呼ぶ。
【００４１】
【表１】
【００４２】
図２は、通常ロウアドレスＲＡ0-n、通常コラムアドレスＣＡ0-m、スペアロウアドレスＳＲ0-3及びスペアコラムアドレスＳＣ0-3と、正規セル領域、スペアロウ領域、スペアコラム領域、クロスポイント領域との関係を示す概念図である。ここでは、スペアメモリセル行及びスペアメモリセル列が各４本ずつの例を示している。
【００４３】
図１の制御回路１１が信号ＮＲＥにより正規ロウデコーダ９ａを非動作状態とし、信号ＳＲＥによりスペアロウデコーダ９ｂを動作状態となるように制御することにより、表１に示すように、例えば、スペアロウアドレスＳＲ0-3として、通常ロウアドレスＲＡ0-3を用いてスペアコラム領域のメモリセルを選択することが可能になる。
【００４４】
同様に、制御回路１１が信号ＮＣＥにより正規ロウデコーダ４ａを非動作状態とし、信号ＳＣＥによりスペアロウデコーダ１０ｂを動作状態となるように制御することにより、表１に示すように、例えば、スペアコラムアドレスＳＣ0-3として、通常コラムアドレスＣＡ0-3を用いてスペアコラム領域のメモリセルを選択することが可能になる。
【００４５】
(1)スペアロウ領域のテストは次のように行う。
ＳＲＴ＝“１”を入力することによりテストモードに入り、内部ロウアドレス発生回路３から出力されるロウアドレス信号によりロウアドレスＲＡ0-3の指定がなされて４本のスペアメモリセル行のうちの１本が選択される。その後に内部コラムアドレス発生回路５から与えられるコラムアドレス信号によりコラムアドレスＣＡ0-mの指定がなされて正規の列のうちのいずれかが選択される。このように、第２のテストロウデコーダ９ｂと第１のテストコラムデコーダ１０ａにより、スペアロウ領域上のセルのアクセスアドレスが指定される。
【００４６】
(2)スペアコラム領域のテストは次のように行う。
ＳＣＴ＝“１”を入力することによりテストモードに入り、ロウアドレス信号によりロウアドレスＲＡ0-nの指定がなされて正規の行のうちのいずれかが選択される。その後に入力されるコラムアドレス信号によりコラムアドレスＣＡ0-3の指定がなされて４本のスペアロウのうちの１本が選択される。このように、第１のテストロウデコーダ９ａと第２のテストコラムデコーダ１０ｂによりスペアコラム領域上のセルのアクセスアドレスの指定がなされる。
【００４７】
(3)クロスポイント領域のテスト（スペアロウ／コラム）は次のように行う。ＳＲＴ＝“１”，ＳＣＴ＝“１”を入力することによりテストモードに入り、ロウアドレス信号によりロウアドレスＲＡ0-3の指定がなされて４本のスペアメモリセル行のうちのいずれかが選択される。その後に入力されるコラムアドレス信号によりコラムアドレスＣＡ0-3の指定がなされて４本のスペアメモリセル列のうちのいずれかが選択される。このように、第２のテストデコーダ９ｂと第２のテストデコーダ１０ｂとにより、４本のスペアロウおよび４本のスペアコラムの交点のセルのアクセスアドレスを指定する。
【００４８】
このように、通常使用するアドレスピン（外部アドレス入力端子６）からの外部アドレス信号を基に従来と同様に内部ロウドレス発生回路３が発生するロウアドレス信号と内部コラムアドレス発生回路５が発生するコラム信号とにより、簡単に、スペア領域のメモリセルのアドレス指定ができ、指定されたスペアメモリセルへのアクセスが支障なく行われる。
【００４９】
ＤＲＡＭ等の半導体記憶装置において歩留り向上を目的として、不良ビットを救済するために冗長メモリセルを備えることが一般的になっているが、この実施の形態１による半導体記憶装置では、この冗長メモリセルが不良であるか否かを欠陥救済の前に知ることができ、欠陥を含むスペアロウあるいはスペアコラムを、欠陥救済に使用しないことにより、スペアロウあるいはスペアコラムによる欠陥救済を行ったにも係わらず、スペアロウメモリセルあるいはスペアコラムメモリセルに欠陥があったために不良になることによる欠陥救済の失敗が起こることを防ぐことができ、欠陥救済成功率を向上することができる。
【００５０】
なお、このようなテストパッドＳＲＴ、ＳＣＴに何も入力しない場合（入力フローティングの場合）は、通常アクセスが行われるノーマルモードになるように構成しておく。そのように構成することで、パッケージ後には支障なく通常モード動作が行われる。
【００５１】
また、図１に示した第１のテストロウデコーダ９ａと正規ロウデコーダ２ａとはほぼ同じ構成であるため、図３に示すように一つのロウデコーダを第１のテストロウデコーダ及び正規ロウデコーダとして共用することができる。第１のテストコラムデコーダ１０ａと正規コラムデコーダ４ａとについても同様である。
【００５２】
次に、図３に示したＤＲＡＭの構成を詳細に説明する。図４、図５及び図６は、図３における正規ロウデコーダ２ａの構成を示す回路図である。図４において、２０はワード線ＷＬ０を活性化するためのワードドライバ、２１はワード線ＷＬ０に接続されたゲートと昇圧された電源電圧Ｖｐｐが与えられるソースとワードドライバ２０の入力端に接続されたドレインとを持ちワードドライバ２０の出力を保持させるためのＰチャネルＭＯＳトランジスタ、２２はワードドライバ２０の入力端に接続されたドレインと電源電圧Ｖｐｐが与えられるソースと信号／ＷＤＰが与えられるゲートとを持ちワードドライバ２０のプリチャージを行うためのＰチャネルＭＯＳトランジスタ、２３は信号ＲＸ０が与えられる制御端子を有し最終的なデコードを行うためのゲート、２４はプリデコードされた内部ロウアドレス信号Ｘｉ，Ｘｊを入力とするＡＮＤゲートである。ＡＮＤゲート２４の出力によって選択される可能性のあるワード線は、ワード線ＷＬ０〜ＷＬ３の４本である。ワード線ＷＬ１〜ＷＬ３はそれぞれ信号ＲＸ１〜ＲＸ３で選択されるがワード線ＷＬ１〜ＷＬ３を駆動する回路の構成は、上述のワード線ＷＬ０を駆動する回路の構成と同じであるため、説明を省略する。また、ロウデコーダを構成するためには、図４に示した回路は全体のワード線の本数の１／４に相当する数だけ必要になるが、同じ回路の繰り返しであるため、図示を省略する。
【００５３】
図５はワードドライバに供給する電圧Ｖｐｐｋを出力するための電圧供給回路である。図５において、３０は電圧ＶｐｐｋをクランプするためのＰチャネルＭＯＳトランジスタ、３１はゲートに与えられる制御信号に応じて電圧Ｖｐｐｋを電圧Ｖｐｐと同じ値になるように引き上げるためのＰチャネルＭＯＳトランジスタ、３２はＰチャネルＭＯＳトランジスタ３１のゲートにブロック選択信号ＢＳｉ，／ＢＳｉに応じた制御信号を与えるための制御信号生成回路である。
図５に示した構成は、メモリセルアレイが複数のブロック、図３０のメモリセルアレイ１４２に相当するものに分割されている時に、消費電力の削減等のためにブロック毎に動作を制御できるようにするために設けられているものである。
【００５４】
図６は、図４に示したデコーダに与える信号ＲＸ0-3を生成するための信号生成回路を示す回路図である。図６において、３５はロウアドレスストローブ信号ＲＡＳと内部ロウアドレス信号を構成しているビットＸ0との否定論理積を出力するＮＡＮＤゲート、３６はＮＡＮＤゲート３５の出力の否定を出力するＮＯＴゲート、３７はＮＯＴゲート３６の出力とノーマルロウイネーブル信号ＮＲＥとの否定論理積を出力するＮＡＮＤゲート、３８はＮＡＮＤゲート３７の否定を出力するＮＯＴゲート、３９ａはＮＡＮＤゲート３５，３７とＮＯＴゲート３６，３８で構成されてロウアドレスストローブ信号ＲＡＳとノーマルロウイネーブル信号ＮＲＥとプリデコードされた内部アドレス信号Ｘ0から信号ＲＸ0を生成する回路部、３９ｂ〜３９ｄは回路部３９ａと同様の構成を有しそれぞれ信号ＲＡＳと信号ＮＲＥと内部アドレス信号Ｘ1〜3から信号ＲＸ1〜3を生成する回路部である。
【００５５】
図７は、図３に示したスペアロウデコーダ２ｂの構成を示す回路図である。図６において、４０は各々ゲートにプリデコードされた内部ロウアドレス信号Ｘ０〜Ｘｓを入力し内部ロウアドレス信号によりワード線を活性化するか否かを判定するためのＯＲゲートを構成するＮチャネルＭＯＳトランジスタ、４１はＮチャネルＭＯＳトランジスタ４０のドレインに接続されて所望のアドレスの組合せをプログラムするためのヒューズ、４２はプリチャージするための信号／ＳＲＰが与えられるゲートと電源電圧Ｖｃｃが与えられるソースとヒューズ４１に接続されたドレインとを持つＰチャネルＭＯＳトランジスタ、４４はＰチャネルＭＯＳトランジスタ４２のドレインに接続された入力端子と出力端子とを持つＮＯＴゲート、４３はＮＯＴゲート４４の出力端子に接続されたゲートと電源電圧Ｖｃｃが与えられるソースとＮＯＴゲート４４の入力端子に接続されたドレインとを有するＰチャネルＭＯＳトランジスタ、４５は信号ＴＳＲ１を反転して出力するＮＯＴゲート、４６はＮＯＴゲート４４，４５の出力の否定論理積を出力するＮＡＮＤゲートある。
なお、ＮＡＮＤゲート４６の出力が、信号／ＳＲＤ１である。
また、信号ＴＳＲ１は従来のロウデコーダにも設けられていたもので、通常時にスペアロウデコーダを動作させるか否かの切り換えに用いられていた。テストモード時においては、信号ＴＳＲ１は、スペアロウデコーダ２ａの動作を制御する信号として用いられている。テストモード時においては、スペアロウデコーダ２ａは、救済される前の状態で、プリデコードされたロウアドレス信号Ｘ０〜Ｘｓの何れがハイレベルになってもワード線ＳＷＬ０を非活性とするように働く。そこで、テストモード時は、信号ＴＳＲ１によって、選択的にスペアロウデコーダ２ａを動作状態にするように信号／ＳＲＤ１を制御する。
また、図示を省略しているがスペアロウデコーダ中には信号ＴＳＲ１〜ＴＳＲ４に対応する、図７に示したと同様の回路があと３つ設けられている。
【００５６】
図８は、制御回路の構成のうちのロウデコーダに関する部分を示す論理図である。図８において、５１ａ〜５１ｄは内部アドレス信号ＲＡｄｄ０，ＲＡｄｄ１をデコードするためのゲート、５２ａ〜５２ｄはゲート５１ａ〜５１ｄの出力をそれぞれの一方の入力とし信号ＳＲＴを他方の入力としてその一方の入力と他方の入力との否定論理積を出力するＮＡＮＤゲート、５３ａ〜５３ｄはＮＡＮＤゲート５２ａ〜５２ｄの出力をそれぞれ否定して信号ＴＳＲ１〜ＴＳＲ４を出力するＮＯＴゲート、５５はＮＯＴゲート５３ａ〜５３ｄの出力を入力して信号ＴＳＲ１〜ＴＳＲ４の否定論理和を出力するＮＯＲゲート、５６はＮＯＲゲート５５の出力と信号ＲＡＳの否定論理積を出力するＮＡＮＤゲート、５８はＮＡＮＤゲート５８の出力を否定した信号ＮＲＥを出力するＮＯＴゲート、５７は信号／ＳＲＤ１と信号ＲＡＳの否定論理積を出力するＮＡＮＤゲート、５９はＮＡＮＤゲート５７の出力を否定して信号ＳＲＥ１を生成出力するＮＯＴゲートである。
【００５７】
図９はスペアロウデコーダ２ｂに設けられワード線を選択的に駆動するための第２のテストロウデコーダの構成を示す回路図である。図９において、６３は信号ＲＡＳ（または内部アドレス信号ＲＡ０でも良い。）を受ける入力端子とそれを反転して信号／ＲＡＳを出力する出力端子とを持つＮＯＴゲート、６４はＮＯＴゲート６３の出力端子に接続された一方端と信号ＳＲＥ１が与えられるゲートとその一方端に入力された信号を選択的に出力するための他方端とを持つトランスファゲート、６８はトランスファゲート６４の他方端に接続されたドレインと信号／ＷＤＰが与えられるゲートと電圧Ｖｐｐが与えられるソースとを持ち基板電位がソース電位と等しくなるように設定されたＰチャネルＭＯＳトランジスタ、６９はトランスファゲート６４の他方端に接続されたドレインとワード線ＳＷＬ０に接続されたゲートと電圧Ｖｐｐが与えられるドレインとを持つＰチャネルＭＯＳトランジスタ、７０はトランスファゲート６４の他方端に接続された入力端子とワード線ＳＷＬ０に接続された出力端子を持つワードドライバである。
なお、この実施の形態１で説明している半導体記憶装置においては、符号ＳＷＬ０〜ＳＷＬ３に対応する４本のワード線が設けられているが、ワード線ＳＷＬ０〜ＳＷＬ３を駆動する回路の構成は同じであるため、ワード線ＳＷＬ０を選択的に駆動する回路の構成のみを図示している。
【００５８】
次に、コラムアドレスの選択について図１０及び図１１を用いて説明する。図１０において、７５は接地されたソースと信号／ＳＣＰが与えられるゲートと信号バーＳＣＰに応じて電流を引き抜くためのドレインとを持つＮチャネルＭＯＳトランジスタ、７６は電源電圧Ｖｃｃが与えられるソースと信号／ＳＣＰが与えられるゲートと信号／ＳＣＰに応じて電流を供給するためのドレインとを持ちプリチャージを行うためのＰチャネルＭＯＳトランジスタ、７７はＮチャネルＭＯＳトランジスタ７５とＰチャネルＭＯＳトランジスタ７６との間に接続されたヒューズ、７８はＰチャネルＭＯＳトランジスタ７６のドレインに接続された入力端子とその入力端子に与えられた信号の否定を出力するための出力端子とを持つＮＯＴゲート、７９はＮＯＴゲート７８の出力端子に接続されたゲートとＮＯＴゲート７８の入力端子に接続されたドレインと電源電圧Ｖｃｃが与えられるソースとを持つＰチャネルＭＯＳトランジスタ、８０はＮＯＴゲート７８の出力端子に接続された入力端子とその入力端子に入力された信号の否定を出力するＮＯＴゲートである。
上記のＮＯＴゲート７８，８０とＰチャネルＭＯＳトランジスタ７９とでラッチ回路を構成している。
【００５９】
また、図１０において、８１は接地されたソースと信号Ｙ０が与えられるゲートとコラムアドレス信号Ｙ０に応じて接地電圧を出力するためのドレインとを持つＮチャネルＭＯＳトランジスタ、８２は電源電圧Ｖｃｃが与えられるソースとコラムアドレス信号Ｙ０が与えられるゲートと信号Ｙ０に応じて電源電圧Ｖｃｃを出力するためのドレインとを持つＰチャネルＭＯＳトランジスタ、８３はＮチャネルＭＯＳトランジスタ８１のドレインに接続されたソースとＰチャネルＭＯＳトランジスタ８２のドレインに接続されたドレインとＮＯＴゲート８０の出力端子に接続されたゲートとを持つＮチャネルＭＯＳトランジスタ、８４はＰチャネルＭＯＳトランジスタ８２のドレインに接続された一方端と切断されていないときにはその一方端と電気的に接続されている他方端とを持つヒューズである。８５ａ１は、ＮチャネルＭＯＳトランジスタ８１，８３とＰチャネルＭＯＳトランジスタ８２とヒューズ８４とで構成された一致検出部である。８５ｂ１〜８５ｂｋ／２は、一致検出部８５ａ１と同様の構成を有し、それぞれコラムアドレス信号Ｙ１〜Ｙｋの論理の一致を検出する一致検出部である。なお、一致検出部８５ａ１〜８５ｂｋ／２の出力は、ハイレベルが優先的に出力されるように設定されている。
【００６０】
図１０において、符号８６は接地された一方端と入力端子１３に接続された他方端とを持つ抵抗、８７ａは抵抗８６の他方端に接続された入力端子とその入力端子に入力された信号の否定を出力するための出力端子とを持つＮＯＴゲート、８７ｂはＮＯＴゲート８７ａの出力端子に接続された入力端子とその入力端子から入力されたＮＯＴゲート８７ａの出力の否定を出力するための出力端子とを持つＮＯＴゲート、８９はＮＯＴゲート８７ｂの出力端子に接続された一方の入力端子と外部コラムアドレス信号ＣＡｄｄ０が与えられる他方の入力端子とＮＯＴゲート８７ｂの出力と信号ＣＡｄｄ０の否定論理積を出力するＮＡＮＤゲート、９０ａ１は一致検出部８５ａ１，８５ｂ１の出力の論理和とＮＡＮＤゲート８９の出力との否定論理積を出力するＮＡＮＤゲート、９０ａ２〜９０ａｋ／２はそれぞれその一方の入力端子に接続された２つの一致検出部の出力の論理和と信号ＣＡｄｄ０との否定論理積を出力するためのＮＡＮＤゲート、９１はＮＡＮＤゲート９０ａ１〜９０ａｋ／２の出力の否定論理積を出力するＮＡＮＤゲート、９２はＮＡＮＤゲート９１の出力の否定を生成するためのＮＯＴゲートである。
そして、ＮＯＴゲート９２の出力が信号ＳＣＳ０となる。９３はスペアメモリセル列の選択を行うためのデコード部であり、一致検出部８５ａ１〜８５ｂｋ／２にそれぞれ設けられているヒューズを切断することによって正規の列と置換するスペアメモリセル列のアドレスの設定を行うことができる。
【００６１】
９４〜９６はそれぞれＮＯＴゲート８７ｂの出力とゲート８８ｂの出力との否定論理積、ＮＯＴゲート８７ｂの出力とゲート８８ｃの出力との否定論理積、あるいはＮＯＴゲート８７ｂの出力とゲート８８ｄの出力との否定論理積を出力するＮＡＮＤゲート、９７〜９９はそれぞれＮＡＮＤゲート９４〜９６の出力から信号ＳＣＳ１〜ＳＣＳ３を生成して出力するデコード部である。
【００６２】
次に、図１１において、符号１００は信号ＳＣＳ０と信号ＣＤＥとの否定論理積を出力するＮＡＮＤゲート、１０１はＮＡＮＤゲート１００の出力の否定を生成するＮＯＴゲートであり、ＮＯＴゲート１０１の出力がスペアメモリセル列のビット線を選択的に活性化するための信号ＳＣＳＬ０である。信号生成回路１０３〜１０５は信号生成回路１０２と同じ構成を持っており、それぞれ信号ＳＣＳ１〜ＳＣＳ３と信号ＣＤＥを用いて信号ＳＣＳＬ１〜ＳＣＳＬ３を生成しいている。
【００６３】
また、図１１において、符号１０６は信号ＳＣＳ０〜ＳＣＳ３を入力してこれらの信号が一致したときに「１」を出力するＥＸ−ＮＯＲゲート、１０７はコラムアドレス信号Ｙｉ，Ｙｊ及びＥＸ−ＮＯＲゲート１０６の出力の否定論理積を出力するＮＡＮＤゲート、１０８はＮＡＮＤゲート１０７の出力の否定を出力するＮＯＴゲート、１０９はＥＸ−ＮＯＲゲート１０６，ＮＡＮＤゲート１０７，ＮＯＴゲート１０８で構成されビット線を活性化するためのコラム選択信号ＣＳＬｉを出力する正規コラムデコーダである。
【００６４】
次に、図１２を用いて実施の形態１による半導体記憶装置の動作を簡単に説明する。ロウアドレスは外部ロウアドレスストローブ信号／ＲＡＳが立ち下がった後に指定され、カラムアドレスは外部カラムアドレスストローブ信号／ＣＡＳが立ち下がった後に指定される。そして、信号ＲＡＳが立ち上がると、ワードドライバのプリチャージを行わせる信号／ＷＤＰ及びスペアメモリセル行の選択を行うためのスペアロウデコーダのＮＯＴゲート４４の入力端子のプリチャージを行わせる信号／ＳＲＰが立ち上がる。
【００６５】
通常モード時には、信号ＳＲＴ及び信号ＳＣＴがローレベルであるため、抵抗６０によってＮＯＴゲート６１の入力端子は接地電圧ＧＮＤに設定され、ＮＯＴゲート６２の出力はローレベルになる。そのため、ＮＡＮＤゲート５２の出力は、内部アドレス信号ＲＡｄｄ０，ＲＡｄｄ１に無関係に常にハイレベルとなり、それによって、ＮＯＴゲート５３の出力は常にローレベルとなる。ゲート５５の入力が全てローレベルであるため、ゲート５５はハイレベルを出力する。従って、ＮＡＮＤゲート５６は信号ＲＡＳの否定を出力し、ＮＯＴゲート５８の出力波形、つまり信号ＮＲＥは信号ＲＡＳと同じ波形になる。そのため、図３に示した正規ロウデコーダ２ａにおいて、例えば回路部３９ａ内のＮＯＴゲート３７によりＮＯＴゲート３６の否定が出力され、回路部３９ａ〜３９ｄが出力する信号ＲＸ０〜ＲＸ３のいずれかがハイレベルになる。内部アドレス信号Ｘｉ，Ｘｊをデコードしてロウレベルを出力するＮＡＮＤゲート２４に接続されるワード線のうち、信号ＲＸ０〜ＲＸ３の中のハイレベルになっている信号が与えられるトランスファゲートに接続されたワード線ＷＬ０〜ＷＬ３が活性化される。
【００６６】
ところで、通常モード時のスペアロウデコーダ２ｂは、ＮＯＴゲート５３が出力する信号ＴＳＲ１はローレベルに固定されているため、ＮＡＮＤゲート４５の出力が常にハイレベルとなり、ＮＡＮＤゲート４６はＮＯＴゲート４４の出力の否定を出力する。従って、ヒューズ４１のいずれかが切断されていれば、それに対応したアドレスでワード線の選択を行うための信号を出力する。
【００６７】
テストモード時に、信号ＳＲＴがハイレベルになると、内部アドレス信号ＲＡｄｄ０に応じて信号ＴＳＲ１が変化するため、内部アドレス信号ＲＡｄｄ０によりＮＡＮＤゲート４６の出力を制御できる。メモリセルの救済が行われる前はヒューズ４１が切断されていないため、内部アドレス信号Ｘ０〜Ｘｓが入力されると信号Ｘ０〜Ｘｓの何れがハイレベルとなってもＮＯＴゲート４４の出力は常にハイレベルになる。従って、第２のテストロウデコーダ９ｂを動作させるためには、内部アドレス信号ＲＡｄｄ０をハイレベルにすればよい。
【００６８】
また、テストモード時に、信号ＳＣＴがハイレベルになると、ＮＡＮＤゲート８９，９４〜９６がＮＯＴゲートと同様の働きをするため、ＮＡＮＤゲート８９，９４〜９６はＡＮＤゲート８８ａ〜８８ｄの出力の否定を出力する。従って、ＮＡＮＤゲート８９，９４〜９６のいずれかがローレベルとなるため、信号ＳＣＳ０〜ＳＣＳ３のいずれかがハイレベルに設定される。
【００６９】
信号ＳＣＳ０〜ＳＣＳ３のいずれかがハイレベルになることによってＥＸ−ＮＯＲゲート１０６はローレベルを出力するため、複数の信号生成回路１０９から出力される信号ＣＳＬｉは何れもローレベルに固定される。そして、例えば、ＳＣＳ０〜ＳＣＬ３の中でハイレベルになっている信号がＳＣＳ０であるとすると、ＮＡＮＤゲート１００の出力は、ロウアドレスストローブ信号と同じに立ち上がる信号ＣＤＥと、信号ＳＣＳ０との否定論理積であるから、ローレベルとなる。従って、スペアメモリセル列のビット線を選択するための信号ＳＣＳＬ０〜ＳＣＳＬ３のうちの信号ＳＣＳＬ０のみがハイレベルとなり、スペアメモリセル列のうちの一つが選択される。
なお、テストモード時に正規ロウデコーダ２ａと第２のテストコラムデコーダ１０ｂによって領域１Ｂを選択させるためには、信号ＳＲＴをローレベルにするとともに信号ＳＣＴをハイレベルに設定すればよい。また、テストモード時に第２のテストロウデコーダ９ｂと正規コラムデコーダ４ａによって領域１Ｃを選択させるためには、信号ＳＲＴをハイレベルにするとともに信号ＳＣＴをローレベルに設定すればよい。
【００７０】
以上のように、従来の半導体記憶装置がメモリセルを選択するタイミングを用いてテストを行っているため、従来の半導体記憶装置と同じ構成部分を容易に共通化でき、回路規模を縮小できる。
また、テスト信号ＳＲＴ，ＳＣＴによって、４つの状況を切り換えるため、外部アドレス信号を増やすことなく、クロスポイント領域のスペアメモリセルのテストが行える半導体記憶装置を容易に形成できる。
【００７１】
実施の形態２．
次に、この発明の実施の形態２による半導体記憶装置について説明する。図１３はこの発明の実施の形態２によるＤＲＡＭの構成の概要を示すブロック図である。図１３において、１１０はテストモードにおける制御信号が入力される入力端子、１１１は入力端子１１０に接続され内部ロウアドレス発生回路３及び内部コラムアドレス発生回路５から与えられる内部ロウアドレス信号及び内部コラムアドレス信号を変換するための変換回路、１１２は変換回路１１１から出力される内部ロウアドレス信号と制御信号とにより正規の行の選択を行う正規ロウデコーダ、１１３は変換回路１１１から出力される内部ロウアドレス信号と制御信号とによりスペアメモリセル行の選択を行う第２のテストロウデコーダ、１１４は変換回路１１１から出力される内部コラムアドレス信号と制御信号とにより正規の列の選択を行う正規コラムデコーダ、１１５は変換回路１１１から出力される内部コラムアドレス信号と制御信号とによりスペアメモリセル列の選択を行う第２のテストコラムデコーダである。
図１３に示した構成を有する半導体記憶装置は、変換回路１１１で内部アドレス信号の変換を行うと同時に、入力端子１１０から与えられる制御信号と内部アドレス信号とにより、正規ロウデコーダ１１２と正規コラムデコーダ１１４、第２のテストロウデコーダ１１３と正規コラムデコーダ１１４、正規ロウデコーダ１１２と第２のテストコラムデコーダ１１５、及び第２のテストロウデコーダ１１３と第２のテストコラムデコーダ１１５で選択される領域の切り換えを行っている。通常モード時には、内部アドレス信号に応じて、正規ロウデコーダ１１２と正規コラムデコーダ１１４とで正規のメモリセルが選択される。
【００７２】
図１４は、物理的なメモリセルの配置と、テストモード時におけるアドレス空間でのメモリセルの配置とを示す概念図である。図１４の左が物理的なメモリセルの配置、右がアドレス空間でのメモリセルの配置である。テストモード時には、アドレスの変換が行われて図の右のような正規のメモリセルのアドレスの指定により、スペアロウ領域、スペアコラム領域及びクロスポイント領域のメモリセルの選択が行われる（ｎ＞ｍの場合）。
【００７３】
表２に入力端子１１０から入力される制御信号ＳＴＥとアドレスと選択される領域との関係を示す。
【００７４】
【表２】
【００７５】
また、変換回路１１１における変換前と変換後のアドレスの対応を表３に示す。
【００７６】
【表３】
【００７７】
図１５は変換回路１１１の構成の一例を示すブロック図である。図１５において、１２０は変換前のアドレスを検出する検出部、１２１は検出部１２０の検出結果に応じて内部アドレス信号を切り換える切換部、１２２は検出部１２０の検出結果に応じて制御信号ＳＲＴ，ＳＣＴを生成する制御信号生成部である。
例えば、表３に示したような変換を行う場合に、テストモード時には、カラムアドレス信号ＣＡｄｄがカラムアドレスＣＡ０〜ＣＡｍを指定するように順次変化し、カラムアドレスＣＡ０〜ＣＡｍを移動するカラムアドレス信号ＣＡｄｄの変化が終了する毎にロウアドレス信号ＲＡｄｄを一つずつ増加させるように変化させるものとする。また、ｍはｎより小さいものとする。
その場合には、表４及び表５に示すように、ロウアドレスがＲＡ０〜ＲＡ３の間、ＲＡ４〜ＲＡ７の間、ＲＡ８〜ＲＡ１１の間で、切換部１２１及び制御信号生成部１２２の出力を変化させる。
【００７８】
【表４】
【００７９】
【表５】
【００８０】
▲１▼ロウアドレスＲＡ０〜ＲＡ３の時は、コラムアドレスの値に関係なく、制御信号生成部１２２は、制御信号ＳＲＴをハイレベルに、制御信号ＳＣＴをローレベルに設定する。またこの時、切換部１２１は切り換えを行わず内部ロウアドレス信号ＲＡｄｄ及び内部コラムアドレス信号ＣＡｄｄを入れ換えずにそのまま信号ＲＡｄｄは信号Ｒａｄｄ、信号ＣＡｄｄは信号Ｃａｄｄとして出力する。
▲２▼ロウアドレスＲＡ４〜ＲＡ７の時は、コラムアドレスの値に関係なく、制御信号生成部１２２は、制御信号ＳＲＴをローレベルに、制御信号ＳＣＴをハイレベルに設定する。またこの時、切換部１２１は切り換えを行い、内部ロウアドレス信号ＲＡｄｄは信号Ｃａｄｄとして、また、内部コラムアドレス信号ＣＡｄｄは信号Ｒａｄｄとして出力する。
▲３▼ロウアドレスＲＡ８〜ＲＡ１１で、コラムアドレスＣＡ０〜ＣＡ（ｎ−ｍ）の時は、切換部１２１及び制御信号生成部１２２は▲２▼と同じ設定がなされる。
▲４▼ロウアドレスＲＡ８〜ＲＡ１１で、コラムアドレスＣＡ（ｎ−ｍ＋１）〜ＣＡ（ｎ−ｍ＋４）の時は、切換部１２１での切り換えは行わず、制御信号生成部１２２は制御信号ＳＲＴ，ＳＣＴとしてともにハイレベルを出力する。
【００８１】
実施の形態２のように構成された半導体記憶装置によれば、入力する制御信号をＳＴＥだけにすることができ、半導体記憶装置のピン数を減らすことができる。
実施の形態２でも実施の形態１と同様に外部から入力しない（Ｏｐｅｎ状態）にすると、制御信号ＳＲＴ，ＳＣＴが共にローレベル状態になるようにしておけば、通常使用時には、支障なくノーマルセル領域をアクセスできる。
【００８２】
なお、実施の形態２では、正規ロウデコーダが第１のテストロウデコーダの働きを兼ねており、正規コラムデコーダが第１のテストコラムデコーダの働きを兼ねている。以上では、ｎ＞ｍの場合を示したが、ｎ≦ｍの場合についても同様に適用できる。
【００８３】
実施の形態３．
次に、この発明の実施の形態３による半導体記憶装置について説明する。図１６はこの発明の実施の形態３によるＤＲＡＭの構成の概要を示すブロック図である。図１６において、１３０は従来よりもビット数の多い外部アドレス信号Ａｄｄが入力される入力端子、３Ａは入力端子１３０に接続され従来よりもビット数の多い外部アドレス信号Ａｄｄから従来よりもビット数の多い内部ロウアドレス信号ＲＡｄｄを発生する内部ロウアドレス発生回路、５Ａは入力端子１３０に接続され従来よりもビット数の多い外部アドレス信号Ａｄｄから従来よりもビット数の多い内部コラムアドレス信号ＣＡｄｄを発生する内部コラムアドレス発生回路である。
【００８４】
図１７に示すように、スペアロウ領域、スペアコラム領域及びクロスポイントは、ノーマルセルのアドレス平面の拡張領域上に属するとみなして、つまりロウアドレス（ＳＲ＝１，ＲＡ０〜ＲＡ３），コラムアドレス（ＳＣ＝１，ＣＡ０〜ＣＡｍ）の平面内に属するものとみなし、内部ロウアドレス信号Ｓ−ＲＡｄｄ，内部コラムアドレス信号Ｓ−ＣＡｄｄのビットを追加して外部より入力し、これらアドレスにより、ノーマルセルとスペアセルを同様にアクセスすることにより、実施の形態１に示したと同様に、スペアメモリセルのアクセスアドレスを指定できる。この時、外部アドレス信号Ｓ−Ａｄｄを外部から入力しない（Ｏｐｅｎ状態）にすると、内部で内部ロウアドレス信号Ｓ−ＲＡｄｄ＝０，Ｓ−ＲＡｄｄ＝０相当の状態になるようにしておけば、通常使用時には、正規のメモリセルが支障なくアクセスできる。
【００８５】
図１８は、図１６に示した内部ロウアドレス発生回路３Ａ及び内部コラムアドレス発生回路５Ａの構成を説明するためのブロック図である。図１８において、１３１は入力端子１３０に設けられたスペアアドレス信号入力端子、１３２はスペアアドレス入力端子１３１と接地電位点との間に接続された抵抗、１３３はスペアアドレス入力端子１３１に与えられたスペアアドレス信号Ｓ−Ａｄｄから制御信号ＳＲＴを生成するＳＲアドレスバッファ、１３４はスペアアドレス入力端子１３１に与えられたスペアアドレス信号Ｓ−Ａｄｄから制御信号ＳＣＴを生成するＳＣアドレスバッファ、１３５は図１に示した内部ロウアドレス発生回路３に相当するロウアドレスバッファ、１３６は図１に示した内部コラムアドレス発生回路５に相当するコラムアドレスバッファである。
図１８に示したＳＲアドレスバッファ１３３及びＳＣアドレスバッファ１３４は、図１９に示すように時分割で信号を取り込む。そのため、半導体記憶装置の入力ピンの数を減らすことができる。
【００８６】
なお、他の構成は図１に示した半導体記憶装置と同じように構成できる。すなわち、図１の制御回路１１に相当する構成が内部ロウアドレス発生回路３Ａ、内部コラムアドレス発生回路５Ａに組み込まれていればよい。
以上のように構成された実施の形態３によれば、外部アドレスピンが一つ増えるものの制御のためのピンを必要とせず、また、比較的簡易な構成でこの発明の半導体記憶装置を得ることができる。
【００８７】
実施の形態４．
図２０はメモリセルアレイの欠陥を救済するためのシステムの構成を示すブロック図である。図２０において、２０１はテストの対象となるメモリセルアレイを有する半導体記憶装置、２０２は複数の半導体記憶装置２０１が形成されているウェーハ、２０３は被測定デバイスである半導体記憶装置２０１に印加する試料用電源、タイミングジェネレータ出力、パターンジェネレータ出力を与える出力部およびデバイス出力を測定部に取り込むための入力部から構成されるテストヘッド、２０４はテストパターンを発生するためのテストパターン発生部、２０５はテストヘッド２０３で取り込んだ半導体記憶装置２０１の出力とテストパターン発生部２０４で発生したテストパターンに対する期待値との比較を行うデータ比較部、２０６はデータ比較部２０５の比較結果から不良とされたメモリセルに関する不良情報を蓄えるフェイルメモリ、２０７はフェイルメモリ２０６に蓄えられている不良情報を基に不良セルからスペアメモリセルへの置換を行うことにより欠陥救済を行う救済判定部である。
【００８８】
図２１は、実施の形態１〜３に示したような構成を有する半導体記憶装置について、有効にメモリセルアレイの欠陥を救済するためのアルゴリズムを示すフローチャートである。
まず、ステップＳＴ１で、正規のメモリセルをテストする。ステップＳＴ２で、ステップＳＴ１において行ったテストの結果を判断する。判断の結果、正規のメモリセルに欠陥がない場合にはテストを終了する。
ステップＳＴ２で、正規のメモリセルに欠陥があると判断されたときには、ステップＳＴ３に進み、欠陥救済判定のために、欠陥情報を蓄積する。
ノーマルメモリセルに欠陥がある場合には、ステップＳＴ４〜ＳＴ６を経て全スペアメモリセルのテストを行う。例えば、ステップＳＴ４では、図１に示した領域１Ｂに属する第１のスペアメモリセルのテストを行う。また、ステップＳＴ５では、領域１Ｃに属する第２のスペアメモリセルのテストを行う。また、ステップＳＴ６では、領域１Ｄに属する第３のスペアメモリセルのテストを行う。
ステップＳＴ７では、ステップＳＴ４〜ＳＴ６で行ったスペアメモリセルテストの結果を判断し、スペアメモリセルに欠陥がなければ、ステップＳＴ１０に進み、欠陥のある正規の行及び列に対して所定のスペアメモリセル行あるいはスペアメモリセル列あるいは両方の置換を行う（欠陥救済判定１）。
ステップＳＴ７でスペアメモリセルに欠陥ありと判断されたときは、欠陥救済判定のために、欠陥情報を蓄積する。
スペアメモリセルに欠陥がある場合は、ステップＳＴ９に進み、欠陥を含むスペアメモリセル部分を除いて、欠陥救済判定・救済をする（欠陥救済判定２）。
【００８９】
ステップＳＴ６において、図１に示した領域１Ｄ、つまりクロスポイント領域のスペアメモリセルのテストを行って、その結果を反映させているため、欠陥のあるスペアメモリセル行あるいはスペアメモリセル列を用いて置換をすることがなく、歩留まりの向上が期待できる。
【００９０】
実施の形態５．
図２２はこの発明の実施の形態５による半導体記憶装置の構成の概要を示すブロック図である。図２２に示すように、冗長メモリセルは、スペアロウデコーダ２ｂと正規コラムデコーダ４ａによって選択されるスペアメモリセルが配置されている領域１Ｂ、正規ロウデコーダ２ａとスペアコラムデコーダ４ｂによって選択されるスペアメモリセルが配置されている領域１Ｃ、スペアロウデコーダ２ｂとスペアコラムデコーダ４ｂによって選択されるスペアメモリセルが配置されている領域１Ｄの３つのスペア領域に分かれる。つまり、これら３種類のスペア領域の選択を、特にモード信号入力なしに、シリアルにアクセスすることにより行うものである。
【００９１】
図１３に示した実施の形態２による半導体記憶装置にモード切換信号発生回路を設けることによって実施の形態５の半導体記憶装置が構成されている。図２３は、この発明の実施の形態５による半導体記憶装置のモード切換信号発生回路の構成を示す論理図である。図２３において、２１０はカラムアドレスストロープ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、およびライトイネーブル信号／ＷＥからモード切換信号／ＷＣＢＲを生成するモード切換信号発生回路である。
モード切換信号発生回路２１０が発生するモード切換信号／ＷＣＢＲは、例えば、図１３に示した半導体記憶装置においては、入力端子１１０に与える制御信号ＳＴＥに相当する。
【００９２】
モード切換信号発生回路２１０は、カラムアドレスストローブ信号／ＣＡＳを反転するインバータ２１１、ロウアドレスストローブ信号／ＲＡＳを反転するインバータ２１２、インバータ２１１の出力を受ける第１の入力端とＮＡＮＤゲート２１６の出力を受ける第２の入力端とその第１および第２の入力端で受けた信号の否定論理積を出力する出力端を持つＮＡＮＤゲート２１５、インバータ２１２の出力を受ける第１の入力端とＮＡＮＤゲート２１５の出力を受ける第２の入力端とその第１及び第２の入力端で受けた信号の否定論理積を出力する出力端を持つＮＡＮＤゲート２１６、ＮＡＮＤゲート２１５の出力を受ける第１の入力端とＮＡＮＤゲート２１８の出力を受ける第２の入力端とこれら第１および第２の入力端で受けた信号の否定論理積を出力する出力端を持つＮＡＮＤゲート２１７、ＮＡＮＤゲート２１７の出力を受ける第１の入力端とインバータ２１２の出力を受ける第２の入力端とこれら第１および第２の入力端で受けた信号の否定論理積を出力する出力端を持つＮＡＮＤゲート２１８、ＮＡＮＤゲート２１８の出力を反転して出力するため直列に接続された３つのインバータ２１９〜２２１、ライトイネーブル信号／ＷＥを反転するインバータ２１３、ロウアドレスストローブ信号／ＲＡＳを反転するインバータ２１４、インバータ２１３の出力を受ける第１の入力端とＮＡＮＤゲート２２３の出力を受ける第２の入力端とこれら第１および第２の入力端で受けた信号の否定論理積を出力する出力端を持つＮＡＮＤゲート２２２、ＮＡＮＤゲート２２２の出力を受ける第１の入力端とインバータ２１４の出力を受ける第２の入力端とこれら第１および第２の入力端で受けた信号の否定論理積を出力する出力端を持つＮＡＮＤゲート２２３、ＮＡＮＤゲート２２２の出力を受ける第１の入力端とＮＡＮＤゲート２２５の出力を受ける第２の入力端とこれら第１および第２の入力端で受けた信号の否定論理積を出力する出力端を持つＮＡＮＤゲート２２４、ＮＡＮＤゲート２２４の出力を受ける第１の入力端とインバータ２１４の出力を受ける第２の入力端とこれら第１および第２の入力端で受けた信号の否定論理積を出力するＮＡＮＤゲート２２５、ＮＡＮＤゲート２２５の出力を反転するインバータ２２６、並びにインバータ２２１，２２６の出力をそれぞれ第１および第２の入力端で受けこれら第１および第２の入力端で受けた信号の否定論理積を出力するＮＡＮＤゲート２２７とを備えて構成される。
【００９３】
図２４は図２３に示したモード切換信号発生回路のテストモードインサイクルおよびスペアアクセスサイクルを示すタイミングチャートである。図２４（ａ）はロウアドレスストロープ信号／ＲＡＳ、図２４（ｂ）はカラムアドレスストローブ信号／ＣＡＳ、図２４（ｃ）はライトイネーブル信号／ＷＥ、図２４（ｄ）はアドレス信号Ａｄｄ．を示している。
【００９４】
半導体記憶装置は、テストモードインサイクルに、ライト・バー・カス・ビフォ・バー・ラス（Write-/CAS before /RAS）タイミングで入る。ロウアドレスストローブ信号／ＲＡＳが立ち下がったときに、図２３に示したモード切換信号発生回路２１０の出力信号／ＷＣＢＲがローレベルに変化する。
【００９５】
図２４に示すようなアドレスキー指定で与えられるテストモードイン信号により、スペアテストモードに入り、所望のスペアテストを行う。
【００９６】
図２５（ａ）はロウアドレスストローブ信号／ＲＡＳ、図２５（ｂ）はカラムアドレスストローブ信号／ＣＡＳ、図２５（ｃ）はライトイネーブル信号／ＷＥを示している。
【００９７】
スペアアクセスサイクルでは、ロウアドレスストローブ信号／ＲＡＳがハイレベルのときにロウアドレスを読み込み、ロウアドレスストローブ信号／ＲＡＳが立ち下がり、さらにカラムアドレスストローブ信号／ＣＡＳが立ち下がるとカラムアドレスを読み込む。
【００９８】
冗長メモリセルは、スペア行、スペア列、及びスペア行列の交差部の３つの領域に分かれる。これらの領域のテストは欠陥救済に先立って行う。これらスペア領域の選択は、通常アドレス入力ピンから信号Ａ０，Ａ１を与えることにより、表６に示すように各領域を個別に選択し、各領域内の各メモリセルの選択は、この時、通常使用する他のアドレスピン（Ａ２，Ａ３…）からスペアメモリセルアレイ上の所定のアドレスを与えることで実現できる。
【００９９】
【表６】
【０１００】
このようなテストモードイン信号を入力しない場合は、通常アクセスが行われるノーマルモードになり、これにより、通常モード動作が行われる。
【０１０１】
例えば４本のスペアロウをＳＲ０−３、４本のスペアコラムをＳＣ０−３とする。これらに対するアクセスアドレス入力は、表６に示すように以下のように行われる。
【０１０２】
(1)スペアロウテストモードについて説明する。
【０１０３】
アドレス入力端子Ａ０，Ａ１から入力されるロウアドレスにより、４本のスペアメモリセル行のうちの１本を選択し、この後に入力されるコラムアドレスＡ０−Ａｍにより、選択されたスペアロウ上のコラムアドレスを指定することにより、スペアロウ上のセルのアクセスアドレスを指定する。
【０１０４】
(2)スペアコラムテストモードについて説明する。
【０１０５】
アドレス入力Ａ０−ｎから入力されるロウアドレスにより、４本のスペアコラムのロウアドレスを指定し、この後に入力されるコラムアドレスＡ０，Ａ１により、４本のスペアロウのうちの１本を選択することにより、スペアコラム上のセルのアクセスアドレスを指定する。
【０１０６】
(3)スペアロウ／コラムテストモードについて説明する。
【０１０７】
アドレス入力Ａ０，Ａ１から入力されるロウアドレスおよび、この後に入力されるコラムアドレスＡ０，Ａ１により、４本のスペアロウおよび４本のスペアコラムの交点のセルのアクセスアドレスを指定する。
【０１０８】
このように、通常使用するアドレスピンからのアドレス入力により、簡単に、スペア領域のメモリセルのアドレス指定ができ、指定されたスペアメモリセルへのアクセスが支障なく行われる。
【０１０９】
この構成は、余分なテストパッドを使用することができない、パッケージ後の欠陥救済テストにも有効である。
【０１１０】
パッケージ後の欠陥救済には、例えば、レーザブロウの代わりに外部パッドからの電気信号入力によりヒューズを切断する、いわゆる電気ヒューズが用いられる。図２６は、半導体記憶装置内に設けられた電気ヒューズによる欠陥救済機構の構成を示す回路図である。図２６に示した半導体記憶装置では、外部高電圧印加パッド２３０が半導体記憶装置の外部に露出している。その外部高電圧印加パッド２３０に接続された配線２３１が半導体記憶装置のパッケージ内まで引き込まれている。配線２３１に互いに並列に接続された電気ヒューズ２３２がｉ個設けられている。このｉ個の電気ヒューズ２３１にそれぞれドレインを接続したｉ個のＮチャネルＭＯＳトランジスタ２３３が設けられている。このｉ個のＮチャネルＭＯＳトランジスタ２３３のソースは全て接地されており、それぞれのゲートに信号Ｘ０〜Ｘｉが与えられている。
【０１１１】
例えば、外部高電圧印加パッド２３０に外部から高電圧（１０〜２０Ｖ）を印加し、切断したい電気ヒューズが接続されているトランジスタのゲートに与える信号Ｘ０〜Ｘｉを選択的にハイレベルにすることによってトランジスタを導通させ、所望の電気ヒューズ２３２に大電流を流して溶断する。
【０１１２】
実施の形態２で図１４を用いて説明したような構成と、実施の形態５に示すようなモード切り換え手段を組み合わせて、図２３および図２４のようなタイミング信号（（Write-/ CAS before/RAS）タイミングおよびアドレスキー指定）で所望のスペアセルテストを行う。
【０１１３】
図２３に、上記のような動作を行うための回路構成図を示す。
【０１１４】
この構成は、余分なテストパッドを使用することができない、パッケージ後の欠陥救済テストにも有効である。パッケージ後の欠陥救済とは、図２３に示すように、レーザブロウの代わりに外部パッドからの電気信号入力によりヒューズを切断となる、いわゆる電気ヒューズを用いるものである。
【０１１５】
実施の形態６．
図２７は、この発明の実施の形態６による半導体記憶装置の構成の概要を示すブロック図であり、冗長メモリセルを含むメモリセルアレイを高速にテストし、救済判定を行う方法およびそのための構成を説明するためのものである。
【０１１６】
図２７において、２４０，２４１はメモリセルアレイ１中に設けられた正規のメモリセル、２４２，２４３はメモリセルアレイ１中に設けられたスペアメモリセル、２４４0〜２４４nは正規のメモリセル２４０，２４１およびスペアメモリセル２４２，２４３に接続されたビット線対、２４８0〜２４８nは正規のメモリセル２４１，２４２に接続されたワード線、２４９0，２４９1はスペアメモリセル行に設けられスペアメモリセル２４３，２４４に接続されたワード線、２５０，２５１はビット線対２４４0〜２４４nに垂直にメモリセルアレイ１の両側に設けられたセンスアンプの配置領域、２５２はビット線対２４４ 0 〜２４４ n に接続されたセンスアンプ、２５３はセンスアンプ２５２の出力を選択する列選択回路、２５５はセンスアンプ２５２の出力を伝達するためのＩ／Ｏバス、２５６はＩ／Ｏバス２５５の信号を増幅するメインアンプ、２５７はメインアンプ２５６の出力Ｄ０〜Ｄｍの排他的論理和演算を行ってその結果を出力する演算および出力部であり、その他図２２と同一符号のものは図２２の同一符号部分に相当する部分である。
【０１１７】
テストモードになっているときに、第２のテストロウデコーダ１１３によってスペアメモリセル行に設けられたワード線２４９0，２４９1の活性／非活性が選択的に行われる。活性化されたワード線２４９0または２４９1のスペアメモリセル２４２から読み出されたデータは、Ｉ／Ｏバス２５５を通してメインアンプ２５６から出力される。メインアンプ２５６から出力された全てのデータＤ０〜Ｄｍは、演算および出力部２５７で排他的論理和演算がなされ、その結果が出力される。第２のテストロウデコーダ１１３を用い、スペアメモリセル２４２に予め書き込まれているデータは、全て同じ論理値である。従って、演算および出力部２５７の出力は、スペアメモリセルに一つでも不良があって予め書き込んだ論理値と異なる論理値が読み出されたときにはローレベルになる。
【０１１８】
欠陥救済時にスペア領域の中で同時に置き換わるスペアメモリセル行（あるいはスペアメモリセル列）の中の複数ビットを並列にテストし、それらの出力データの積などで表わされる縮退テスト情報を外部へ出力することにより、複数のスペアメモリセルを同時にテストでき、テスト時間を短縮できる。
【０１１９】
スペアメモリセルは、同時に置換されるうちの１ビットでも欠陥を含むと欠陥救済には使用できないので、一行あるいは一列の全メモリセル中に不良があるか否かをテストすればよいのであり、不良のビット位置情報は必要ないので、縮退ビットの選びかた等は考慮の必要がない。従って、ノーマルセルとは異なり、同一スペアメモリセル行・列上に縮退ビットが複数あってもよいし、複数スペア行・列にまたがって縮退ビットが複数あってもよい。
【０１２０】
この実施の形態では、同時にアクセスし、テストする複数ビットについて、同時に同じデータを書き込み、その後に読み出し、これら複数ビットデータの一致・不一致を検査して、テストデータ中に不良を含むか否かの情報を外部へ出力する。
同時に同じデータを書き込むためには、テストモードに入った時に、例えば、全てのビット線対を一斉にハイレベルにして全てのワード線を活性化するよう構成すればよい。
また、同時にアクセス、テストする複数ビットを隣接するメモリセルデータとせずに、物理的に離れたメモリセルデータとすることにより、並列テストビット相互間の干渉によりテスト情報が影響され、誤った判定をするのを防いでいる。
【０１２１】
実施の形態７．
図２８は、この発明の実施の形態７による半導体記憶装置の構成の概要を示すブロック図である。図２８において、１は正規の列が配置された領域１Ｘとスペアメモリセル列が配置された領域１Ｙを有して領域１Ｘに欠陥が発生した場合に領域１Ｙのスペアメモリセル列で欠陥救済が可能なメモリセルアレイ、２６０はメモリセルアレイ１の領域１Ｘに設けられて１ビットのデータを記憶するための正規のメモリセル、２６１はメモリセルアレイ１の領域１Ｙに設けられて正規のメモリセル２６０に欠陥が生じたときに欠陥が生じた正規のメモリセル２６０の代替をするスペアメモリセル、２６２は正規のメモリセル２６０とスペアメモリセル２６１が並ぶ行に配置されてデータを読み出すまたは書き込むメモリセルの選択を行うためのワード線、２６３はワード線２６２の活性／非活性を制御してメモリセルの選択を行うためのロウデコーダ、２６４は正規の列に配置された正規のメモリセル２６０からデータを読み出しまたは書き込むためのデータの伝達を行うビット線対、２６５はスペアメモリセル行に配置されたスペアメモリセル２６１からデータを読み出しまたは書き込むためデータの伝達を行うビット線対、２６６はビット線対２６４に接続されて正規のメモリセル２６０から読み出したデータの検知を行うセンスアンプ、２６７はビット線対２６５に接続されてスペアメモリセル２６１から読み出されたデータの検知を行うセンスアンプ、２６９はセンスアンプ２６６の出力を増幅するメインアンプ、２７０はセンスアンプ２６７の出力を増幅するメインアンプ、２７１はメインアンプ２６９の出力の全ての排他的論理和を演算するＸＯＲゲート、２７２は全てのメインアンプ２７０の出力の全ての排他的論理和を演算するＸＯＲゲート、２７３はメモリセルアレイ１と外部とのデータの入出力に用いられる通常使用端子、２７４はＸＯＲゲート２７１，２７２の出力を選択的に通常使用端子２７３に接続する選択回路である。
【０１２２】
通常使用端子２７３には、データＤＱ0〜ＤＱnを出力するための複数の通常使用ピン２７３0〜２７３nがある。
【０１２３】
一行に配置されている複数の正規のメモリセルをその行のスペアメモリセルで置換する必要があるか、また、スペアメモリセルで置換すことが可能かを知ることによって、その半導体記憶装置が不良となるか否かを判断することができる。
【０１２４】
その判断を行うため、まず、正規のメモリセル２６０が配置されているメモリセルアレイ１の領域１Ｘ中の同じ行に属する複数の正規のメモリセルに同じデータが書き込まれる。同じデータが書き込まれているので、この行の正規のメモリセル２６０から読み出したデータは、欠陥がなければ、全て同じ論理値を持つ。欠陥があれば、全て同じ論理値とならないため、ＸＯＲゲート２７１から「１」が出力される。
【０１２５】
同時に、スペアメモリセル２６１にも同じデータが書き込まれる。スペアメモリセル２６１についても正規のメモリセル２６０と同様に、スペアメモリセル２６１に欠陥があれば、ＸＯＲゲート２７２から「１」が出力され、スペアメモリセル２６１に欠陥がなけれれば、ＸＯＲゲート２７２から「０」が出力される。
【０１２６】
このように、正規のメモリセル２６０の欠陥の有無の検査結果を縮退データで外部に出力するため、テストモード時に選択回路２７４によって正規のメモリセル２６０を検査するためのＸＯＲゲート２７１を含むテスト回路と接続される通常使用ピン２７３0〜２７３nの本数を削減できる。この時余った通常使用ピン２７３1〜２７３nにスペアメモリセル２６１の検査結果を出力することができ、このテスト専用のピンを設けなくてもよくなり、半導体記憶装置のパッケージを小型化できる。
【０１２７】
また、スペアメモリセル行で救済される複数ビットを並列テストして、これらの縮退テストデータを出力するので、各スペアメモリセル行または列について対応する正規のメモリセルの不良情報を高速に得ることができ、テスト時間を短縮できる。
【０１２８】
同時にアクセス・テストする複数ビットについて、同時に同じデータを書き込み、その後に読み出し、これら複数ビットデータの一致・不一致を検査して、テストデータ中に不良を含むか否かの情報を外部へ出力する。また、同時にアクセス・テストする複数ビットを隣接するメモリセルデータとせずに、物理的に離れたメモリセルデータとすることにより、並列テストビット相互間の干渉によりテスト情報が影響され、誤った判定をするのを防いでいる。
【０１２９】
実施の形態８．
図２９は、この発明の実施の形態８による半導体記憶装置の概要を示すブロック図である。図２９に示す半導体記憶装置と図２８に示す半導体記憶装置が異なる点は、図２９の半導体記憶装置は、メモリセルアレイ１の両側にセンスアンプ２６６ａ，２６６ｂ，２６７ａ，２６７ｂが配置されている点である。
【０１３０】
正規のメモリセルの置換を行う際は、正規のメモリセルのセンスアンプが配置されている側と同じ側にセンスアンプが配置されているスペアメモリセル列を用いて行う。例えば、センスアンプ２６６ａに接続されるビット線対２６４ａを用いてデータを読み出す正規のメモリセル２６０は、センスアンプ２６７ａに接続されるビット線対２６５ａを用いてデータを読み出すスペアメモリセル２６１で置換するのであり、ビット線対２６５ｂを用いてデータを読み出すスペアメモリセル２６１で置換することはない。
【０１３１】
欠陥救済時に正規のメモリセルとスペアメモリセルを同時にアクセスする。例えば、正規のメモリセルに対しては複数ビット並列テストによる縮退テストデータを出力し、スペアメモリセルのテストデータとしては通常アクセスデータを出力する。そして、正規のメモリセルの縮退テストデータＤＱ０を通常使用ピン２７３0に出力し、スペアメモリセルのテストデータＤＱ２を通常使用ピン２７３2に出力する。また、正規のメモリセルの縮退テストデータＤＱ１を通常使用ピン２７３1に出力し、スペアメモリセルのテストデータＤＱ３を通常使用ピン２７３3に出力する。このように正規のメモリセルを置換する関係にあるスペアメモリセルのデータを対にして同時に出力することにより、複数の正規のメモリセルと複数のスペアメモリセルの不良情報を同時に得ることができ、テスト時間を短縮できる。
【０１３２】
欠陥救済時に正規のメモリセルアレイ中で同じスペアメモリセル行または列で救済される複数ビットを並列テストして、これらの縮退テストデータＤＱ０，ＤＱ１を通常使用ピン２７３0，２７３1に出力する一方、スペアメモリセル行または列からは当該対応するスペアメモリセルのデータＤＱ２，ＤＱ３を出力することにより、各スペアメモリセル行または列について対応する正規のメモリセルの不良情報を高速に得ることができ、テスト時間を短縮し、救済判定アルゴリズムの簡略化が図れる。
【０１３３】
図３５はこのような救済判定のアルゴリズムを示すフローチャートである。ステップＳＴ２０で、最初にテストするメモリセルのアドレスを読み込む。読み込んだアドレスに対応するメモリセルと同じワード線２６２上に並ぶ複数のメモリセルに同じデータを書き込む。これらのメモリセルからデータを読み出す（ステップＳＴ２１）。これら複数ビットデータの一致、不一致を検査して（ステップＳＴ２２，ＳＴ２３）、テストデータ中に不良を含むか否かの情報を外部へ出力する。
【０１３４】
同じ行にある正規のメモリセル２６０とスペアメモリセル２６１を同時にテストすることにより、ステップＳＴ２２，ＳＴ２３を同時に行うことができ、救済判定アルゴリズムの簡略化が図れる。
【０１３５】
このとき、同時にアクセスしてテストする複数ビットを隣接するメモリセルデータとせずに、物理的に離れたメモリセルデータとすることにより、並列テストビット相互間の干渉によりテスト情報が影響され、誤った判定をするのを防ぐことができる。
【０１３６】
なお、上記の実施の形態４〜６で、縮退ビットテスト出力は、専用のテストデータ出力端子に出力してもよいし、並列データ入出力方式において、複数のデータ入出力端子の１つにノーマルセルのテストデータを入出力し、他の１つにスペアセルのテストデータを入出力してもよい。後者では、余分なテスト用端子を必要とせず、チップ面積の削減やパッケージの端子数の削減が図れる。
【０１３７】
実施の形態９．
図３６は、この発明の実施の形態９による半導体記憶装置の通常使用ピンと通常使用ピンの入出力モードを切り換える切換回路の構成を示す回路図である。図３６において、ＳＧ０〜ＳＧｍ＋１は通常使用ピン２７３0〜２７３m+1に接続されてデータＤＱ０〜ＤＱｍ＋１を出力するための切換回路である。切換回路ＳＧ０〜ＳＧｍは、ライトイネーブル信号ＷＥによってデータＤＱ０〜ＤＱｍ＋１を通常使用ピン２７３0〜２７３m+1に出力させるか否かの切換を行う。ライトイネーブル信号ＷＥがハイレベルのときは、データＤＱ０〜ＤＱｍ＋１を伝達する経路が切断され、データＤＱ０〜ＤＱｍ＋１は通常使用ピンに出力されない。
【０１３８】
切換回路ＳＧ０は、データＤＱ０を反転して出力するインバータ３００と、ライトイネーブル信号ＷＥとインバータ３００の出力の否定論理和を出力するＮＡＮＤゲート３０１と、ライトイネーブル信号ＷＥとデータＤＱ０の否定論理和を出力するＮＡＮＤゲート３０２と、電源電位点と通常使用ピン２７３0にそれぞれソースとドレインを接続されてゲートでＮＡＮＤゲート３０１の出力を受けるＮチャネルＭＯＳトランジスタ３０３と、接地電位点と通常使用ピン２７３0にそれぞれドレインとソースを接続されてゲートでＮＡＮＤゲート３０２の出力を受けるＮチャネルＭＯＳトランジスタ３０４とで構成されている。
切換回路ＳＧ１〜ＳＧｍも切換回路ＳＧ０と同様の構成を有している。
【０１３９】
切換回路ＳＧｍ＋１は、テスト信号ＴＥを反転して出力するインバータ３０５と、インバータ３０５の出力によってデータＤＱｍ＋１の伝達を制御されるトランスファゲート３０６と、トランスファゲート３０６の出力端と接地電位点の間に接続されてテスト信号ＴＥによってトランスファゲート３０６の出力端を接地電位に選択的に固定するＮチャネルＭＯＳトランジスタ３０７と、トランスファゲート３０６の出力端に現れた信号を反転するインバータ３０８と、ライトイネーブル信号ＷＥとインバータ３０８の出力の否定論理和を出力するＮＡＮＤゲート３０９と、ライトイネーブル信号ＷＥとトランスファゲート３０６の出力端に現れる信号の否定論理和を出力するＮＡＮＤゲート３１０と、電源電位点と通常使用ピン２７３m+1にそれぞれソースとドレインを接続されてゲートでＮＡＮＤゲート３０９の出力を受けるＮチャネルＭＯＳトランジスタ３１１と、接地電位点と通常使用ピン２７３0にそれぞれドレインとソースを接続されてゲートでＮＡＮＤゲート３１０の出力を受けるＮチャネルＭＯＳトランジスタ３１２とで構成されている。
縮退データを通常使用ピンから出力することで、余った通常使用ピンを用いてテストモードシグネチャ信号を出力することができる。
これは、図１のように通常使用時（ノーマルモード時）にはデータ入出力端子として作用する端子ＤＱ１〜ｎのうち、縮退データ入出力モードに入った時（ＴＥ＝Ｈ）に、縮退データ入出力に用いる端子ＤＱ０〜ＤＱｍ以外に余った端子ＤＱｍ＋１〜ＤＱｎを用いて、テストモードに入っていることを確認するための信号を出力することができる。
【０１４０】
これにより、テストモードイン動作が誤動作により正しく行われていない場合にこれを検出し、外部へシグネチャ信号として出力するので、外部からこれを知ることができ、テストの信頼性を増し、誤ったテストを避けることができる。
【０１４１】
【発明の効果】
以上のように請求項１記載の発明の半導体記憶装置によれば、テストモード時に、メモリセルアレイのアドレスの指定を行うアドレス信号で、該スペアロウデコーダおよび該スペアコラムデコーダを用いずにスペアメモリセル行またはスペアメモリセル列のうちの少なくとも一方を通常モード時のタイミングで選択状態にするよう構成されているので、正規のメモリセルとスペアメモリセルからデータを読み書きするための通常の構成を変更することなく、テストモード時に、通常モード時に用いられるアドレス信号を用いてテストを行うことができ、スペアメモリセルをテストするための機能を加えるために変更しなければならない箇所を少なくできるという効果がある。
【０１４２】
また請求項１記載の発明の半導体記憶装置によれば、アクセス手段が、第３のスペアメモリセルにアクセスできるよう構成されているので、欠陥のある正規のメモリセルをスペアメモリセルで置換したときに発生する半導体記憶装置の不良の数を削減することができるという効果がある。
【０１４３】
さらに請求項１記載の発明の半導体記憶装置によれば、テストモード時にスペアメモリセルのアドレスを選択するための専用のアドレス信号を必要としないのでアドレス信号で指定するアドレス数を減らして通常モード時にアドレス信号を入出力するための回路規模を削減できるという効果がある。
【０１４５】
また請求項１記載の発明の半導体記憶装置によれば、変換手段により通常ロウアドレス信号および通常コラムアドレス信号を変換してテストロウデコーダに与えるテストコロウアドレス信号とテストコラムデコーダに与えるテストコラムアドレス信号とを生成するので、外部から与えるアドレス信号で指定するアドレス数を削減できるという効果がある。
【０１４６】
請求項２記載の発明の半導体記憶装置によれば、第１ないし第３のスペアメモリセルを選択するためのアドレス信号を生成するときに、通常アドレス信号に付加アドレス信号を加えるので、外部から与えるアドレス信号で指定するアドレス数を削減できるという効果がある。
【０１４７】
請求項３記載の発明の半導体記憶装置によれば、制御信号が入力されない状態では通常モードに設定されているので、完成品にするときに通常モードに設定する手間を省くことができるという効果がある。
【０１４８】
請求項４記載の発明の半導体記憶装置によれば、アクセス手段は、正規ロウデコーダとの間および正規コラムデコーダとの間で、正規ロウデコーダと同一構成の部分および正規コラムデコーダと同一構成の部分をそれぞれ共有するよう構成されているので、構成を簡略化できるという効果がある。
【０１４９】
請求項５記載の発明の半導体記憶装置によれば、テストモード時に与えられるアドレス信号のアクセス手段への入力タイミングが、通常モード時に正規ロウデコーダに与えられる通常ロウアドレス信号および正規コラムデコーダに与えられる通常コラムアドレス信号の入力タイミングとほぼ同一に設定されているので、通常モード時とテストモード時の信号の与え方を同じようにでき、取り扱いやすくすることができるという効果がある。
請求項６記載の発明の半導体記憶装置によれば、テストモード時に、第１ないし第３のスペアメモリセルにアクセスするためのアクセス手段とを備えるので、テストモード時に、通常モード時に用いられるアドレス信号を用いてテストを行うことができ、スペアメモリセルをテストするための機能を加えるために変更しなければならない箇所を少なくできる。また、該アクセス手段は、第３のスペアメモリセルにアクセスすることが可能であるので、欠陥のある正規のメモリセルをスペアメモリセルで置換したときに発生する半導体記憶装置の不良の数を削減することができるという効果がある。また、アクセス手段は、テストモード時に、第１ないし第３のスペアメモリセルを選択するために通常ロウアドレス信号および通常コラムアドレス信号をデコードした信号を用いるので、テストモード時に、通常モード時に用いられるアドレス信号を用いてテストを行うことができる。
請求項７記載の発明の半導体記憶装置によれば、アクセス手段は、テストロウアドレス信号とテスト列アドレス信号を生成する変換手段と、正規の行およびスペアメモリセル行を選択するためにテストロウアドレス信号をデコードするテストロウデコーダと、正規の列およびスペアメモリセル列を選択するためにテスト列アドレス信号をデコードするテストコラムデコーダとを備えるので、テストモード時に、通常モード時に用いられるアドレス信号を用いてテストを行うことができる。
請求項８記載の発明の半導体記憶装置によれば、アクセス手段は、制御信号が印加されない場合は通常モードに設定するので、完成品にするときに通常モードに設定する手間を省くことができるという効果がある。
請求項９記載の発明の半導体記憶装置によれば、アクセス手段は、正規ロウデコーダとの間および正規コラムデコーダとの間で、正規ロウデコーダと同一構成の部分および正規コラムデコーダと同一構成の部分をそれぞれ共有するので、構成を簡略化できるという効果がある。
請求項１０記載の発明の半導体記憶装置によれば、第１ないし第３のスペアメモリセルを選択するためのアドレス信号を生成するときに、通常アドレス信号に付加アドレス信号を加えるので、外部から与えるアドレス信号で指定するアドレス数を削減できるという効果がある。
請求項１１記載の発明の半導体記憶装置によれば、制御信号が入力されない状態では通常モードに設定されているので、完成品にするときに通常モードに設定する手間を省くことができるという効果がある。
請求項１２記載の発明の半導体記憶装置によれば、アクセス手段は、正規ロウデコーダとの間および正規コラムデコーダとの間で、正規ロウデコーダと同一構成の部分および正規コラムデコーダと同一構成の部分をそれぞれ共有するよう構成されているので、構成を簡略化できるという効果がある。
請求項１３記載の発明の半導体記憶装置によれば、テストモード時に与えられるアドレス信号のアクセス手段への入力タイミングが、通常モード時に正規ロウデコーダに与えられる通常ロウアドレス信号および正規コラムデコーダに与えられる通常コラムアドレス信号の入力タイミングとほぼ同一に設定されているので、通常モード時とテストモード時の信号の与え方を同じようにでき、取り扱いやすくすることができるという効果がある。
【０１５０】
請求項１４記載の発明の半導体記憶装置によれば、モード切換信号発生手段により通常使用ピンに入力される信号に応じてモードの切換ができるよう構成されているので、ピン数を増やせさなくてもスペアメモリセルのテストができ、テストのための機能を備える半導体記憶装置のパッケージを小型化できるという効果がある。
【０１５３】
請求項１５記載の発明の半導体記憶装置によれば、複数のスペアメモリセルのデータを縮退することによって複数のスペアメモリセルの欠陥の判定が一度に行え、スペアメモリセルに欠陥の有無の判定を容易にすることができるという効果がある。
【０１５４】
請求項１６記載の発明の半導体記憶装置によれば、複数のスペアメモリセルに同時に同一のデータを書き込むことによってスペアメモリセルのテストの準備を短時間で行えるという効果がある。
【０１５５】
請求項１７および請求項１８記載の発明の半導体記憶装置によれば、欠陥救済時に正規のメモリセルとそれを置換するスペアメモリセルとを同時にテストすることができ、欠陥救済を行う場合にも不良にならない半導体記憶装置を短時間で判別できるという効果がある。
【０１５６】
請求項１９記載の発明の半導体記憶装置によれば、複数の正規のメモリセルと複数のスペアメモリセルに同時に同一のデータを書き込むことによってスペアメモリセルのテストの準備を短時間で行えるという効果がある。
【０１５７】
請求項２０記載の発明の半導体記憶装置によれば、テスト用データ入出力端子を設けることによりテスト用データを入出力する端子と通常使用時のデータを入出力する端子の切換が必要なくなるので、半導体記憶装置の構成を簡易化することができるという効果がある。
【０１５８】
請求項２１記載の発明の半導体記憶装置によれば、テストモードを設けるために出力端子数を増やさなくてもよく、半導体記憶装置のパッケージの小型化が図るという効果がある。
【０１５９】
請求項２２記載の発明の半導体記憶装置によれば、複数のスペアメモリセルに同時に同一のデータを書き込むことによってスペアメモリセルのテストの準備を短時間で行えるという効果がある。
【０１６０】
請求項２３記載の発明の半導体記憶装置によれば、同時にアクセスされる正規のメモリセルとスペアメモリセルとの間にその正規のメモリセルをそのスペアメモリセルが置換するという関係があるので、そのメモリセルに欠陥があるときだけスペアメモリセルの欠陥テストを行えば良く、テストの簡略化が図れるという効果がある。
【０１６１】
請求項２４および請求項２５記載の発明の半導体記憶装置によれば、縮退する複数の正規のメモリセルが同一の特定のスペアメモリセルで置換可能な複数の正規のメモリセルであるため、正規のメモリセルに置換が必要となった場合にテストしなければならないスペアメモリセルを限定でき、テスト時間を短縮できるという効果がある。
【０１６２】
請求項２６記載の発明の半導体記憶装置によれば、モード指示データによって縮退したデータを出力するモードになっていることを知ることができるので、正常にテストが行われているか否かの判断ができるようになり、テスト結果の確度を向上できるという効果がある。
【０１６６】
請求項２７記載の発明の半導体記憶装置によれば、同時に、複数の正規のメモリセルから２個以上の正規のメモリセルを選択すると共に、複数のスペアメモリセルから少なくとも１つのスペアメモリセルを選択するデコーダと、選択された正規メモリセルから読み出したデータが互いに一致しているか否かの検査結果を生成すると共に、選択されたスペアメモリセルから読み出されたデータに対応したテストデータを生成するテスト回路とを備えるので、メモリセルのテストの簡略化が図れるという効果がある。
請求項２８記載の発明の半導体記憶装置によれば、選択されたスペアメモリセルは複数個であり、テストデータは、選択されたスペアメモリセルから読み出されたデータが、互いに一致しているか否かを示しているので、複数のスペアメモリセルに同時に同一のデータを書き込むことによってスペアメモリセルのテストの準備を短時間で行えるという効果がある。
請求項２９記載の発明の半導体記憶装置によれば、テストデータは、選択されたスペアメモリセルから読み出されたデータであるので、メモリセルのテストの簡略化が図れるという効果がある。
請求項３０記載の発明の半導体記憶装置によれば、テスト回路は、所定のメモリセルの検査結果に関連付けられた第１の結果データを複数のデータ出力端子のうちの第１のデータ出力端子に出力すると共に、所定のメモリセルとは異なるメモリセルの検査結果に関連付けられた第２の結果データをデータ出力端子のうちの第２のデータ出力端子に出力するので、複数の正規メモリセルとスペアメモリセルを同時にテストすることによってテスト工程を短縮することができるという効果がある。
請求項３１記載の発明の半導体記憶装置によれば、正規のメモリセルおよびスペアメモリセルの欠陥テストを行うテストモードに関連する信号は、複数のデータ出力端子のうちの余ったものに出力されるので、テストモードを設けるために出力端子数を増やさなくてもよく、半導体記憶装置のパッケージの小型化が図るという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体記憶装置の構成を示すブロック図である。
【図２】 図１に示したメモリセルアレイのアドレスについての概念図である。
【図３】 この発明の実施の形態１による他の半導体記憶装置の構成を示すブロック図である。
【図４】 この発明の正規ロウデコーダの構成の一例を示す部分回路図である。
【図５】 この発明の正規ロウデコーダの構成の一例を示す部分回路図である。
【図６】 この発明の正規ロウデコーダの構成の一例を示す部分回路図である。
【図７】 この発明の実施の形態１によるスペアロウデコーダの構成を示す回路図である。
【図８】 この発明の実施の形態１による制御回路の構成の一部を示す回路図である。
【図９】 この発明の実施の形態１によるスペアロウデコーダの構成を示す回路図である。
【図１０】 この発明の実施の形態１による制御回路の構成の一部を示す回路図である。
【図１１】 この発明の実施の形態１による正規及びスペアコラムデコーダの構成を示す図である。
【図１２】 この発明の実施の形態１による半導体記憶装置の動作を示すタイミングチャートである。
【図１３】 この発明の実施の形態２による半導体記憶装置の構成を示すブロック図である。
【図１４】 図１３に示したメモリセルアレイのアドレスについての概念図である。
【図１５】 図１４に示した変換回路の構成の一例を示すブロック図である。
【図１６】 この発明の実施の形態３による半導体記憶装置の構成を示すブロック図である。
【図１７】 図１６に示したメモリセルアレイのアドレスについての概念図である。
【図１８】 図１６に示した内部ロウアドレス発生回路及び内部コラムアドレス発生回路の構成の一部を示すブロック図である。
【図１９】 スペアアドレス信号の取り込みを示すタイミングチャートである。
【図２０】 メモリセルアレイの欠陥を救済するためのシステムの構成を示すブロック図である。
【図２１】 この発明の実施の形態４による欠陥メモリセルの救済手順を示すフローチャートである。
【図２２】 この発明の実施の形態５による半導体記憶装置の構成の概要を示すブロック図である。
【図２３】 図２２に示したモード切換信号発生回路の構成の一例を示す論理図である。
【図２４】 図２３に示したモード切換信号発生回路の動作を説明するためのタイミングチャートである。
【図２５】 図２３に示したモード切換信号発生回路の動作を説明するためのタイミングチャートである。
【図２６】 電気ヒューズによる欠陥救済機構の構成を示す回路図である。
【図２７】 この発明の実施の形態６による半導体記憶装置の構成の概要を示すブロック図である。
【図２８】 この発明の実施の形態７による半導体記憶装置の構成の概要を示すブロック図である。
【図２９】 この発明の実施の形態８による半導体記憶装置の概要を示すブロック図である。
【図３０】 従来の半導体記憶装置の構成の一部を示す平面図である。
【図３１】 図３０のメモリセルアレイの周辺の状態を示す概念図である。
【図３２】 従来のダイナミック型半導体記憶装置を示す平面図である。
【図３３】 図３２に示したワード線裏打ち領域の構成を示す概念図である。
【図３４】 ダイナミック形半導体記憶装置のメモリセルブロックの構成を示すブロック図である。
【図３５】 実施の形態８による救済判定のアルゴリズムを示すフローチャートである。
【図３６】 この発明の実施の形態９に用いる切換回路の構成を示す回路図である。
【符号の説明】
１ メモリセルアレイ、２ａ，１１２ 正規ロウデコーダ、２ｂ スペアロウデコーダ、３，３Ａ 内部ロウアドレス発生回路、４ａ，１１４ 正規コラムデコーダ、４ｂ スペアコラムデコーダ、５，５Ａ 内部コラムアドレス発生回路、６ 外部アドレス入力端子、９ａ 第１のテストロウデコーダ、９ｂ，１１３第２のテストロウデコーダ、１０ａ 第１のテストコラムデコーダ、１０ｂ，１１５ 第２のテストコラムデコーダ、１１１ 変換回路。
【発明の属する技術分野】
この発明は正規のメモリセルの欠陥を救済するスペアメモリセルを有する半導体記憶装置に関し、特にスペアメモリセルの欠陥の検査に関するものである。
【０００２】
【従来の技術】
図３０は従来のダイナミック型半導体記憶装置（以下ＤＲＡＭという。）の主要部を示す平面図であり、図において、符号１４１は感知増幅器列の配置領域（センスアンプ形成領域）、１４２は記憶素子群の配置領域（メモリセルアレイ）、１４３はメモリセルアレイ１４２の中のセルを選択するためロウアドレス信号で指定されたワード線を活性化するロウデコーダ、１４４はメモリセルアレイ１４２の中のセルを選択するためコラムアドレス信号で指定されたビット線を活性化するためのコラムデコーダである。
【０００３】
図３１は図３０に示した領域１４５の構成の概略を示す概念図である。図３１において、１４６はメモリセルアレイ１４２を構成しているメモリセル、１４７ａは正規のメモリセルが配置されている行に設けられ正規ロウデコーダ１４３ａによって活性／非活性の制御がなされるワード線、１４７ｂはスペアメモリセルが配置されているスペアセル行に設けられスペアロウデコーダ１４３ｂによって活性／非活性の制御がなされるワード線、１４８ａは正規のメモリセルが配置されている正規の行に設けられコラムデコーダ１４４のうちの正規コラムデコーダによって活性／非活性の制御がなされるビット線、１４８ｂはスペアメモリセルが配置されているスペアメモリセル列に設けられコラムデコーダ１４４のうちのスペアコラムデコーダ１４４ｂによって活性／非活性の制御がなされるビット線である。
【０００４】
図３１に示したＤＲＡＭは、欠陥救済のための冗長構成を有している。各メモリセルアレイ１４２は、それぞれ１本または複数本の予備行（スペアロウ）及び予備列（スペアコラム）を備えており、メモリセルが欠陥を含む場合に、レーザヒューズプログラム方式などにより、欠陥を含むメモリセルを含む行または列を、予備の行または列により電気的に置換して、欠陥救済を行う。
【０００５】
図３２は従来のダイナミック型半導体記憶装置を示す平面図である。図３２において、２００はダイナミック形半導体記憶装置の記憶領域、２０１は感知増幅器列の配置領域（センスアンプ形成領域）、２０２は複数列設けられている感知増幅器列の配置領域２０１の間に形成された記憶素子群の配置領域、２０３は比較的低抵抗な金属配線を接続するワード線裏打ち領域、２０４はワード線裏打ち領域２０３とは別の層に比較的高抵抗な配線が形成されセンスアンプ形成領域２０１と交差する領域である。
【０００６】
図３３は、図３２に示したワード線裏打ち領域２０３の構成を示す概念図である。図３３において、２０５は比較的抵抗値が低いアルミニュウム配線、２０６はアルミニウム配線２０５と並列に接続され比較的抵抗値が高いポリサイド配線である。
【０００７】
図３４は、ダイナミック形半導体記憶装置のメモリセルブロックの構成を示すブロック図である。図３４において、１４１ａ，１４１ｃは正規のメモリセルのデータを読み出すためのセンスアンプが形成されているセンスアンプ形成領域、１４１ｂ，１４１ｄはスペアメモリセルのデータを読み出すためのセンスアンプが形成されているセンスアンプ形成領域、１４８ｃは正規のメモリセルから読み出すデータを伝達するビット線対、１４８ｄはスペアメモリセルから読み出すデータを伝達するビット線対であり、図３１と同一符号のものは図３１の同一符号部分に相当する部分である。
【０００８】
【発明が解決しようとする課題】
従来の半導体記憶装置は以上のように構成されており、スペアロウおよびスペアコラムのメモリセルに欠陥を含む場合に、有効に欠陥救済ができないという問題点があった。
【０００９】
この発明は上記のような問題点を解消するためになされたものであり、複数の予備行または列のメモリセルの一部に欠陥を含む場合にも、有効に欠陥救済ができる半導体記憶装置を得ることを目的としている。
【００１０】
【課題を解決するための手段】
第１の発明に係る半導体記憶装置は、正規のメモリセルの読み出し／書き込みを行う通常モードと、前記正規のメモリセルおよび該正規のメモリセルの欠陥救済のために設けられているスペアメモリセルの欠陥テストを行うテストモードとの切り換えが可能な半導体記憶装置であって、前記正規のメモリセルが配置される正規の行および正規の列並びに前記スペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、前記正規のメモリセルにアクセスするための正規ロウデコーダおよび正規コラムデコーダと、前記通常モード時に、前記スペアメモリセル行を選択するためのスペアロウデコーダと、前記通常モード時に、前記スペアメモリセル列を選択するためのスペアコラムデコーダと、前記テストモード時に、前記正規ロウデコーダと前記スペアコラムデコーダとにより選択される第１のスペアメモリセル、前記正規コラムデコーダと前記スペアロウデコーダとにより選択される第２のスペアメモリセル、および前記スペアロウデコーダと前記スペアコラムデコーダとにより選択される第３のスペアメモリセルにアクセスするアクセス手段とを備え、前記テストモード時に、前記メモリセルアレイのアドレスの指定を行うアドレス信号で、該スペアロウデコーダおよび該スペアコラムデコーダを用いずに前記スペアメモリセル行または前記スペアメモリセル列のうちの少なくとも一方を選択状態にし、前記アクセス手段は、前記テストモード時において、前記通常モードで前記正規のメモリセルを選択するための通常ロウアドレス信号と通常コラムアドレス信号をデコードして、前記第１ないし第３のスペアメモリセルを選択し、前記テストモード時に前記通常ロウアドレス信号および前記通常コラムアドレス信号を変換してテストロウアドレス信号とテストコラムアドレス信号とを生成する変換手段と、前記テストモード時に、前記テストロウアドレス信号をデコードして前記正規の行及び前記スペアメモリセル行を選択するテストロウデコーダと、前記テストモード時に、前記テストコラムアドレス信号をデコードして前記正規の列及び前記スペアメモリセル列を選択するテストコラムデコーダとを備えることを特徴とする。
【００１５】
第２の発明に係る半導体記憶装置は、第１の発明の半導体記憶装置において、前記アクセス手段は、前記テストモード時において、前記通常モードで前記正規のメモリセルを選択するための通常アドレス信号および該通常アドレス信号に付加して与えられる付加アドレス信号をデコードすることにより、前記正規のメモリセルおよび前記第１ないし第３のスペアメモリセルの選択を行うことを特徴とする。
【００１６】
第３の発明に係る半導体記憶装置は、第１または第２の発明の半導体記憶装置において、前記アクセス手段は、制御信号によって、前記通常モードと前記テストモードの切り換えを行い、前記制御信号が入力されない状態では前記通常モードに設定されていることを特徴とする。
【００１７】
第４の発明に係る半導体記憶装置は、第１〜第３の発明のうちのいずれかの半導体記憶装置において、前記アクセス手段は、前記通常モードと前記テストモードにおいて、前記正規ロウデコーダとの間および前記正規コラムデコーダとの間で、前記正規ロウデコーダと同一構成の部分および前記正規コラムデコーダと同一構成の部分をそれぞれ共有することを特徴とする。
【００１８】
第５の発明に係る半導体記憶装置は、第４の発明の半導体記憶装置において、前記テストモード時に与えられるアドレス信号の前記アクセス手段への入力タイミングが、前記通常モード時に前記正規ロウデコーダに与えられる前記通常ロウアドレス信号および前記正規コラムデコーダに与えられる前記通常コラムアドレス信号の入力タイミングとほぼ同一に設定されていることを特徴とする。
第６の発明に係る半導体記憶装置は、複数の正規の行および複数の正規の列の交点に位置する複数の正規のメモリセルと、前記正規の列と少なくとも１つのスペアメモリセル行との交点に位置する複数の第１のスペアメモリセルと、前記正規の行と少なくとも１つのスペアメモリセル列の交点に位置する複数の第２のスペアメモリセルと、前記スペアメモリセル行および前記スペアメモリセル列の交点に位置する少なくとも１つの第３のスペアメモリセルと、前記正規のメモリセル並びに前記第１ないし第３のスペアメモリセルの読み出し／書き込みが可能な通常モード時に、前記正規の行を選択するために通常ロウアドレス信号をデコードする正規ロウデコーダと、前記通常モード時に、前記スペアメモリセル行を選択するために前記通常ロウアドレス信号をデコードするスペアロウデコーダと、前記通常モード時に、前記正規の列を選択するために通常コラムアドレス信号をデコードする正規コラムデコーダと、前記通常モード時に、前記スペアメモリセル列を選択するために前記通常コラムアドレス信号をデコードするスペアコラムデコーダと、前記正規のメモリセルおよび前記第１ないし第３のスペアメモリセルの欠陥テストを行うテストモード時に、前記第１ないし第３のスペアメモリセルにアクセスするためのアクセス手段とを備え、前記アクセス手段は、前記テストモード時に、前記スペアメモリセル行および前記スペアメモリセル列を選択するために、前記通常ロウアドレス信号および前記通常コラムアドレス信号をデコードし、そのデコードされた信号に基づいて前記第１ないし第３のスペアメモリセルを選択することを特徴とする。
第７の発明に係る半導体記憶装置は、第６の発明の半導体記憶装置において、前記アクセス手段は、前記テストモード時に、前記通常ロウアドレス信号および前記通常コラムアドレス信号を変換してテストロウアドレス信号とテスト列アドレス信号を生成する変換手段と、前記テストモード時に、前記正規の行および前記スペアメモリセル行を選択するために前記テストロウアドレス信号をデコードするテストロウデコーダと、前記テストモード時に、前記正規の列および前記スペアメモリセル列を選択するために前記テスト列アドレス信号をデコードするテストコラムデコーダとを備えることを特徴とする。
第８の発明に係る半導体記憶装置は、第６の発明の半導体記憶装置において、前記アクセス手段は、制御信号に応じて通常モードとテストモードとの切り替えを実行し、前記制御信号が印加されない場合は前記通常モードに設定することを特徴とする。
第９の発明に係る半導体記憶装置は、第６の発明の半導体記憶装置において、前記アクセス手段は、前記通常モードと前記テストモードにおいて、前記正規ロウデコーダとの間および前記正規コラムデコーダとの間で、前記正規ロウデコーダと同一構成の部分および前記正規コラムデコーダと同一構成の部分をそれぞれ共有することを特徴とする。
第１０の発明に係る半導体記憶装置は、第６の発明の半導体記憶装置において、前記アクセス手段は、前記テストモード時において、前記通常モードで前記正規のメモリセルを選択するための通常アドレス信号および該通常アドレス信号に付加して与えられる付加アドレス信号をデコードすることにより、前記正規のメモリセルおよび前記第１ないし第３のスペアメモリセルの選択を行うことを特徴とする。
第１１の発明に係る半導体記憶装置は、第６〜１０の発明の半導体記憶装置において、前記アクセス手段は、制御信号によって、前記通常モードと前記テストモードの切り換えを行い、前記制御信号が入力されない状態では前記通常モードに設定されていることを特徴とする。
第１２の発明に係る半導体記憶装置は、第６〜１１の発明の半導体記憶装置において、前記アクセス手段は、前記通常モードと前記テストモードにおいて、前記正規ロウデコーダとの間および前記正規コラムデコーダとの間で、前記正規ロウデコーダと同一構成の部 分および前記正規コラムデコーダと同一構成の部分をそれぞれ共有することを特徴とする。
第１３の発明に係る半導体記憶装置は、第１２の発明の半導体記憶装置において、前記テストモード時に与えられるアドレス信号の前記アクセス手段への入力タイミングが、前記通常モード時に前記正規ロウデコーダに与えられる前記通常ロウアドレス信号および前記正規コラムデコーダに与えられる前記通常コラムアドレス信号の入力タイミングとほぼ同一に設定されていることを特徴とする。
【００１９】
第１４の発明に係る半導体記憶装置は、第６の発明の半導体記憶装置において、前記メモリセルアレイ、アクセス手段または周辺回路を通常動作させるための信号入出力に用いる通常使用ピンと、前記通常使用ピンに入力される信号を検出し、所定の信号が検出されたときに、前記アクセス手段を用いて前記スペアメモリセルにアクセスするモードに入るようにモードを切り換えるための信号を発生するモード切り換え信号発生手段を備えて構成される。
【００２２】
第１５の発明に係る半導体記憶装置は、第６の発明の半導体記憶装置において、前記スペアメモリセルをアクセスするモードにおいて、複数のスペアメモリセルのデータを縮退して外部へ出力する演算およびデータ出力部とを備えて構成される。
【００２３】
第１６の発明に係る半導体記憶装置は、第６の発明の半導体記憶装置において、前記スペアメモリセルをアクセスするモードにおいて、複数のスペアメモリセルに同時に同一データを書き込むことを特徴とする。
【００２４】
第１７の発明に係る半導体記憶装置は、正規のメモリセルが配置される正規の行および正規の列並びにスペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、所定の動作モードにおいて、前記正規のメモリセルと前記スペアメモリセルを同時にアクセス可能なアクセス手段と、前記アクセス手段が前記所定の動作モードになっているときに、前記アクセス手段によってアクセスして得た複数の正規のメモリセルとスペアメモリセルのデータを縮退して外部へ出力する演算およびデータ出力部を備え、同時にアクセスされる複数の正規のメモリセルとスペアメモリセルとは、欠陥救済時に、該正規のメモリセルが該スペアメモリセルに置換される関係にあり、前記演算およびデータ出力部は、複数の正規のメモリセルのデータとスペアメモリセルのデータとをそれぞれ別のＸＯＲゲートにより縮退することを特徴とする。
第１８の発明に係る半導体記憶装置は、第１７の発明の半導体記憶装置において、前記演算およびデータ出力部は、それぞれ別の前記ＸＯＲゲートにより縮退された前記複数の正規のメモリセルのデータの縮退データおよび前記スペアメモリセルのデータの縮退データを、それぞれ別の端子から出力することを特徴とする。
【００２５】
第１９の発明に係る半導体記憶装置は、第１７または第１８の発明の半導体記憶装置において、前記所定の動作モードにおいて、複数ビットの正規のメモリセルおよびスペアメモリセルに同時に同一データを書き込むことを特徴とする。
【００２６】
第２０の発明に係る半導体記憶装置は、第１５〜第１９の発明のうちのいずれかの半導体記憶装置において、欠陥テストを行うテストモードにおいて、前記正規のメモリセルと前記スペアメモリセルに同時にアクセスし、前記正規のメモリセルのデータは通常使用時に該正規のメモリセルに用いられる通常データ入出力端子から入出力され、前記スペアメモリセルのデータは該スペアメモリセル専用に設けられたテスト用データ入出力端子から入出力されることを特徴とする。
【００２７】
第２１の発明に係る半導体記憶装置は、正規のメモリセルが配置される正規の行および正規の列並びにスペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、前記メモリセルアレイのデータの入出力を行う通常モードにおいて、読み出したデータを出力する複数の出力端子と、欠陥救済のための前記メモリセルアレイの前記スペアメモリセル行および前記スペアメモリセル列に配置されたスペアメモリセルにアクセスするアクセス手段とを備え、前記アクセス手段は、前記通常モードとは異なる欠陥救済が可能か否かの判断を行うためのテストモード時に、前記正規のメモリセルから読み出したデータを縮退して前記複数の出力端子の一部から出力し、前記スペアメモリセルから読み出したデータを前記複数の出力端子のうちの余った出力端子から出力することを特徴とする。
【００２８】
第２２の発明に係る半導体記憶装置は、第２１の発明の半導体記憶装置において、前記スペアメモリセルから読み出したデータを縮退して出力することを特徴とする。
【００２９】
第２３の発明に係る半導体記憶装置は、第２１の発明の半導体記憶装置において、前記テストモード時に同時にアクセスされる正規のメモリセルとスペアメモリセルとは、欠陥救済時に、該正規のメモリセルを該スペアメモリセルで置換する関係にあることを特徴とする。
【００３０】
第２４の発明に係る半導体記憶装置は、正規のメモリセルが配置される正規の行および正規の列並びにスペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、欠陥救済のための前記メモリセルアレイの前記スペアメモリセル行および前記スペアメモリセル列に配置されたスペアメモリセルにアクセスするアクセス手段とを備え、前記アクセス手段は、特定のスペアメモリセルで置換可能な複数の正規のメモリセルに同時にアクセスして前記複数の正規のメモリセルから読み出されたデータを縮退し、当該縮退したデータと前記特定のスペアメモリセルのデータとをそれぞれ個別に出力可能であることを特徴とする。
第２５の発明に係る半導体記憶装置は、第２４の発明の半導体記憶装置において、前記複数の正規のメモリセルおよび前記スペアメモリセルがそれぞれ接続する複数のセンスアンプをさらに備え、前記複数のセンスアンプは、前記メモリセルアレイを挟んで両側に配置され、前記特定のスペアメモリセルとそれで置換可能な前記複数の正規のメモリセルとは、前記メモリセルアレイの同じ側に配置された前記センスアンプに接続される関係にあることを特徴とする。
【００３１】
第２６の発明に係る半導体記憶装置は、第１５，１７，２１〜２５の発明の半導体記憶装置において、正規のメモリセルが配置される正規の行および正規の列並びにスペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、欠陥救済のための前記メモリセルアレイの前記スペアメモリセル行および前記スペアメモリセル列に配置されたスペアメモリセルにアクセスするアクセス手段と、縮退してデータを出力する際に、縮退してデータを出力するモードであることを示すモード指示データを出力することを特徴とする。
【００３５】
第２７の発明に係る半導体記憶装置は、複数の正規のメモリセルと、複数のスペアメモリセルと、同時に、前記複数の正規のメモリセルから２個以上の正規のメモリセルを選択すると共に、前記複数のスペアメモリセルから少なくとも１つのスペアメモリセルを選択するデコーダと、前記選択された正規メモリセルから読み出したデータが互いに一致しているか否かの検査結果を生成すると共に、前記選択されたスペアメモリセルから読み出されたデータに対応したテストデータを生成するテスト回路とを備えることを特徴する。
第２８の発明に係る半導体記憶装置は、第３５の発明に係るの半導体記憶装置において、前記選択されたスペアメモリセルは複数個であり、前記テストデータは、前記選択されたスペアメモリセルから読み出されたデータが、互いに一致しているか否かを示していることを特徴する。
第２９の発明に係る半導体記憶装置は、第３５の発明に係るの半導体記憶装置において、前記テストデータは、前記選択されたスペアメモリセルから読み出されたデータであることを特徴とする。
第３０の発明に係る半導体記憶装置は、第３５の発明に係るの半導体記憶装置において、前記正規のメモリセル並びに前記スペアメモリセルの読み出し／書き込みが可能な通常モード時において、読み出したデータを出力するための複数のデータ出力端子をさらに備え、前記テスト回路は、所定のメモリセルの前記検査結果に関連付けられた第１の結果データを前記複数のデータ出力端子のうちの第１のデータ出力端子に出力すると共に、前記所定のメモリセルとは異なるメモリセルの前記検査結果に関連付けられた第２の結果データを前記データ出力端子のうちの第２のデータ出力端子に出力することを特徴とする。
第３１の発明に係る半導体記憶装置は、第３８の発明に係るの半導体記憶装置において、前記正規のメモリセルおよび前記スペアメモリセルの欠陥テストを行うテストモードに関連する信号は、前記複数のデータ出力端子のうちの余ったものに出力されることを特徴とする。
【００３６】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１による半導体記憶装置について説明する。図１はこの発明の実施の形態１によるＤＲＡＭの構成の概要を示すブロック図である。図１において、１は欠陥救済のためのスペアメモリセルを含むメモリセルアレイ、２ａはメモリセルアレイ１の正規の行のうちのデータの読み出しあるいは書き込みの対象となる行を指定するための正規ロウデコーダ、２ｂは欠陥救済がされた時にメモリセルアレイ１のスペアメモリセル行のうちのデータの読み出しあるいは書き込みの対象となるスペアメモリセル行を指定するためのスペアロウデコーダ、３はメモリセルアレイ１における書き込みあるいは読み出しの対象となる行を指定するためのロウアドレス信号を発生する内部ロウアドレス発生回路、４ａはメモリセルアレイ１の正規の列のうちのデータの読み出しあるいは書き込みの対象となる列を指定するための正規コラムデコーダ、４ｂは欠陥救済がされた時にメモリセルアレイ１のスペアメモリセル列のうちのデータの読み出しあるいは書き込みの対象となる列を指定するためのスペアコラムデコーダ、５はメモリセルアレイ１における書き込みあるいは読み出しの対象となる列を指定するためのコラムアドレス信号をを発生する内部コラムアドレス発生回路、６はＤＲＡＭ５００の外部から与えられるアドレス信号を受ける外部アドレス入力端子、７ａは正規の行に設けられたワード線、７ｂはスペアメモリセル行に設けられたスペアワード線、８ａは正規の列に設けられたビット線、８ｂはスペアメモリセル列に設けられたスペアビット線である。なお、図１では多数設けられているワード線７ａ，７ｂやビット線８ａ，８ｂは端にあるもののみを記載して他は図示省略している。
【００３７】
メモリセルアレイ１は、正規ロウデコーダ２ａと正規コラムデコーダ４ａによって選択される正規のメモリセルが配置されている領域１Ａ、スペアロウデコーダ２ｂと正規コラムデコーダ４ａによって選択されるスペアメモリセルが配置されている領域１Ｂ、正規ロウデコーダ２ａとスペアコラムデコーダ４ｂによって選択されるスペアメモリセルが配置されている領域１Ｃ、スペアロウデコーダ２ｂとスペアコラムデコーダ４ｂによって選択されるスペアメモリセルが配置されている領域１Ｄを含んでいる。
【００３８】
通常動作時（以下、通常モード時ともいう。）は、上記の構成でメモリセルアレイ１中のメモリセルが選択される。
領域１Ａに配置された正規のメモリセルに欠陥がない場合に、ＤＲＡＭは、正規ロウデコーダ２ａと正規コラムデコーダ４ａによってメモリセルを選択する。そして、正規のメモリセル中に欠陥がある場合には、そのメモリセルが配置されている行または列を使用しないように設定し、その行あるいは列に換えてスペアメモリセル行あるいはスペアメモリセル列を使用するため、正規ロウデコーダ２ａとスペアロウデコーダ２ｂの両方、あいるは正規コラムデコーダ４ａとスペアコラムデコーダ４ｂの両方を用いる。
【００３９】
図１において、符号９ａは欠陥救済の前のメモリセルアレイ１の欠陥テストを行うテストモード時に正規の行を選択するための第１のテストロウデコーダ、９ｂはテストモード時にスペアメモリセル行を指定するための第２のテストロウデコーダ、１０ａはテストモード時に正規の列を選択するための第１のテストコラムデコーダ、１０ｂはテストモード時にスペアメモリセル列を選択するための第２のテストコラムデコーダ、１１は第１及び第２のテストロウデコーダ９ａ，９ｂ並びに第１及び第２のテストコラムデコーダ１０ａ，１０ｂを制御する制御回路、１２は制御回路１１に与える制御信号ＳＲＴを受ける入力端子、１３は制御回路１１に与える制御信号ＳＣＴを受ける入力端子である。
【００４０】
テストモード時に、ＤＲＡＭに与えられる外部アドレス信号Ａｄｄも通常モード時にＤＲＡＭに与えられるものと同じビット数である。ところが、テストをする対象であるメモリセルアレイ１のメモリセル数、行数、及び列数はスペアメモリセルの分増加している。そこで、テストの対象となる領域を、４つの領域１Ａ〜１Ｄに分割して、各領域１Ａ〜１Ｄのテスト時期をずらすことによって外部アドレス信号Ａｄｄの種類を増やすことなくテストを行っている。
スペアメモリセルのテストは、テストパッドに信号ＳＲＴ，ＳＣＴを外部から与えることにより行う。表１に示すように、これら２ビットの制御信号ＳＲＴ，ＳＣＴによって４つの状況の切り換えを行う。そしてスペアロウ領域、スペアコラム領域、および両者の交点のクロスポイント領域を個別にテストする。表１では、個別にテストされる図１の領域１Ａ〜１Ｄをそれぞれ正規セル領域、スペアロウ領域、スペアコラム領域、クロスポイント領域と呼ぶ。
【００４１】
【表１】
図２は、通常ロウアドレスＲＡ0-n、通常コラムアドレスＣＡ0-m、スペアロウアドレスＳＲ0-3及びスペアコラムアドレスＳＣ0-3と、正規セル領域、スペアロウ領域、スペアコラム領域、クロスポイント領域との関係を示す概念図である。ここでは、スペアメモリセル行及びスペアメモリセル列が各４本ずつの例を示している。
【００４３】
図１の制御回路１１が信号ＮＲＥにより正規ロウデコーダ９ａを非動作状態とし、信号ＳＲＥによりスペアロウデコーダ９ｂを動作状態となるように制御することにより、表１に示すように、例えば、スペアロウアドレスＳＲ0-3として、通常ロウアドレスＲＡ0-3を用いてスペアコラム領域のメモリセルを選択することが可能になる。
【００４４】
同様に、制御回路１１が信号ＮＣＥにより正規ロウデコーダ４ａを非動作状態とし、信号ＳＣＥによりスペアロウデコーダ１０ｂを動作状態となるように制御することにより、表１に示すように、例えば、スペアコラムアドレスＳＣ0-3として、通常コラムアドレスＣＡ0-3を用いてスペアコラム領域のメモリセルを選択することが可能になる。
【００４５】
(1)スペアロウ領域のテストは次のように行う。
ＳＲＴ＝“１”を入力することによりテストモードに入り、内部ロウアドレス発生回路３から出力されるロウアドレス信号によりロウアドレスＲＡ0-3の指定がなされて４本のスペアメモリセル行のうちの１本が選択される。その後に内部コラムアドレス発生回路５から与えられるコラムアドレス信号によりコラムアドレスＣＡ0-mの指定がなされて正規の列のうちのいずれかが選択される。このように、第２のテストロウデコーダ９ｂと第１のテストコラムデコーダ１０ａにより、スペアロウ領域上のセルのアクセスアドレスが指定される。
【００４６】
(2)スペアコラム領域のテストは次のように行う。
ＳＣＴ＝“１”を入力することによりテストモードに入り、ロウアドレス信号によりロウアドレスＲＡ0-nの指定がなされて正規の行のうちのいずれかが選択される。その後に入力されるコラムアドレス信号によりコラムアドレスＣＡ0-3の指定がなされて４本のスペアロウのうちの１本が選択される。このように、第１のテストロウデコーダ９ａと第２のテストコラムデコーダ１０ｂによりスペアコラム領域上のセルのアクセスアドレスの指定がなされる。
【００４７】
(3)クロスポイント領域のテスト（スペアロウ／コラム）は次のように行う。ＳＲＴ＝“１”，ＳＣＴ＝“１”を入力することによりテストモードに入り、ロウアドレス信号によりロウアドレスＲＡ0-3の指定がなされて４本のスペアメモリセル行のうちのいずれかが選択される。その後に入力されるコラムアドレス信号によりコラムアドレスＣＡ0-3の指定がなされて４本のスペアメモリセル列のうちのいずれかが選択される。このように、第２のテストデコーダ９ｂと第２のテストデコーダ１０ｂとにより、４本のスペアロウおよび４本のスペアコラムの交点のセルのアクセスアドレスを指定する。
【００４８】
このように、通常使用するアドレスピン（外部アドレス入力端子６）からの外部アドレス信号を基に従来と同様に内部ロウドレス発生回路３が発生するロウアドレス信号と内部コラムアドレス発生回路５が発生するコラム信号とにより、簡単に、スペア領域のメモリセルのアドレス指定ができ、指定されたスペアメモリセルへのアクセスが支障なく行われる。
【００４９】
ＤＲＡＭ等の半導体記憶装置において歩留り向上を目的として、不良ビットを救済するために冗長メモリセルを備えることが一般的になっているが、この実施の形態１による半導体記憶装置では、この冗長メモリセルが不良であるか否かを欠陥救済の前に知ることができ、欠陥を含むスペアロウあるいはスペアコラムを、欠陥救済に使用しないことにより、スペアロウあるいはスペアコラムによる欠陥救済を行ったにも係わらず、スペアロウメモリセルあるいはスペアコラムメモリセルに欠陥があったために不良になることによる欠陥救済の失敗が起こることを防ぐことができ、欠陥救済成功率を向上することができる。
【００５０】
なお、このようなテストパッドＳＲＴ、ＳＣＴに何も入力しない場合（入力フローティングの場合）は、通常アクセスが行われるノーマルモードになるように構成しておく。そのように構成することで、パッケージ後には支障なく通常モード動作が行われる。
【００５１】
また、図１に示した第１のテストロウデコーダ９ａと正規ロウデコーダ２ａとはほぼ同じ構成であるため、図３に示すように一つのロウデコーダを第１のテストロウデコーダ及び正規ロウデコーダとして共用することができる。第１のテストコラムデコーダ１０ａと正規コラムデコーダ４ａとについても同様である。
【００５２】
次に、図３に示したＤＲＡＭの構成を詳細に説明する。図４、図５及び図６は、図３における正規ロウデコーダ２ａの構成を示す回路図である。図４において、２０はワード線ＷＬ０を活性化するためのワードドライバ、２１はワード線ＷＬ０に接続されたゲートと昇圧された電源電圧Ｖｐｐが与えられるソースとワードドライバ２０の入力端に接続されたドレインとを持ちワードドライバ２０の出力を保持させるためのＰチャネルＭＯＳトランジスタ、２２はワードドライバ２０の入力端に接続されたドレインと電源電圧Ｖｐｐが与えられるソースと信号／ＷＤＰが与えられるゲートとを持ちワードドライバ２０のプリチャージを行うためのＰチャネルＭＯＳトランジスタ、２３は信号ＲＸ０が与えられる制御端子を有し最終的なデコードを行うためのゲート、２４はプリデコードされた内部ロウアドレス信号Ｘｉ，Ｘｊを入力とするＡＮＤゲートである。ＡＮＤゲート２４の出力によって選択される可能性のあるワード線は、ワード線ＷＬ０〜ＷＬ３の４本である。ワード線ＷＬ１〜ＷＬ３はそれぞれ信号ＲＸ１〜ＲＸ３で選択されるがワード線ＷＬ１〜ＷＬ３を駆動する回路の構成は、上述のワード線ＷＬ０を駆動する回路の構成と同じであるため、説明を省略する。また、ロウデコーダを構成するためには、図４に示した回路は全体のワード線の本数の１／４に相当する数だけ必要になるが、同じ回路の繰り返しであるため、図示を省略する。
【００５３】
図５はワードドライバに供給する電圧Ｖｐｐｋを出力するための電圧供給回路である。図５において、３０は電圧ＶｐｐｋをクランプするためのＰチャネルＭＯＳトランジスタ、３１はゲートに与えられる制御信号に応じて電圧Ｖｐｐｋを電圧Ｖｐｐと同じ値になるように引き上げるためのＰチャネルＭＯＳトランジスタ、３２はＰチャネルＭＯＳトランジスタ３１のゲートにブロック選択信号ＢＳｉ，／ＢＳｉに応じた制御信号を与えるための制御信号生成回路である。
図５に示した構成は、メモリセルアレイが複数のブロック、図３０のメモリセルアレイ１４２に相当するものに分割されている時に、消費電力の削減等のためにブロック毎に動作を制御できるようにするために設けられているものである。
【００５４】
図６は、図４に示したデコーダに与える信号ＲＸ0-3を生成するための信号生成回路を示す回路図である。図６において、３５はロウアドレスストローブ信号ＲＡＳと内部ロウアドレス信号を構成しているビットＸ0との否定論理積を出力するＮＡＮＤゲート、３６はＮＡＮＤゲート３５の出力の否定を出力するＮＯＴゲート、３７はＮＯＴゲート３６の出力とノーマルロウイネーブル信号ＮＲＥとの否定論理積を出力するＮＡＮＤゲート、３８はＮＡＮＤゲート３７の否定を出力するＮＯＴゲート、３９ａはＮＡＮＤゲート３５，３７とＮＯＴゲート３６，３８で構成されてロウアドレスストローブ信号ＲＡＳとノーマルロウイネーブル信号ＮＲＥとプリデコードされた内部アドレス信号Ｘ0から信号ＲＸ0を生成する回路部、３９ｂ〜３９ｄは回路部３９ａと同様の構成を有しそれぞれ信号ＲＡＳと信号ＮＲＥと内部アドレス信号Ｘ1〜3から信号ＲＸ1〜3を生成する回路部である。
【００５５】
図７は、図３に示したスペアロウデコーダ２ｂの構成を示す回路図である。図６において、４０は各々ゲートにプリデコードされた内部ロウアドレス信号Ｘ０〜Ｘｓを入力し内部ロウアドレス信号によりワード線を活性化するか否かを判定するためのＯＲゲートを構成するＮチャネルＭＯＳトランジスタ、４１はＮチャネルＭＯＳトランジスタ４０のドレインに接続されて所望のアドレスの組合せをプログラムするためのヒューズ、４２はプリチャージするための信号／ＳＲＰが与えられるゲートと電源電圧Ｖｃｃが与えられるソースとヒューズ４１に接続されたドレインとを持つＰチャネルＭＯＳトランジスタ、４４はＰチャネルＭＯＳトランジスタ４２のドレインに接続された入力端子と出力端子とを持つＮＯＴゲート、４３はＮＯＴゲート４４の出力端子に接続されたゲートと電源電圧Ｖｃｃが与えられるソースとＮＯＴゲート４４の入力端子に接続されたドレインとを有するＰチャネルＭＯＳトランジスタ、４５は信号ＴＳＲ１を反転して出力するＮＯＴゲート、４６はＮＯＴゲート４４，４５の出力の否定論理積を出力するＮＡＮＤゲートある。
なお、ＮＡＮＤゲート４６の出力が、信号／ＳＲＤ１である。
また、信号ＴＳＲ１は従来のロウデコーダにも設けられていたもので、通常時にスペアロウデコーダを動作させるか否かの切り換えに用いられていた。テストモード時においては、信号ＴＳＲ１は、スペアロウデコーダ２ａの動作を制御する信号として用いられている。テストモード時においては、スペアロウデコーダ２ａは、救済される前の状態で、プリデコードされたロウアドレス信号Ｘ０〜Ｘｓの何れがハイレベルになってもワード線ＳＷＬ０を非活性とするように働く。そこで、テストモード時は、信号ＴＳＲ１によって、選択的にスペアロウデコーダ２ａを動作状態にするように信号／ＳＲＤ１を制御する。
また、図示を省略しているがスペアロウデコーダ中には信号ＴＳＲ１〜ＴＳＲ４に対応する、図７に示したと同様の回路があと３つ設けられている。
【００５６】
図８は、制御回路の構成のうちのロウデコーダに関する部分を示す論理図である。図８において、５１ａ〜５１ｄは内部アドレス信号ＲＡｄｄ０，ＲＡｄｄ１をデコードするためのゲート、５２ａ〜５２ｄはゲート５１ａ〜５１ｄの出力をそれぞれの一方の入力とし信号ＳＲＴを他方の入力としてその一方の入力と他方の入力との否定論理積を出力するＮＡＮＤゲート、５３ａ〜５３ｄはＮＡＮＤゲート５２ａ〜５２ｄの出力をそれぞれ否定して信号ＴＳＲ１〜ＴＳＲ４を出力するＮＯＴゲート、５５はＮＯＴゲート５３ａ〜５３ｄの出力を入力して信号ＴＳＲ１〜ＴＳＲ４の否定論理和を出力するＮＯＲゲート、５６はＮＯＲゲート５５の出力と信号ＲＡＳの否定論理積を出力するＮＡＮＤゲート、５８はＮＡＮＤゲート５８の出力を否定した信号ＮＲＥを出力するＮＯＴゲート、５７は信号／ＳＲＤ１と信号ＲＡＳの否定論理積を出力するＮＡＮＤゲート、５９はＮＡＮＤゲート５７の出力を否定して信号ＳＲＥ１を生成出力するＮＯＴゲートである。
【００５７】
図９はスペアロウデコーダ２ｂに設けられワード線を選択的に駆動するための第２のテストロウデコーダの構成を示す回路図である。図９において、６３は信号ＲＡＳ（または内部アドレス信号ＲＡ０でも良い。）を受ける入力端子とそれを反転して信号／ＲＡＳを出力する出力端子とを持つＮＯＴゲート、６４はＮＯＴゲート６３の出力端子に接続された一方端と信号ＳＲＥ１が与えられるゲートとその一方端に入力された信号を選択的に出力するための他方端とを持つトランスファゲート、６８はトランスファゲート６４の他方端に接続されたドレインと信号／ＷＤＰが与えられるゲートと電圧Ｖｐｐが与えられるソースとを持ち基板電位がソース電位と等しくなるように設定されたＰチャネルＭＯＳトランジスタ、６９はトランスファゲート６４の他方端に接続されたドレインとワード線ＳＷＬ０に接続されたゲートと電圧Ｖｐｐが与えられるドレインとを持つＰチャネルＭＯＳトランジスタ、７０はトランスファゲート６４の他方端に接続された入力端子とワード線ＳＷＬ０に接続された出力端子を持つワードドライバである。
なお、この実施の形態１で説明している半導体記憶装置においては、符号ＳＷＬ０〜ＳＷＬ３に対応する４本のワード線が設けられているが、ワード線ＳＷＬ０〜ＳＷＬ３を駆動する回路の構成は同じであるため、ワード線ＳＷＬ０を選択的に駆動する回路の構成のみを図示している。
【００５８】
次に、コラムアドレスの選択について図１０及び図１１を用いて説明する。図１０において、７５は接地されたソースと信号／ＳＣＰが与えられるゲートと信号バーＳＣＰに応じて電流を引き抜くためのドレインとを持つＮチャネルＭＯＳトランジスタ、７６は電源電圧Ｖｃｃが与えられるソースと信号／ＳＣＰが与えられるゲートと信号／ＳＣＰに応じて電流を供給するためのドレインとを持ちプリチャージを行うためのＰチャネルＭＯＳトランジスタ、７７はＮチャネルＭＯＳトランジスタ７５とＰチャネルＭＯＳトランジスタ７６との間に接続されたヒューズ、７８はＰチャネルＭＯＳトランジスタ７６のドレインに接続された入力端子とその入力端子に与えられた信号の否定を出力するための出力端子とを持つＮＯＴゲート、７９はＮＯＴゲート７８の出力端子に接続されたゲートとＮＯＴゲート７８の入力端子に接続されたドレインと電源電圧Ｖｃｃが与えられるソースとを持つＰチャネルＭＯＳトランジスタ、８０はＮＯＴゲート７８の出力端子に接続された入力端子とその入力端子に入力された信号の否定を出力するＮＯＴゲートである。
上記のＮＯＴゲート７８，８０とＰチャネルＭＯＳトランジスタ７９とでラッチ回路を構成している。
【００５９】
また、図１０において、８１は接地されたソースと信号Ｙ０が与えられるゲートとコラムアドレス信号Ｙ０に応じて接地電圧を出力するためのドレインとを持つＮチャネルＭＯＳトランジスタ、８２は電源電圧Ｖｃｃが与えられるソースとコラムアドレス信号Ｙ０が与えられるゲートと信号Ｙ０に応じて電源電圧Ｖｃｃを出力するためのドレインとを持つＰチャネルＭＯＳトランジスタ、８３はＮチャネルＭＯＳトランジスタ８１のドレインに接続されたソースとＰチャネルＭＯＳトランジスタ８２のドレインに接続されたドレインとＮＯＴゲート８０の出力端子に接続されたゲートとを持つＮチャネルＭＯＳトランジスタ、８４はＰチャネルＭＯＳトランジスタ８２のドレインに接続された一方端と切断されていないときにはその一方端と電気的に接続されている他方端とを持つヒューズである。８５ａ１は、ＮチャネルＭＯＳトランジスタ８１，８３とＰチャネルＭＯＳトランジスタ８２とヒューズ８４とで構成された一致検出部である。８５ｂ１〜８５ｂｋ／２は、一致検出部８５ａ１と同様の構成を有し、それぞれコラムアドレス信号Ｙ１〜Ｙｋの論理の一致を検出する一致検出部である。なお、一致検出部８５ａ１〜８５ｂｋ／２の出力は、ハイレベルが優先的に出力されるように設定されている。
【００６０】
図１０において、符号８６は接地された一方端と入力端子１３に接続された他方端とを持つ抵抗、８７ａは抵抗８６の他方端に接続された入力端子とその入力端子に入力された信号の否定を出力するための出力端子とを持つＮＯＴゲート、８７ｂはＮＯＴゲート８７ａの出力端子に接続された入力端子とその入力端子から入力されたＮＯＴゲート８７ａの出力の否定を出力するための出力端子とを持つＮＯＴゲート、８９はＮＯＴゲート８７ｂの出力端子に接続された一方の入力端子と外部コラムアドレス信号ＣＡｄｄ０が与えられる他方の入力端子とＮＯＴゲート８７ｂの出力と信号ＣＡｄｄ０の否定論理積を出力するＮＡＮＤゲート、９０ａ１は一致検出部８５ａ１，８５ｂ１の出力の論理和とＮＡＮＤゲート８９の出力との否定論理積を出力するＮＡＮＤゲート、９０ａ２〜９０ａｋ／２はそれぞれその一方の入力端子に接続された２つの一致検出部の出力の論理和と信号ＣＡｄｄ０との否定論理積を出力するためのＮＡＮＤゲート、９１はＮＡＮＤゲート９０ａ１〜９０ａｋ／２の出力の否定論理積を出力するＮＡＮＤゲート、９２はＮＡＮＤゲート９１の出力の否定を生成するためのＮＯＴゲートである。
そして、ＮＯＴゲート９２の出力が信号ＳＣＳ０となる。９３はスペアメモリセル列の選択を行うためのデコード部であり、一致検出部８５ａ１〜８５ｂｋ／２にそれぞれ設けられているヒューズを切断することによって正規の列と置換するスペアメモリセル列のアドレスの設定を行うことができる。
【００６１】
９４〜９６はそれぞれＮＯＴゲート８７ｂの出力とゲート８８ｂの出力との否定論理積、ＮＯＴゲート８７ｂの出力とゲート８８ｃの出力との否定論理積、あるいはＮＯＴゲート８７ｂの出力とゲート８８ｄの出力との否定論理積を出力するＮＡＮＤゲート、９７〜９９はそれぞれＮＡＮＤゲート９４〜９６の出力から信号ＳＣＳ１〜ＳＣＳ３を生成して出力するデコード部である。
【００６２】
次に、図１１において、符号１００は信号ＳＣＳ０と信号ＣＤＥとの否定論理積を出力するＮＡＮＤゲート、１０１はＮＡＮＤゲート１００の出力の否定を生成するＮＯＴゲートであり、ＮＯＴゲート１０１の出力がスペアメモリセル列のビット線を選択的に活性化するための信号ＳＣＳＬ０である。信号生成回路１０３〜１０５は信号生成回路１０２と同じ構成を持っており、それぞれ信号ＳＣＳ１〜ＳＣＳ３と信号ＣＤＥを用いて信号ＳＣＳＬ１〜ＳＣＳＬ３を生成しいている。
【００６３】
また、図１１において、符号１０６は信号ＳＣＳ０〜ＳＣＳ３を入力してこれらの信号が一致したときに「１」を出力するＥＸ−ＮＯＲゲート、１０７はコラムアドレス信号Ｙｉ，Ｙｊ及びＥＸ−ＮＯＲゲート１０６の出力の否定論理積を出力するＮＡＮＤゲート、１０８はＮＡＮＤゲート１０７の出力の否定を出力するＮＯＴゲート、１０９はＥＸ−ＮＯＲゲート１０６，ＮＡＮＤゲート１０７，ＮＯＴゲート１０８で構成されビット線を活性化するためのコラム選択信号ＣＳＬｉを出力する正規コラムデコーダである。
【００６４】
次に、図１２を用いて実施の形態１による半導体記憶装置の動作を簡単に説明する。ロウアドレスは外部ロウアドレスストローブ信号／ＲＡＳが立ち下がった後に指定され、カラムアドレスは外部カラムアドレスストローブ信号／ＣＡＳが立ち下がった後に指定される。そして、信号ＲＡＳが立ち上がると、ワードドライバのプリチャージを行わせる信号／ＷＤＰ及びスペアメモリセル行の選択を行うためのスペアロウデコーダのＮＯＴゲート４４の入力端子のプリチャージを行わせる信号／ＳＲＰが立ち上がる。
【００６５】
通常モード時には、信号ＳＲＴ及び信号ＳＣＴがローレベルであるため、抵抗６０によってＮＯＴゲート６１の入力端子は接地電圧ＧＮＤに設定され、ＮＯＴゲート６２の出力はローレベルになる。そのため、ＮＡＮＤゲート５２の出力は、内部アドレス信号ＲＡｄｄ０，ＲＡｄｄ１に無関係に常にハイレベルとなり、それによって、ＮＯＴゲート５３の出力は常にローレベルとなる。ゲート５５の入力が全てローレベルであるため、ゲート５５はハイレベルを出力する。従って、ＮＡＮＤゲート５６は信号ＲＡＳの否定を出力し、ＮＯＴゲート５８の出力波形、つまり信号ＮＲＥは信号ＲＡＳと同じ波形になる。そのため、図３に示した正規ロウデコーダ２ａにおいて、例えば回路部３９ａ内のＮＯＴゲート３７によりＮＯＴゲート３６の否定が出力され、回路部３９ａ〜３９ｄが出力する信号ＲＸ０〜ＲＸ３のいずれかがハイレベルになる。内部アドレス信号Ｘｉ，Ｘｊをデコードしてロウレベルを出力するＮＡＮＤゲート２４に接続されるワード線のうち、信号ＲＸ０〜ＲＸ３の中のハイレベルになっている信号が与えられるトランスファゲートに接続されたワード線ＷＬ０〜ＷＬ３が活性化される。
【００６６】
ところで、通常モード時のスペアロウデコーダ２ｂは、ＮＯＴゲート５３が出力する信号ＴＳＲ１はローレベルに固定されているため、ＮＡＮＤゲート４５の出力が常にハイレベルとなり、ＮＡＮＤゲート４６はＮＯＴゲート４４の出力の否定を出力する。従って、ヒューズ４１のいずれかが切断されていれば、それに対応したアドレスでワード線の選択を行うための信号を出力する。
【００６７】
テストモード時に、信号ＳＲＴがハイレベルになると、内部アドレス信号ＲＡｄｄ０に応じて信号ＴＳＲ１が変化するため、内部アドレス信号ＲＡｄｄ０によりＮＡＮＤゲート４６の出力を制御できる。メモリセルの救済が行われる前はヒューズ４１が切断されていないため、内部アドレス信号Ｘ０〜Ｘｓが入力されると信号Ｘ０〜Ｘｓの何れがハイレベルとなってもＮＯＴゲート４４の出力は常にハイレベルになる。従って、第２のテストロウデコーダ９ｂを動作させるためには、内部アドレス信号ＲＡｄｄ０をハイレベルにすればよい。
【００６８】
また、テストモード時に、信号ＳＣＴがハイレベルになると、ＮＡＮＤゲート８９，９４〜９６がＮＯＴゲートと同様の働きをするため、ＮＡＮＤゲート８９，９４〜９６はＡＮＤゲート８８ａ〜８８ｄの出力の否定を出力する。従って、ＮＡＮＤゲート８９，９４〜９６のいずれかがローレベルとなるため、信号ＳＣＳ０〜ＳＣＳ３のいずれかがハイレベルに設定される。
【００６９】
信号ＳＣＳ０〜ＳＣＳ３のいずれかがハイレベルになることによってＥＸ−ＮＯＲゲート１０６はローレベルを出力するため、複数の信号生成回路１０９から出力される信号ＣＳＬｉは何れもローレベルに固定される。そして、例えば、ＳＣＳ０〜ＳＣＬ３の中でハイレベルになっている信号がＳＣＳ０であるとすると、ＮＡＮＤゲート１００の出力は、ロウアドレスストローブ信号と同じに立ち上がる信号ＣＤＥと、信号ＳＣＳ０との否定論理積であるから、ローレベルとなる。従って、スペアメモリセル列のビット線を選択するための信号ＳＣＳＬ０〜ＳＣＳＬ３のうちの信号ＳＣＳＬ０のみがハイレベルとなり、スペアメモリセル列のうちの一つが選択される。
なお、テストモード時に正規ロウデコーダ２ａと第２のテストコラムデコーダ１０ｂによって領域１Ｂを選択させるためには、信号ＳＲＴをローレベルにするとともに信号ＳＣＴをハイレベルに設定すればよい。また、テストモード時に第２のテストロウデコーダ９ｂと正規コラムデコーダ４ａによって領域１Ｃを選択させるためには、信号ＳＲＴをハイレベルにするとともに信号ＳＣＴをローレベルに設定すればよい。
【００７０】
以上のように、従来の半導体記憶装置がメモリセルを選択するタイミングを用いてテストを行っているため、従来の半導体記憶装置と同じ構成部分を容易に共通化でき、回路規模を縮小できる。
また、テスト信号ＳＲＴ，ＳＣＴによって、４つの状況を切り換えるため、外部アドレス信号を増やすことなく、クロスポイント領域のスペアメモリセルのテストが行える半導体記憶装置を容易に形成できる。
【００７１】
実施の形態２．
次に、この発明の実施の形態２による半導体記憶装置について説明する。図１３はこの発明の実施の形態２によるＤＲＡＭの構成の概要を示すブロック図である。図１３において、１１０はテストモードにおける制御信号が入力される入力端子、１１１は入力端子１１０に接続され内部ロウアドレス発生回路３及び内部コラムアドレス発生回路５から与えられる内部ロウアドレス信号及び内部コラムアドレス信号を変換するための変換回路、１１２は変換回路１１１から出力される内部ロウアドレス信号と制御信号とにより正規の行の選択を行う正規ロウデコーダ、１１３は変換回路１１１から出力される内部ロウアドレス信号と制御信号とによりスペアメモリセル行の選択を行う第２のテストロウデコーダ、１１４は変換回路１１１から出力される内部コラムアドレス信号と制御信号とにより正規の列の選択を行う正規コラムデコーダ、１１５は変換回路１１１から出力される内部コラムアドレス信号と制御信号とによりスペアメモリセル列の選択を行う第２のテストコラムデコーダである。
図１３に示した構成を有する半導体記憶装置は、変換回路１１１で内部アドレス信号の変換を行うと同時に、入力端子１１０から与えられる制御信号と内部アドレス信号とにより、正規ロウデコーダ１１２と正規コラムデコーダ１１４、第２のテストロウデコーダ１１３と正規コラムデコーダ１１４、正規ロウデコーダ１１２と第２のテストコラムデコーダ１１５、及び第２のテストロウデコーダ１１３と第２のテストコラムデコーダ１１５で選択される領域の切り換えを行っている。通常モード時には、内部アドレス信号に応じて、正規ロウデコーダ１１２と正規コラムデコーダ１１４とで正規のメモリセルが選択される。
【００７２】
図１４は、物理的なメモリセルの配置と、テストモード時におけるアドレス空間でのメモリセルの配置とを示す概念図である。図１４の左が物理的なメモリセルの配置、右がアドレス空間でのメモリセルの配置である。テストモード時には、アドレスの変換が行われて図の右のような正規のメモリセルのアドレスの指定により、スペアロウ領域、スペアコラム領域及びクロスポイント領域のメモリセルの選択が行われる（ｎ＞ｍの場合）。
【００７３】
表２に入力端子１１０から入力される制御信号ＳＴＥとアドレスと選択される領域との関係を示す。
【００７４】
【表２】
また、変換回路１１１における変換前と変換後のアドレスの対応を表３に示す。
【００７６】
【表３】
図１５は変換回路１１１の構成の一例を示すブロック図である。図１５において、１２０は変換前のアドレスを検出する検出部、１２１は検出部１２０の検出結果に応じて内部アドレス信号を切り換える切換部、１２２は検出部１２０の検出結果に応じて制御信号ＳＲＴ，ＳＣＴを生成する制御信号生成部である。
例えば、表３に示したような変換を行う場合に、テストモード時には、カラムアドレス信号ＣＡｄｄがカラムアドレスＣＡ０〜ＣＡｍを指定するように順次変化し、カラムアドレスＣＡ０〜ＣＡｍを移動するカラムアドレス信号ＣＡｄｄの変化が終了する毎にロウアドレス信号ＲＡｄｄを一つずつ増加させるように変化させるものとする。また、ｍはｎより小さいものとする。
その場合には、表４及び表５に示すように、ロウアドレスがＲＡ０〜ＲＡ３の間、ＲＡ４〜ＲＡ７の間、ＲＡ８〜ＲＡ１１の間で、切換部１２１及び制御信号生成部１２２の出力を変化させる。
【００７８】
【表４】
【表５】
▲１▼ロウアドレスＲＡ０〜ＲＡ３の時は、コラムアドレスの値に関係なく、制御信号生成部１２２は、制御信号ＳＲＴをハイレベルに、制御信号ＳＣＴをローレベルに設定する。またこの時、切換部１２１は切り換えを行わず内部ロウアドレス信号ＲＡｄｄ及び内部コラムアドレス信号ＣＡｄｄを入れ換えずにそのまま信号ＲＡｄｄは信号Ｒａｄｄ、信号ＣＡｄｄは信号Ｃａｄｄとして出力する。
▲２▼ロウアドレスＲＡ４〜ＲＡ７の時は、コラムアドレスの値に関係なく、制御信号生成部１２２は、制御信号ＳＲＴをローレベルに、制御信号ＳＣＴをハイレベルに設定する。またこの時、切換部１２１は切り換えを行い、内部ロウアドレス信号ＲＡｄｄは信号Ｃａｄｄとして、また、内部コラムアドレス信号ＣＡｄｄは信号Ｒａｄｄとして出力する。
▲３▼ロウアドレスＲＡ８〜ＲＡ１１で、コラムアドレスＣＡ０〜ＣＡ（ｎ−ｍ）の時は、切換部１２１及び制御信号生成部１２２は▲２▼と同じ設定がなされる。
▲４▼ロウアドレスＲＡ８〜ＲＡ１１で、コラムアドレスＣＡ（ｎ−ｍ＋１）〜ＣＡ（ｎ−ｍ＋４）の時は、切換部１２１での切り換えは行わず、制御信号生成部１２２は制御信号ＳＲＴ，ＳＣＴとしてともにハイレベルを出力する。
【００８１】
実施の形態２のように構成された半導体記憶装置によれば、入力する制御信号をＳＴＥだけにすることができ、半導体記憶装置のピン数を減らすことができる。
実施の形態２でも実施の形態１と同様に外部から入力しない（Ｏｐｅｎ状態）にすると、制御信号ＳＲＴ，ＳＣＴが共にローレベル状態になるようにしておけば、通常使用時には、支障なくノーマルセル領域をアクセスできる。
【００８２】
なお、実施の形態２では、正規ロウデコーダが第１のテストロウデコーダの働きを兼ねており、正規コラムデコーダが第１のテストコラムデコーダの働きを兼ねている。以上では、ｎ＞ｍの場合を示したが、ｎ≦ｍの場合についても同様に適用できる。
【００８３】
実施の形態３．
次に、この発明の実施の形態３による半導体記憶装置について説明する。図１６はこの発明の実施の形態３によるＤＲＡＭの構成の概要を示すブロック図である。図１６において、１３０は従来よりもビット数の多い外部アドレス信号Ａｄｄが入力される入力端子、３Ａは入力端子１３０に接続され従来よりもビット数の多い外部アドレス信号Ａｄｄから従来よりもビット数の多い内部ロウアドレス信号ＲＡｄｄを発生する内部ロウアドレス発生回路、５Ａは入力端子１３０に接続され従来よりもビット数の多い外部アドレス信号Ａｄｄから従来よりもビット数の多い内部コラムアドレス信号ＣＡｄｄを発生する内部コラムアドレス発生回路である。
【００８４】
図１７に示すように、スペアロウ領域、スペアコラム領域及びクロスポイントは、ノーマルセルのアドレス平面の拡張領域上に属するとみなして、つまりロウアドレス（ＳＲ＝１，ＲＡ０〜ＲＡ３），コラムアドレス（ＳＣ＝１，ＣＡ０〜ＣＡｍ）の平面内に属するものとみなし、内部ロウアドレス信号Ｓ−ＲＡｄｄ，内部コラムアドレス信号Ｓ−ＣＡｄｄのビットを追加して外部より入力し、これらアドレスにより、ノーマルセルとスペアセルを同様にアクセスすることにより、実施の形態１に示したと同様に、スペアメモリセルのアクセスアドレスを指定できる。この時、外部アドレス信号Ｓ−Ａｄｄを外部から入力しない（Ｏｐｅｎ状態）にすると、内部で内部ロウアドレス信号Ｓ−ＲＡｄｄ＝０，Ｓ−ＲＡｄｄ＝０相当の状態になるようにしておけば、通常使用時には、正規のメモリセルが支障なくアクセスできる。
【００８５】
図１８は、図１６に示した内部ロウアドレス発生回路３Ａ及び内部コラムアドレス発生回路５Ａの構成を説明するためのブロック図である。図１８において、１３１は入力端子１３０に設けられたスペアアドレス信号入力端子、１３２はスペアアドレス入力端子１３１と接地電位点との間に接続された抵抗、１３３はスペアアドレス入力端子１３１に与えられたスペアアドレス信号Ｓ−Ａｄｄから制御信号ＳＲＴを生成するＳＲアドレスバッファ、１３４はスペアアドレス入力端子１３１に与えられたスペアアドレス信号Ｓ−Ａｄｄから制御信号ＳＣＴを生成するＳＣアドレスバッファ、１３５は図１に示した内部ロウアドレス発生回路３に相当するロウアドレスバッファ、１３６は図１に示した内部コラムアドレス発生回路５に相当するコラムアドレスバッファである。
図１８に示したＳＲアドレスバッファ１３３及びＳＣアドレスバッファ１３４は、図１９に示すように時分割で信号を取り込む。そのため、半導体記憶装置の入力ピンの数を減らすことができる。
【００８６】
なお、他の構成は図１に示した半導体記憶装置と同じように構成できる。すなわち、図１の制御回路１１に相当する構成が内部ロウアドレス発生回路３Ａ、内部コラムアドレス発生回路５Ａに組み込まれていればよい。
以上のように構成された実施の形態３によれば、外部アドレスピンが一つ増えるものの制御のためのピンを必要とせず、また、比較的簡易な構成でこの発明の半導体記憶装置を得ることができる。
【００８７】
実施の形態４．
図２０はメモリセルアレイの欠陥を救済するためのシステムの構成を示すブロック図である。図２０において、２０１はテストの対象となるメモリセルアレイを有する半導体記憶装置、２０２は複数の半導体記憶装置２０１が形成されているウェーハ、２０３は被測定デバイスである半導体記憶装置２０１に印加する試料用電源、タイミングジェネレータ出力、パターンジェネレータ出力を与える出力部およびデバイス出力を測定部に取り込むための入力部から構成されるテストヘッド、２０４はテストパターンを発生するためのテストパターン発生部、２０５はテストヘッド２０３で取り込んだ半導体記憶装置２０１の出力とテストパターン発生部２０４で発生したテストパターンに対する期待値との比較を行うデータ比較部、２０６はデータ比較部２０５の比較結果から不良とされたメモリセルに関する不良情報を蓄えるフェイルメモリ、２０７はフェイルメモリ２０６に蓄えられている不良情報を基に不良セルからスペアメモリセルへの置換を行うことにより欠陥救済を行う救済判定部である。
【００８８】
図２１は、実施の形態１〜３に示したような構成を有する半導体記憶装置について、有効にメモリセルアレイの欠陥を救済するためのアルゴリズムを示すフローチャートである。
まず、ステップＳＴ１で、正規のメモリセルをテストする。ステップＳＴ２で、ステップＳＴ１において行ったテストの結果を判断する。判断の結果、正規のメモリセルに欠陥がない場合にはテストを終了する。
ステップＳＴ２で、正規のメモリセルに欠陥があると判断されたときには、ステップＳＴ３に進み、欠陥救済判定のために、欠陥情報を蓄積する。
ノーマルメモリセルに欠陥がある場合には、ステップＳＴ４〜ＳＴ６を経て全スペアメモリセルのテストを行う。例えば、ステップＳＴ４では、図１に示した領域１Ｂに属する第１のスペアメモリセルのテストを行う。また、ステップＳＴ５では、領域１Ｃに属する第２のスペアメモリセルのテストを行う。また、ステップＳＴ６では、領域１Ｄに属する第３のスペアメモリセルのテストを行う。
ステップＳＴ７では、ステップＳＴ４〜ＳＴ６で行ったスペアメモリセルテストの結果を判断し、スペアメモリセルに欠陥がなければ、ステップＳＴ１０に進み、欠陥のある正規の行及び列に対して所定のスペアメモリセル行あるいはスペアメモリセル列あるいは両方の置換を行う（欠陥救済判定１）。
ステップＳＴ７でスペアメモリセルに欠陥ありと判断されたときは、欠陥救済判定のために、欠陥情報を蓄積する。
スペアメモリセルに欠陥がある場合は、ステップＳＴ９に進み、欠陥を含むスペアメモリセル部分を除いて、欠陥救済判定・救済をする（欠陥救済判定２）。
【００８９】
ステップＳＴ６において、図１に示した領域１Ｄ、つまりクロスポイント領域のスペアメモリセルのテストを行って、その結果を反映させているため、欠陥のあるスペアメモリセル行あるいはスペアメモリセル列を用いて置換をすることがなく、歩留まりの向上が期待できる。
【００９０】
実施の形態５．
図２２はこの発明の実施の形態５による半導体記憶装置の構成の概要を示すブロック図である。図２２に示すように、冗長メモリセルは、スペアロウデコーダ２ｂと正規コラムデコーダ４ａによって選択されるスペアメモリセルが配置されている領域１Ｂ、正規ロウデコーダ２ａとスペアコラムデコーダ４ｂによって選択されるスペアメモリセルが配置されている領域１Ｃ、スペアロウデコーダ２ｂとスペアコラムデコーダ４ｂによって選択されるスペアメモリセルが配置されている領域１Ｄの３つのスペア領域に分かれる。つまり、これら３種類のスペア領域の選択を、特にモード信号入力なしに、シリアルにアクセスすることにより行うものである。
【００９１】
図１３に示した実施の形態２による半導体記憶装置にモード切換信号発生回路を設けることによって実施の形態５の半導体記憶装置が構成されている。図２３は、この発明の実施の形態５による半導体記憶装置のモード切換信号発生回路の構成を示す論理図である。図２３において、２１０はカラムアドレスストロープ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、およびライトイネーブル信号／ＷＥからモード切換信号／ＷＣＢＲを生成するモード切換信号発生回路である。
モード切換信号発生回路２１０が発生するモード切換信号／ＷＣＢＲは、例えば、図１３に示した半導体記憶装置においては、入力端子１１０に与える制御信号ＳＴＥに相当する。
【００９２】
モード切換信号発生回路２１０は、カラムアドレスストローブ信号／ＣＡＳを反転するインバータ２１１、ロウアドレスストローブ信号／ＲＡＳを反転するインバータ２１２、インバータ２１１の出力を受ける第１の入力端とＮＡＮＤゲート２１６の出力を受ける第２の入力端とその第１および第２の入力端で受けた信号の否定論理積を出力する出力端を持つＮＡＮＤゲート２１５、インバータ２１２の出力を受ける第１の入力端とＮＡＮＤゲート２１５の出力を受ける第２の入力端とその第１及び第２の入力端で受けた信号の否定論理積を出力する出力端を持つＮＡＮＤゲート２１６、ＮＡＮＤゲート２１５の出力を受ける第１の入力端とＮＡＮＤゲート２１８の出力を受ける第２の入力端とこれら第１および第２の入力端で受けた信号の否定論理積を出力する出力端を持つＮＡＮＤゲート２１７、ＮＡＮＤゲート２１７の出力を受ける第１の入力端とインバータ２１２の出力を受ける第２の入力端とこれら第１および第２の入力端で受けた信号の否定論理積を出力する出力端を持つＮＡＮＤゲート２１８、ＮＡＮＤゲート２１８の出力を反転して出力するため直列に接続された３つのインバータ２１９〜２２１、ライトイネーブル信号／ＷＥを反転するインバータ２１３、ロウアドレスストローブ信号／ＲＡＳを反転するインバータ２１４、インバータ２１３の出力を受ける第１の入力端とＮＡＮＤゲート２２３の出力を受ける第２の入力端とこれら第１および第２の入力端で受けた信号の否定論理積を出力する出力端を持つＮＡＮＤゲート２２２、ＮＡＮＤゲート２２２の出力を受ける第１の入力端とインバータ２１４の出力を受ける第２の入力端とこれら第１および第２の入力端で受けた信号の否定論理積を出力する出力端を持つＮＡＮＤゲート２２３、ＮＡＮＤゲート２２２の出力を受ける第１の入力端とＮＡＮＤゲート２２５の出力を受ける第２の入力端とこれら第１および第２の入力端で受けた信号の否定論理積を出力する出力端を持つＮＡＮＤゲート２２４、ＮＡＮＤゲート２２４の出力を受ける第１の入力端とインバータ２１４の出力を受ける第２の入力端とこれら第１および第２の入力端で受けた信号の否定論理積を出力するＮＡＮＤゲート２２５、ＮＡＮＤゲート２２５の出力を反転するインバータ２２６、並びにインバータ２２１，２２６の出力をそれぞれ第１および第２の入力端で受けこれら第１および第２の入力端で受けた信号の否定論理積を出力するＮＡＮＤゲート２２７とを備えて構成される。
【００９３】
図２４は図２３に示したモード切換信号発生回路のテストモードインサイクルおよびスペアアクセスサイクルを示すタイミングチャートである。図２４（ａ）はロウアドレスストロープ信号／ＲＡＳ、図２４（ｂ）はカラムアドレスストローブ信号／ＣＡＳ、図２４（ｃ）はライトイネーブル信号／ＷＥ、図２４（ｄ）はアドレス信号Ａｄｄ．を示している。
【００９４】
半導体記憶装置は、テストモードインサイクルに、ライト・バー・カス・ビフォ・バー・ラス（Write-/CAS before /RAS）タイミングで入る。ロウアドレスストローブ信号／ＲＡＳが立ち下がったときに、図２３に示したモード切換信号発生回路２１０の出力信号／ＷＣＢＲがローレベルに変化する。
【００９５】
図２４に示すようなアドレスキー指定で与えられるテストモードイン信号により、スペアテストモードに入り、所望のスペアテストを行う。
【００９６】
図２５（ａ）はロウアドレスストローブ信号／ＲＡＳ、図２５（ｂ）はカラムアドレスストローブ信号／ＣＡＳ、図２５（ｃ）はライトイネーブル信号／ＷＥを示している。
【００９７】
スペアアクセスサイクルでは、ロウアドレスストローブ信号／ＲＡＳがハイレベルのときにロウアドレスを読み込み、ロウアドレスストローブ信号／ＲＡＳが立ち下がり、さらにカラムアドレスストローブ信号／ＣＡＳが立ち下がるとカラムアドレスを読み込む。
【００９８】
冗長メモリセルは、スペア行、スペア列、及びスペア行列の交差部の３つの領域に分かれる。これらの領域のテストは欠陥救済に先立って行う。これらスペア領域の選択は、通常アドレス入力ピンから信号Ａ０，Ａ１を与えることにより、表６に示すように各領域を個別に選択し、各領域内の各メモリセルの選択は、この時、通常使用する他のアドレスピン（Ａ２，Ａ３…）からスペアメモリセルアレイ上の所定のアドレスを与えることで実現できる。
【００９９】
【表６】
このようなテストモードイン信号を入力しない場合は、通常アクセスが行われるノーマルモードになり、これにより、通常モード動作が行われる。
【０１０１】
例えば４本のスペアロウをＳＲ０−３、４本のスペアコラムをＳＣ０−３とする。これらに対するアクセスアドレス入力は、表６に示すように以下のように行われる。
【０１０２】
(1)スペアロウテストモードについて説明する。
【０１０３】
アドレス入力端子Ａ０，Ａ１から入力されるロウアドレスにより、４本のスペアメモリセル行のうちの１本を選択し、この後に入力されるコラムアドレスＡ０−Ａｍにより、選択されたスペアロウ上のコラムアドレスを指定することにより、スペアロウ上のセルのアクセスアドレスを指定する。
【０１０４】
(2)スペアコラムテストモードについて説明する。
【０１０５】
アドレス入力Ａ０−ｎから入力されるロウアドレスにより、４本のスペアコラムのロウアドレスを指定し、この後に入力されるコラムアドレスＡ０，Ａ１により、４本のスペアロウのうちの１本を選択することにより、スペアコラム上のセルのアクセスアドレスを指定する。
【０１０６】
(3)スペアロウ／コラムテストモードについて説明する。
【０１０７】
アドレス入力Ａ０，Ａ１から入力されるロウアドレスおよび、この後に入力されるコラムアドレスＡ０，Ａ１により、４本のスペアロウおよび４本のスペアコラムの交点のセルのアクセスアドレスを指定する。
【０１０８】
このように、通常使用するアドレスピンからのアドレス入力により、簡単に、スペア領域のメモリセルのアドレス指定ができ、指定されたスペアメモリセルへのアクセスが支障なく行われる。
【０１０９】
この構成は、余分なテストパッドを使用することができない、パッケージ後の欠陥救済テストにも有効である。
【０１１０】
パッケージ後の欠陥救済には、例えば、レーザブロウの代わりに外部パッドからの電気信号入力によりヒューズを切断する、いわゆる電気ヒューズが用いられる。図２６は、半導体記憶装置内に設けられた電気ヒューズによる欠陥救済機構の構成を示す回路図である。図２６に示した半導体記憶装置では、外部高電圧印加パッド２３０が半導体記憶装置の外部に露出している。その外部高電圧印加パッド２３０に接続された配線２３１が半導体記憶装置のパッケージ内まで引き込まれている。配線２３１に互いに並列に接続された電気ヒューズ２３２がｉ個設けられている。このｉ個の電気ヒューズ２３１にそれぞれドレインを接続したｉ個のＮチャネルＭＯＳトランジスタ２３３が設けられている。このｉ個のＮチャネルＭＯＳトランジスタ２３３のソースは全て接地されており、それぞれのゲートに信号Ｘ０〜Ｘｉが与えられている。
【０１１１】
例えば、外部高電圧印加パッド２３０に外部から高電圧（１０〜２０Ｖ）を印加し、切断したい電気ヒューズが接続されているトランジスタのゲートに与える信号Ｘ０〜Ｘｉを選択的にハイレベルにすることによってトランジスタを導通させ、所望の電気ヒューズ２３２に大電流を流して溶断する。
【０１１２】
実施の形態２で図１４を用いて説明したような構成と、実施の形態５に示すようなモード切り換え手段を組み合わせて、図２３および図２４のようなタイミング信号（（Write-/ CAS before/RAS）タイミングおよびアドレスキー指定）で所望のスペアセルテストを行う。
【０１１３】
図２３に、上記のような動作を行うための回路構成図を示す。
【０１１４】
この構成は、余分なテストパッドを使用することができない、パッケージ後の欠陥救済テストにも有効である。パッケージ後の欠陥救済とは、図２３に示すように、レーザブロウの代わりに外部パッドからの電気信号入力によりヒューズを切断となる、いわゆる電気ヒューズを用いるものである。
【０１１５】
実施の形態６．
図２７は、この発明の実施の形態６による半導体記憶装置の構成の概要を示すブロック図であり、冗長メモリセルを含むメモリセルアレイを高速にテストし、救済判定を行う方法およびそのための構成を説明するためのものである。
【０１１６】
図２７において、２４０，２４１はメモリセルアレイ１中に設けられた正規のメモリセル、２４２，２４３はメモリセルアレイ１中に設けられたスペアメモリセル、２４４0〜２４４nは正規のメモリセル２４０，２４１およびスペアメモリセル２４２，２４３に接続されたビット線対、２４８0〜２４８nは正規のメモリセル２４１，２４２に接続されたワード線、２４９0，２４９1はスペアメモリセル行に設けられスペアメモリセル２４３，２４４に接続されたワード線、２５０，２５１はビット線対２４４0〜２４４nに垂直にメモリセルアレイ１の両側に設けられたセンスアンプの配置領域、２５２はビット線対２４４ 0 〜２４４ n に接続されたセンスアンプ、２５３はセンスアンプ２５２の出力を選択する列選択回路、２５５はセンスアンプ２５２の出力を伝達するためのＩ／Ｏバス、２５６はＩ／Ｏバス２５５の信号を増幅するメインアンプ、２５７はメインアンプ２５６の出力Ｄ０〜Ｄｍの排他的論理和演算を行ってその結果を出力する演算および出力部であり、その他図２２と同一符号のものは図２２の同一符号部分に相当する部分である。
【０１１７】
テストモードになっているときに、第２のテストロウデコーダ１１３によってスペアメモリセル行に設けられたワード線２４９0，２４９1の活性／非活性が選択的に行われる。活性化されたワード線２４９0または２４９1のスペアメモリセル２４２から読み出されたデータは、Ｉ／Ｏバス２５５を通してメインアンプ２５６から出力される。メインアンプ２５６から出力された全てのデータＤ０〜Ｄｍは、演算および出力部２５７で排他的論理和演算がなされ、その結果が出力される。第２のテストロウデコーダ１１３を用い、スペアメモリセル２４２に予め書き込まれているデータは、全て同じ論理値である。従って、演算および出力部２５７の出力は、スペアメモリセルに一つでも不良があって予め書き込んだ論理値と異なる論理値が読み出されたときにはローレベルになる。
【０１１８】
欠陥救済時にスペア領域の中で同時に置き換わるスペアメモリセル行（あるいはスペアメモリセル列）の中の複数ビットを並列にテストし、それらの出力データの積などで表わされる縮退テスト情報を外部へ出力することにより、複数のスペアメモリセルを同時にテストでき、テスト時間を短縮できる。
【０１１９】
スペアメモリセルは、同時に置換されるうちの１ビットでも欠陥を含むと欠陥救済には使用できないので、一行あるいは一列の全メモリセル中に不良があるか否かをテストすればよいのであり、不良のビット位置情報は必要ないので、縮退ビットの選びかた等は考慮の必要がない。従って、ノーマルセルとは異なり、同一スペアメモリセル行・列上に縮退ビットが複数あってもよいし、複数スペア行・列にまたがって縮退ビットが複数あってもよい。
【０１２０】
この実施の形態では、同時にアクセスし、テストする複数ビットについて、同時に同じデータを書き込み、その後に読み出し、これら複数ビットデータの一致・不一致を検査して、テストデータ中に不良を含むか否かの情報を外部へ出力する。
同時に同じデータを書き込むためには、テストモードに入った時に、例えば、全てのビット線対を一斉にハイレベルにして全てのワード線を活性化するよう構成すればよい。
また、同時にアクセス、テストする複数ビットを隣接するメモリセルデータとせずに、物理的に離れたメモリセルデータとすることにより、並列テストビット相互間の干渉によりテスト情報が影響され、誤った判定をするのを防いでいる。
【０１２１】
実施の形態７．
図２８は、この発明の実施の形態７による半導体記憶装置の構成の概要を示すブロック図である。図２８において、１は正規の列が配置された領域１Ｘとスペアメモリセル列が配置された領域１Ｙを有して領域１Ｘに欠陥が発生した場合に領域１Ｙのスペアメモリセル列で欠陥救済が可能なメモリセルアレイ、２６０はメモリセルアレイ１の領域１Ｘに設けられて１ビットのデータを記憶するための正規のメモリセル、２６１はメモリセルアレイ１の領域１Ｙに設けられて正規のメモリセル２６０に欠陥が生じたときに欠陥が生じた正規のメモリセル２６０の代替をするスペアメモリセル、２６２は正規のメモリセル２６０とスペアメモリセル２６１が並ぶ行に配置されてデータを読み出すまたは書き込むメモリセルの選択を行うためのワード線、２６３はワード線２６２の活性／非活性を制御してメモリセルの選択を行うためのロウデコーダ、２６４は正規の列に配置された正規のメモリセル２６０からデータを読み出しまたは書き込むためのデータの伝達を行うビット線対、２６５はスペアメモリセル行に配置されたスペアメモリセル２６１からデータを読み出しまたは書き込むためデータの伝達を行うビット線対、２６６はビット線対２６４に接続されて正規のメモリセル２６０から読み出したデータの検知を行うセンスアンプ、２６７はビット線対２６５に接続されてスペアメモリセル２６１から読み出されたデータの検知を行うセンスアンプ、２６９はセンスアンプ２６６の出力を増幅するメインアンプ、２７０はセンスアンプ２６７の出力を増幅するメインアンプ、２７１はメインアンプ２６９の出力の全ての排他的論理和を演算するＸＯＲゲート、２７２は全てのメインアンプ２７０の出力の全ての排他的論理和を演算するＸＯＲゲート、２７３はメモリセルアレイ１と外部とのデータの入出力に用いられる通常使用端子、２７４はＸＯＲゲート２７１，２７２の出力を選択的に通常使用端子２７３に接続する選択回路である。
【０１２２】
通常使用端子２７３には、データＤＱ0〜ＤＱnを出力するための複数の通常使用ピン２７３0〜２７３nがある。
【０１２３】
一行に配置されている複数の正規のメモリセルをその行のスペアメモリセルで置換する必要があるか、また、スペアメモリセルで置換すことが可能かを知ることによって、その半導体記憶装置が不良となるか否かを判断することができる。
【０１２４】
その判断を行うため、まず、正規のメモリセル２６０が配置されているメモリセルアレイ１の領域１Ｘ中の同じ行に属する複数の正規のメモリセルに同じデータが書き込まれる。同じデータが書き込まれているので、この行の正規のメモリセル２６０から読み出したデータは、欠陥がなければ、全て同じ論理値を持つ。欠陥があれば、全て同じ論理値とならないため、ＸＯＲゲート２７１から「１」が出力される。
【０１２５】
同時に、スペアメモリセル２６１にも同じデータが書き込まれる。スペアメモリセル２６１についても正規のメモリセル２６０と同様に、スペアメモリセル２６１に欠陥があれば、ＸＯＲゲート２７２から「１」が出力され、スペアメモリセル２６１に欠陥がなけれれば、ＸＯＲゲート２７２から「０」が出力される。
【０１２６】
このように、正規のメモリセル２６０の欠陥の有無の検査結果を縮退データで外部に出力するため、テストモード時に選択回路２７４によって正規のメモリセル２６０を検査するためのＸＯＲゲート２７１を含むテスト回路と接続される通常使用ピン２７３0〜２７３nの本数を削減できる。この時余った通常使用ピン２７３1〜２７３nにスペアメモリセル２６１の検査結果を出力することができ、このテスト専用のピンを設けなくてもよくなり、半導体記憶装置のパッケージを小型化できる。
【０１２７】
また、スペアメモリセル行で救済される複数ビットを並列テストして、これらの縮退テストデータを出力するので、各スペアメモリセル行または列について対応する正規のメモリセルの不良情報を高速に得ることができ、テスト時間を短縮できる。
【０１２８】
同時にアクセス・テストする複数ビットについて、同時に同じデータを書き込み、その後に読み出し、これら複数ビットデータの一致・不一致を検査して、テストデータ中に不良を含むか否かの情報を外部へ出力する。また、同時にアクセス・テストする複数ビットを隣接するメモリセルデータとせずに、物理的に離れたメモリセルデータとすることにより、並列テストビット相互間の干渉によりテスト情報が影響され、誤った判定をするのを防いでいる。
【０１２９】
実施の形態８．
図２９は、この発明の実施の形態８による半導体記憶装置の概要を示すブロック図である。図２９に示す半導体記憶装置と図２８に示す半導体記憶装置が異なる点は、図２９の半導体記憶装置は、メモリセルアレイ１の両側にセンスアンプ２６６ａ，２６６ｂ，２６７ａ，２６７ｂが配置されている点である。
【０１３０】
正規のメモリセルの置換を行う際は、正規のメモリセルのセンスアンプが配置されている側と同じ側にセンスアンプが配置されているスペアメモリセル列を用いて行う。例えば、センスアンプ２６６ａに接続されるビット線対２６４ａを用いてデータを読み出す正規のメモリセル２６０は、センスアンプ２６７ａに接続されるビット線対２６５ａを用いてデータを読み出すスペアメモリセル２６１で置換するのであり、ビット線対２６５ｂを用いてデータを読み出すスペアメモリセル２６１で置換することはない。
【０１３１】
欠陥救済時に正規のメモリセルとスペアメモリセルを同時にアクセスする。例えば、正規のメモリセルに対しては複数ビット並列テストによる縮退テストデータを出力し、スペアメモリセルのテストデータとしては通常アクセスデータを出力する。そして、正規のメモリセルの縮退テストデータＤＱ０を通常使用ピン２７３0に出力し、スペアメモリセルのテストデータＤＱ２を通常使用ピン２７３2に出力する。また、正規のメモリセルの縮退テストデータＤＱ１を通常使用ピン２７３1に出力し、スペアメモリセルのテストデータＤＱ３を通常使用ピン２７３3に出力する。このように正規のメモリセルを置換する関係にあるスペアメモリセルのデータを対にして同時に出力することにより、複数の正規のメモリセルと複数のスペアメモリセルの不良情報を同時に得ることができ、テスト時間を短縮できる。
【０１３２】
欠陥救済時に正規のメモリセルアレイ中で同じスペアメモリセル行または列で救済される複数ビットを並列テストして、これらの縮退テストデータＤＱ０，ＤＱ１を通常使用ピン２７３0，２７３1に出力する一方、スペアメモリセル行または列からは当該対応するスペアメモリセルのデータＤＱ２，ＤＱ３を出力することにより、各スペアメモリセル行または列について対応する正規のメモリセルの不良情報を高速に得ることができ、テスト時間を短縮し、救済判定アルゴリズムの簡略化が図れる。
【０１３３】
図３５はこのような救済判定のアルゴリズムを示すフローチャートである。ステップＳＴ２０で、最初にテストするメモリセルのアドレスを読み込む。読み込んだアドレスに対応するメモリセルと同じワード線２６２上に並ぶ複数のメモリセルに同じデータを書き込む。これらのメモリセルからデータを読み出す（ステップＳＴ２１）。これら複数ビットデータの一致、不一致を検査して（ステップＳＴ２２，ＳＴ２３）、テストデータ中に不良を含むか否かの情報を外部へ出力する。
【０１３４】
同じ行にある正規のメモリセル２６０とスペアメモリセル２６１を同時にテストすることにより、ステップＳＴ２２，ＳＴ２３を同時に行うことができ、救済判定アルゴリズムの簡略化が図れる。
【０１３５】
このとき、同時にアクセスしてテストする複数ビットを隣接するメモリセルデータとせずに、物理的に離れたメモリセルデータとすることにより、並列テストビット相互間の干渉によりテスト情報が影響され、誤った判定をするのを防ぐことができる。
【０１３６】
なお、上記の実施の形態４〜６で、縮退ビットテスト出力は、専用のテストデータ出力端子に出力してもよいし、並列データ入出力方式において、複数のデータ入出力端子の１つにノーマルセルのテストデータを入出力し、他の１つにスペアセルのテストデータを入出力してもよい。後者では、余分なテスト用端子を必要とせず、チップ面積の削減やパッケージの端子数の削減が図れる。
【０１３７】
実施の形態９．
図３６は、この発明の実施の形態９による半導体記憶装置の通常使用ピンと通常使用ピンの入出力モードを切り換える切換回路の構成を示す回路図である。図３６において、ＳＧ０〜ＳＧｍ＋１は通常使用ピン２７３0〜２７３m+1に接続されてデータＤＱ０〜ＤＱｍ＋１を出力するための切換回路である。切換回路ＳＧ０〜ＳＧｍは、ライトイネーブル信号ＷＥによってデータＤＱ０〜ＤＱｍ＋１を通常使用ピン２７３0〜２７３m+1に出力させるか否かの切換を行う。ライトイネーブル信号ＷＥがハイレベルのときは、データＤＱ０〜ＤＱｍ＋１を伝達する経路が切断され、データＤＱ０〜ＤＱｍ＋１は通常使用ピンに出力されない。
【０１３８】
切換回路ＳＧ０は、データＤＱ０を反転して出力するインバータ３００と、ライトイネーブル信号ＷＥとインバータ３００の出力の否定論理和を出力するＮＡＮＤゲート３０１と、ライトイネーブル信号ＷＥとデータＤＱ０の否定論理和を出力するＮＡＮＤゲート３０２と、電源電位点と通常使用ピン２７３0にそれぞれソースとドレインを接続されてゲートでＮＡＮＤゲート３０１の出力を受けるＮチャネルＭＯＳトランジスタ３０３と、接地電位点と通常使用ピン２７３0にそれぞれドレインとソースを接続されてゲートでＮＡＮＤゲート３０２の出力を受けるＮチャネルＭＯＳトランジスタ３０４とで構成されている。
切換回路ＳＧ１〜ＳＧｍも切換回路ＳＧ０と同様の構成を有している。
【０１３９】
切換回路ＳＧｍ＋１は、テスト信号ＴＥを反転して出力するインバータ３０５と、インバータ３０５の出力によってデータＤＱｍ＋１の伝達を制御されるトランスファゲート３０６と、トランスファゲート３０６の出力端と接地電位点の間に接続されてテスト信号ＴＥによってトランスファゲート３０６の出力端を接地電位に選択的に固定するＮチャネルＭＯＳトランジスタ３０７と、トランスファゲート３０６の出力端に現れた信号を反転するインバータ３０８と、ライトイネーブル信号ＷＥとインバータ３０８の出力の否定論理和を出力するＮＡＮＤゲート３０９と、ライトイネーブル信号ＷＥとトランスファゲート３０６の出力端に現れる信号の否定論理和を出力するＮＡＮＤゲート３１０と、電源電位点と通常使用ピン２７３m+1にそれぞれソースとドレインを接続されてゲートでＮＡＮＤゲート３０９の出力を受けるＮチャネルＭＯＳトランジスタ３１１と、接地電位点と通常使用ピン２７３0にそれぞれドレインとソースを接続されてゲートでＮＡＮＤゲート３１０の出力を受けるＮチャネルＭＯＳトランジスタ３１２とで構成されている。
縮退データを通常使用ピンから出力することで、余った通常使用ピンを用いてテストモードシグネチャ信号を出力することができる。
これは、図１のように通常使用時（ノーマルモード時）にはデータ入出力端子として作用する端子ＤＱ１〜ｎのうち、縮退データ入出力モードに入った時（ＴＥ＝Ｈ）に、縮退データ入出力に用いる端子ＤＱ０〜ＤＱｍ以外に余った端子ＤＱｍ＋１〜ＤＱｎを用いて、テストモードに入っていることを確認するための信号を出力することができる。
【０１４０】
これにより、テストモードイン動作が誤動作により正しく行われていない場合にこれを検出し、外部へシグネチャ信号として出力するので、外部からこれを知ることができ、テストの信頼性を増し、誤ったテストを避けることができる。
【０１４１】
【発明の効果】
以上のように請求項１記載の発明の半導体記憶装置によれば、テストモード時に、メモリセルアレイのアドレスの指定を行うアドレス信号で、該スペアロウデコーダおよび該スペアコラムデコーダを用いずにスペアメモリセル行またはスペアメモリセル列のうちの少なくとも一方を通常モード時のタイミングで選択状態にするよう構成されているので、正規のメモリセルとスペアメモリセルからデータを読み書きするための通常の構成を変更することなく、テストモード時に、通常モード時に用いられるアドレス信号を用いてテストを行うことができ、スペアメモリセルをテストするための機能を加えるために変更しなければならない箇所を少なくできるという効果がある。
【０１４２】
また請求項１記載の発明の半導体記憶装置によれば、アクセス手段が、第３のスペアメモリセルにアクセスできるよう構成されているので、欠陥のある正規のメモリセルをスペアメモリセルで置換したときに発生する半導体記憶装置の不良の数を削減することができるという効果がある。
【０１４３】
さらに請求項１記載の発明の半導体記憶装置によれば、テストモード時にスペアメモリセルのアドレスを選択するための専用のアドレス信号を必要としないのでアドレス信号で指定するアドレス数を減らして通常モード時にアドレス信号を入出力するための回路規模を削減できるという効果がある。
【０１４５】
また請求項１記載の発明の半導体記憶装置によれば、変換手段により通常ロウアドレス信号および通常コラムアドレス信号を変換してテストロウデコーダに与えるテストコロウアドレス信号とテストコラムデコーダに与えるテストコラムアドレス信号とを生成するので、外部から与えるアドレス信号で指定するアドレス数を削減できるという効果がある。
【０１４６】
請求項２記載の発明の半導体記憶装置によれば、第１ないし第３のスペアメモリセルを選択するためのアドレス信号を生成するときに、通常アドレス信号に付加アドレス信号を加えるので、外部から与えるアドレス信号で指定するアドレス数を削減できるという効果がある。
【０１４７】
請求項３記載の発明の半導体記憶装置によれば、制御信号が入力されない状態では通常モードに設定されているので、完成品にするときに通常モードに設定する手間を省くことができるという効果がある。
【０１４８】
請求項４記載の発明の半導体記憶装置によれば、アクセス手段は、正規ロウデコーダとの間および正規コラムデコーダとの間で、正規ロウデコーダと同一構成の部分および正規コラムデコーダと同一構成の部分をそれぞれ共有するよう構成されているので、構成を簡略化できるという効果がある。
【０１４９】
請求項５記載の発明の半導体記憶装置によれば、テストモード時に与えられるアドレス信号のアクセス手段への入力タイミングが、通常モード時に正規ロウデコーダに与えられる通常ロウアドレス信号および正規コラムデコーダに与えられる通常コラムアドレス信号の入力タイミングとほぼ同一に設定されているので、通常モード時とテストモード時の信号の与え方を同じようにでき、取り扱いやすくすることができるという効果がある。
請求項６記載の発明の半導体記憶装置によれば、テストモード時に、第１ないし第３のスペアメモリセルにアクセスするためのアクセス手段とを備えるので、テストモード時に、通常モード時に用いられるアドレス信号を用いてテストを行うことができ、スペアメモリセルをテストするための機能を加えるために変更しなければならない箇所を少なくできる。また、該アクセス手段は、第３のスペアメモリセルにアクセスすることが可能であるので、欠陥のある正規のメモリセルをスペアメモリセルで置換したときに発生する半導体記憶装置の不良の数を削減することができるという効果がある。また、アクセス手段は、テストモード時に、第１ないし第３のスペアメモリセルを選択するために通常ロウアドレス信号および通常コラムアドレス信号をデコードした信号を用いるので、テストモード時に、通常モード時に用いられるアドレス信号を用いてテストを行うことができる。
請求項７記載の発明の半導体記憶装置によれば、アクセス手段は、テストロウアドレス信号とテスト列アドレス信号を生成する変換手段と、正規の行およびスペアメモリセル行を選択するためにテストロウアドレス信号をデコードするテストロウデコーダと、正規の列およびスペアメモリセル列を選択するためにテスト列アドレス信号をデコードするテストコラムデコーダとを備えるので、テストモード時に、通常モード時に用いられるアドレス信号を用いてテストを行うことができる。
請求項８記載の発明の半導体記憶装置によれば、アクセス手段は、制御信号が印加されない場合は通常モードに設定するので、完成品にするときに通常モードに設定する手間を省くことができるという効果がある。
請求項９記載の発明の半導体記憶装置によれば、アクセス手段は、正規ロウデコーダとの間および正規コラムデコーダとの間で、正規ロウデコーダと同一構成の部分および正規コラムデコーダと同一構成の部分をそれぞれ共有するので、構成を簡略化できるという効果がある。
請求項１０記載の発明の半導体記憶装置によれば、第１ないし第３のスペアメモリセルを選択するためのアドレス信号を生成するときに、通常アドレス信号に付加アドレス信号を加えるので、外部から与えるアドレス信号で指定するアドレス数を削減できるという効果がある。
請求項１１記載の発明の半導体記憶装置によれば、制御信号が入力されない状態では通常モードに設定されているので、完成品にするときに通常モードに設定する手間を省くことができるという効果がある。
請求項１２記載の発明の半導体記憶装置によれば、アクセス手段は、正規ロウデコーダとの間および正規コラムデコーダとの間で、正規ロウデコーダと同一構成の部分および正規コラムデコーダと同一構成の部分をそれぞれ共有するよう構成されているので、構成を簡略化できるという効果がある。
請求項１３記載の発明の半導体記憶装置によれば、テストモード時に与えられるアドレス信号のアクセス手段への入力タイミングが、通常モード時に正規ロウデコーダに与えられる通常ロウアドレス信号および正規コラムデコーダに与えられる通常コラムアドレス信号の入力タイミングとほぼ同一に設定されているので、通常モード時とテストモード時の信号の与え方を同じようにでき、取り扱いやすくすることができるという効果がある。
【０１５０】
請求項１４記載の発明の半導体記憶装置によれば、モード切換信号発生手段により通常使用ピンに入力される信号に応じてモードの切換ができるよう構成されているので、ピン数を増やせさなくてもスペアメモリセルのテストができ、テストのための機能を備える半導体記憶装置のパッケージを小型化できるという効果がある。
【０１５３】
請求項１５記載の発明の半導体記憶装置によれば、複数のスペアメモリセルのデータを縮退することによって複数のスペアメモリセルの欠陥の判定が一度に行え、スペアメモリセルに欠陥の有無の判定を容易にすることができるという効果がある。
【０１５４】
請求項１６記載の発明の半導体記憶装置によれば、複数のスペアメモリセルに同時に同一のデータを書き込むことによってスペアメモリセルのテストの準備を短時間で行えるという効果がある。
【０１５５】
請求項１７および請求項１８記載の発明の半導体記憶装置によれば、欠陥救済時に正規のメモリセルとそれを置換するスペアメモリセルとを同時にテストすることができ、欠陥救済を行う場合にも不良にならない半導体記憶装置を短時間で判別できるという効果がある。
【０１５６】
請求項１９記載の発明の半導体記憶装置によれば、複数の正規のメモリセルと複数のスペアメモリセルに同時に同一のデータを書き込むことによってスペアメモリセルのテストの準備を短時間で行えるという効果がある。
【０１５７】
請求項２０記載の発明の半導体記憶装置によれば、テスト用データ入出力端子を設けることによりテスト用データを入出力する端子と通常使用時のデータを入出力する端子の切換が必要なくなるので、半導体記憶装置の構成を簡易化することができるという効果がある。
【０１５８】
請求項２１記載の発明の半導体記憶装置によれば、テストモードを設けるために出力端子数を増やさなくてもよく、半導体記憶装置のパッケージの小型化が図るという効果がある。
【０１５９】
請求項２２記載の発明の半導体記憶装置によれば、複数のスペアメモリセルに同時に同一のデータを書き込むことによってスペアメモリセルのテストの準備を短時間で行えるという効果がある。
【０１６０】
請求項２３記載の発明の半導体記憶装置によれば、同時にアクセスされる正規のメモリセルとスペアメモリセルとの間にその正規のメモリセルをそのスペアメモリセルが置換するという関係があるので、そのメモリセルに欠陥があるときだけスペアメモリセルの欠陥テストを行えば良く、テストの簡略化が図れるという効果がある。
【０１６１】
請求項２４および請求項２５記載の発明の半導体記憶装置によれば、縮退する複数の正規のメモリセルが同一の特定のスペアメモリセルで置換可能な複数の正規のメモリセルであるため、正規のメモリセルに置換が必要となった場合にテストしなければならないスペアメモリセルを限定でき、テスト時間を短縮できるという効果がある。
【０１６２】
請求項２６記載の発明の半導体記憶装置によれば、モード指示データによって縮退したデータを出力するモードになっていることを知ることができるので、正常にテストが行われているか否かの判断ができるようになり、テスト結果の確度を向上できるという効果がある。
【０１６６】
請求項２７記載の発明の半導体記憶装置によれば、同時に、複数の正規のメモリセルから２個以上の正規のメモリセルを選択すると共に、複数のスペアメモリセルから少なくとも１つのスペアメモリセルを選択するデコーダと、選択された正規メモリセルから読み出したデータが互いに一致しているか否かの検査結果を生成すると共に、選択されたスペアメモリセルから読み出されたデータに対応したテストデータを生成するテスト回路とを備えるので、メモリセルのテストの簡略化が図れるという効果がある。
請求項２８記載の発明の半導体記憶装置によれば、選択されたスペアメモリセルは複数個であり、テストデータは、選択されたスペアメモリセルから読み出されたデータが、互いに一致しているか否かを示しているので、複数のスペアメモリセルに同時に同一のデータを書き込むことによってスペアメモリセルのテストの準備を短時間で行えるという効果がある。
請求項２９記載の発明の半導体記憶装置によれば、テストデータは、選択されたスペアメモリセルから読み出されたデータであるので、メモリセルのテストの簡略化が図れるという効果がある。
請求項３０記載の発明の半導体記憶装置によれば、テスト回路は、所定のメモリセルの検査結果に関連付けられた第１の結果データを複数のデータ出力端子のうちの第１のデータ出力端子に出力すると共に、所定のメモリセルとは異なるメモリセルの検査結果に関連付けられた第２の結果データをデータ出力端子のうちの第２のデータ出力端子に出力するので、複数の正規メモリセルとスペアメモリセルを同時にテストすることによってテスト工程を短縮することができるという効果がある。
請求項３１記載の発明の半導体記憶装置によれば、正規のメモリセルおよびスペアメモリセルの欠陥テストを行うテストモードに関連する信号は、複数のデータ出力端子のうちの余ったものに出力されるので、テストモードを設けるために出力端子数を増やさなくてもよく、半導体記憶装置のパッケージの小型化が図るという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体記憶装置の構成を示すブロック図である。
【図２】 図１に示したメモリセルアレイのアドレスについての概念図である。
【図３】 この発明の実施の形態１による他の半導体記憶装置の構成を示すブロック図である。
【図４】 この発明の正規ロウデコーダの構成の一例を示す部分回路図である。
【図５】 この発明の正規ロウデコーダの構成の一例を示す部分回路図である。
【図６】 この発明の正規ロウデコーダの構成の一例を示す部分回路図である。
【図７】 この発明の実施の形態１によるスペアロウデコーダの構成を示す回路図である。
【図８】 この発明の実施の形態１による制御回路の構成の一部を示す回路図である。
【図９】 この発明の実施の形態１によるスペアロウデコーダの構成を示す回路図である。
【図１０】 この発明の実施の形態１による制御回路の構成の一部を示す回路図である。
【図１１】 この発明の実施の形態１による正規及びスペアコラムデコーダの構成を示す図である。
【図１２】 この発明の実施の形態１による半導体記憶装置の動作を示すタイミングチャートである。
【図１３】 この発明の実施の形態２による半導体記憶装置の構成を示すブロック図である。
【図１４】 図１３に示したメモリセルアレイのアドレスについての概念図である。
【図１５】 図１４に示した変換回路の構成の一例を示すブロック図である。
【図１６】 この発明の実施の形態３による半導体記憶装置の構成を示すブロック図である。
【図１７】 図１６に示したメモリセルアレイのアドレスについての概念図である。
【図１８】 図１６に示した内部ロウアドレス発生回路及び内部コラムアドレス発生回路の構成の一部を示すブロック図である。
【図１９】 スペアアドレス信号の取り込みを示すタイミングチャートである。
【図２０】 メモリセルアレイの欠陥を救済するためのシステムの構成を示すブロック図である。
【図２１】 この発明の実施の形態４による欠陥メモリセルの救済手順を示すフローチャートである。
【図２２】 この発明の実施の形態５による半導体記憶装置の構成の概要を示すブロック図である。
【図２３】 図２２に示したモード切換信号発生回路の構成の一例を示す論理図である。
【図２４】 図２３に示したモード切換信号発生回路の動作を説明するためのタイミングチャートである。
【図２５】 図２３に示したモード切換信号発生回路の動作を説明するためのタイミングチャートである。
【図２６】 電気ヒューズによる欠陥救済機構の構成を示す回路図である。
【図２７】 この発明の実施の形態６による半導体記憶装置の構成の概要を示すブロック図である。
【図２８】 この発明の実施の形態７による半導体記憶装置の構成の概要を示すブロック図である。
【図２９】 この発明の実施の形態８による半導体記憶装置の概要を示すブロック図である。
【図３０】 従来の半導体記憶装置の構成の一部を示す平面図である。
【図３１】 図３０のメモリセルアレイの周辺の状態を示す概念図である。
【図３２】 従来のダイナミック型半導体記憶装置を示す平面図である。
【図３３】 図３２に示したワード線裏打ち領域の構成を示す概念図である。
【図３４】 ダイナミック形半導体記憶装置のメモリセルブロックの構成を示すブロック図である。
【図３５】 実施の形態８による救済判定のアルゴリズムを示すフローチャートである。
【図３６】 この発明の実施の形態９に用いる切換回路の構成を示す回路図である。
【符号の説明】
１ メモリセルアレイ、２ａ，１１２ 正規ロウデコーダ、２ｂ スペアロウデコーダ、３，３Ａ 内部ロウアドレス発生回路、４ａ，１１４ 正規コラムデコーダ、４ｂ スペアコラムデコーダ、５，５Ａ 内部コラムアドレス発生回路、６ 外部アドレス入力端子、９ａ 第１のテストロウデコーダ、９ｂ，１１３第２のテストロウデコーダ、１０ａ 第１のテストコラムデコーダ、１０ｂ，１１５ 第２のテストコラムデコーダ、１１１ 変換回路。
Claims (31)
- 正規のメモリセルの読み出し／書き込みを行う通常モードと、前記正規のメモリセルおよび該正規のメモリセルの欠陥救済のために設けられているスペアメモリセルの欠陥テストを行うテストモードとの切り換えが可能な半導体記憶装置において、
前記正規のメモリセルが配置される正規の行および正規の列並びに前記スペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、
前記正規のメモリセルにアクセスするための正規ロウデコーダおよび正規コラムデコーダと、
前記通常モード時に、前記スペアメモリセル行を選択するためのスペアロウデコーダと、
前記通常モード時に、前記スペアメモリセル列を選択するためのスペアコラムデコーダと、
前記テストモード時に、前記正規ロウデコーダと前記スペアコラムデコーダとにより選択される第１のスペアメモリセル、前記正規コラムデコーダと前記スペアロウデコーダとにより選択される第２のスペアメモリセル、および前記スペアロウデコーダと前記スペアコラムデコーダとにより選択される第３のスペアメモリセルにアクセスするアクセス手段とを備え、
前記テストモード時に、前記メモリセルアレイのアドレスの指定を行うアドレス信号で、該スペアロウデコーダおよび該スペアコラムデコーダを用いずに前記スペアメモリセル行または前記スペアメモリセル列のうちの少なくとも一方を選択状態にし、
前記アクセス手段は、
前記テストモード時において、前記通常モードで前記正規のメモリセルを選択するための通常ロウアドレス信号と通常コラムアドレス信号をデコードして、前記第１ないし第３のスペアメモリセルを選択し、
前記テストモード時に前記通常ロウアドレス信号および前記通常コラムアドレス信号を変換してテストロウアドレス信号とテストコラムアドレス信号とを生成する変換手段と、
前記テストモード時に、前記テストロウアドレス信号をデコードして前記正規の行及び前記スペアメモリセル行を選択するテストロウデコーダと、
前記テストモード時に、前記テストコラムアドレス信号をデコードして前記正規の列及び前記スペアメモリセル列を選択するテストコラムデコーダと
を備える
ことを特徴とする、半導体記憶装置。 - 前記アクセス手段は、前記テストモード時において、前記通常モードで前記正規のメモリセルを選択するための通常アドレス信号および該通常アドレス信号に付加して与えられる付加アドレス信号をデコードすることにより、前記正規のメモリセルおよび前記第１ないし第３のスペアメモリセルの選択を行うことを特徴とする、請求項１記載の半導体記憶装置。
- 前記アクセス手段は、制御信号によって、前記通常モードと前記テストモードの切り換えを行い、前記制御信号が入力されない状態では前記通常モードに設定されていることを特徴とする、請求項１または請求項２に記載の半導体記憶装置。
- 前記アクセス手段は、前記通常モードと前記テストモードにおいて、前記正規ロウデコーダとの間および前記正規コラムデコーダとの間で、前記正規ロウデコーダと同一構成の部分および前記正規コラムデコーダと同一構成の部分をそれぞれ共有することを特徴とする、請求項１ないし請求項３のいずれか一項に記載の半導体記憶装置。
- 前記テストモード時に与えられるアドレス信号の前記アクセス手段への入力タイミングが、前記通常モード時に前記正規ロウデコーダに与えられる前記通常ロウアドレス信号および前記正規コラムデコーダに与えられる前記通常コラムアドレス信号の入力タイミングとほぼ同一に設定されていることを特徴とする、請求項４記載の半導体記憶装置。
- 複数の正規の行および複数の正規の列の交点に位置する複数の正規のメモリセルと、
前記正規の列と少なくとも１つのスペアメモリセル行との交点に位置する複数の第１のスペアメモリセルと、
前記正規の行と少なくとも１つのスペアメモリセル列の交点に位置する複数の第２のスペアメモリセルと、
前記スペアメモリセル行および前記スペアメモリセル列の交点に位置する少なくとも１つの第３のスペアメモリセルと、
前記正規のメモリセル並びに前記第１ないし第３のスペアメモリセルの読み出し／書き込みが可能な通常モード時に、前記正規の行を選択するために通常ロウアドレス信号をデコードする正規ロウデコーダと、
前記通常モード時に、前記スペアメモリセル行を選択するために前記通常ロウアドレス信号をデコードするスペアロウデコーダと、
前記通常モード時に、前記正規の列を選択するために通常コラムアドレス信号をデコードする正規コラムデコーダと、
前記通常モード時に、前記スペアメモリセル列を選択するために前記通常コラムアドレス信号をデコードするスペアコラムデコーダと、
前記正規のメモリセルおよび前記第１ないし第３のスペアメモリセルの欠陥テストを行うテストモード時に、前記第１ないし第３のスペアメモリセルにアクセスするためのアクセス手段とを備え、
前記アクセス手段は、
前記テストモード時に、前記スペアメモリセル行および前記スペアメモリセル列を選択するために、前記通常ロウアドレス信号および前記通常コラムアドレス信号をデコードし、そのデコードされた信号に基づいて前記第１ないし第３のスペアメモリセルを選択する
ことを特徴とする半導体記憶装置。 - 前記アクセス手段は、
前記テストモード時に、前記通常ロウアドレス信号および前記通常コラムアドレス信号を変換してテストロウアドレス信号とテスト列アドレス信号を生成する変換手段と、
前記テストモード時に、前記正規の行および前記スペアメモリセル行を選択するために前記テストロウアドレス信号をデコードするテストロウデコーダと、
前記テストモード時に、前記正規の列および前記スペアメモリセル列を選択するために前記テスト列アドレス信号をデコードするテストコラムデコーダとを備える
ことを特徴とする請求項６記載の半導体記憶装置 - 前記アクセス手段は、
制御信号に応じて通常モードとテストモードとの切り替えを実行し、前記制御信号が印加されない場合は前記通常モードに設定する
ことを特徴とする、請求項６記載の半導体記憶装置。 - 前記アクセス手段は、
前記通常モードと前記テストモードにおいて、前記正規ロウデコーダとの間および前記正規コラムデコーダとの間で、前記正規ロウデコーダと同一構成の部分および前記正規コラムデコーダと同一構成の部分をそれぞれ共有する
ことを特徴とする、請求項６記載の半導体記憶装置。 - 前記アクセス手段は、前記テストモード時において、前記通常モードで前記正規のメモリセルを選択するための通常アドレス信号および該通常アドレス信号に付加して与えられる付加アドレス信号をデコードすることにより、前記正規のメモリセルおよび前記第１ないし第３のスペアメモリセルの選択を行うことを特徴とする、請求項６記載の半導体記憶装置。
- 前記アクセス手段は、制御信号によって、前記通常モードと前記テストモードの切り換えを行い、前記制御信号が入力されない状態では前記通常モードに設定されていることを特徴とする、請求項６ないし請求項１０のいずれか一項に記載の半導体記憶装置。
- 前記アクセス手段は、前記通常モードと前記テストモードにおいて、前記正規ロウデコーダとの間および前記正規コラムデコーダとの間で、前記正規ロウデコーダと同一構成の部分および前記正規コラムデコーダと同一構成の部分をそれぞれ共有することを特徴とする、請求項６ないし請求項１１のいずれか一項に記載の半導体記憶装置。
- 前記テストモード時に与えられるアドレス信号の前記アクセス手段への入力タイミングが、前記通常モード時に前記正規ロウデコーダに与えられる前記通常ロウアドレス信号および前記正規コラムデコーダに与えられる前記通常コラムアドレス信号の入力タイミングとほぼ同一に設定されていることを特徴とする、請求項１２記載の半導体記憶装置。
- 前記メモリセルアレイ、アクセス手段または周辺回路を通常動作させるための信号入出力に用いる通常使用ピンと、
前記通常使用ピンに入力される信号を検出し、所定の信号が検出されたときに、前記アクセス手段を用いて前記スペアメモリセルにアクセスするモードに入るようにモードを切り換えるための信号を発生するモード切り換え信号発生手段を備える、請求項６記載の半導体記憶装置。 - 前記スペアメモリセルをアクセスするモードにおいて、複数のスペアメモリセルのデータを縮退して外部へ出力する演算およびデータ出力部と
を備える、請求項６記載の半導体記憶装置。 - 前記スペアメモリセルをアクセスするモードにおいて、複数のスペアメモリセルに同時に同一データを書き込むことを特徴とする、請求項６記載の半導体記憶装置。
- 正規のメモリセルが配置される正規の行および正規の列並びにスペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、
所定の動作モードにおいて、前記正規のメモリセルと前記スペアメモリセルを同時にアクセス可能なアクセス手段と、
前記アクセス手段が前記所定の動作モードになっているときに、前記アクセス手段によってアクセスして得た複数の正規のメモリセルとスペアメモリセルのデータを縮退して外部へ出力する演算およびデータ出力部を備え、
同時にアクセスされる複数の正規のメモリセルとスペアメモリセルとは、欠陥救済時に、該正規のメモリセルが該スペアメモリセルに置換される関係にあり、
前記演算およびデータ出力部は、複数の正規のメモリセルのデータとスペアメモリセルのデータとをそれぞれ別のＸＯＲゲートにより縮退する
ることを特徴とする、半導体記憶装置。 - 前記演算およびデータ出力部は、それぞれ別の前記ＸＯＲゲートにより縮退された前記複数の正規のメモリセルのデータの縮退データおよび前記スペアメモリセルのデータの縮退データを、それぞれ別の端子から出力することを特徴とする、請求項１７記載の半導体 記憶装置。
- 前記所定の動作モードにおいて、複数ビットの正規のメモリセルおよびスペアメモリセルに同時に同一データを書き込むことを特徴とする、請求項１７または請求項１８に記載の半導体記憶装置。
- 欠陥テストを行うテストモードにおいて、前記正規のメモリセルと前記スペアメモリセルに同時にアクセスし、前記正規のメモリセルのデータは通常使用時に該正規のメモリセルに用いられる通常データ入出力端子から入出力され、前記スペアメモリセルのデータは該スペアメモリセル専用に設けられたテスト用データ入出力端子から入出力されることを特徴とする、請求項１５から請求項１９のうちのいずれか一項に記載の半導体記憶装置。
- 正規のメモリセルが配置される正規の行および正規の列並びにスペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、
前記メモリセルアレイのデータの入出力を行う通常モードにおいて、読み出したデータを出力する複数の出力端子と、
欠陥救済のための前記メモリセルアレイの前記スペアメモリセル行および前記スペアメモリセル列に配置されたスペアメモリセルにアクセスするアクセス手段とを備え、
前記アクセス手段は、前記通常モードとは異なる欠陥救済が可能か否かの判断を行うためのテストモード時に、前記正規のメモリセルから読み出したデータを縮退して前記複数の出力端子の一部から出力し、前記スペアメモリセルから読み出したデータを前記複数の出力端子のうちの余った出力端子から出力することを特徴とする、半導体記憶装置。 - 前記スペアメモリセルから読み出したデータを縮退して出力することを特徴とする、請求項２１記載の半導体記憶装置。
- 前記テストモード時に同時にアクセスされる正規のメモリセルとスペアメモリセルとは、欠陥救済時に、該正規のメモリセルを該スペアメモリセルで置換する関係にあることを特徴とする、請求項２１に記載の半導体記憶装置。
- 正規のメモリセルが配置される正規の行および正規の列並びにスペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、
欠陥救済のための前記メモリセルアレイの前記スペアメモリセル行および前記スペアメモリセル列に配置されたスペアメモリセルにアクセスするアクセス手段とを備え、
前記アクセス手段は、特定のスペアメモリセルで置換可能な複数の正規のメモリセルに同時にアクセスして前記複数の正規のメモリセルから読み出されたデータを縮退し、当該縮退したデータと前記特定のスペアメモリセルのデータとをそれぞれ個別に出力可能であることを特徴とする、半導体記憶装置。 - 前記複数の正規のメモリセルおよび前記スペアメモリセルがそれぞれ接続する複数のセンスアンプをさらに備え、
前記複数のセンスアンプは、前記メモリセルアレイを挟んで両側に配置され、
前記特定のスペアメモリセルとそれで置換可能な前記複数の正規のメモリセルとは、前記メモリセルアレイの同じ側に配置された前記センスアンプに接続される関係にあることを特徴とする、請求項２４記載の半導体記憶装置。 - 縮退してデータを出力する際に、縮退してデータを出力するモードであることを示すモード指示データを出力することを特徴とする、請求項１５、請求項１７、請求項２１、請求項２２、請求項２３、請求項２４または請求項２５に記載の半導体記憶装置。
- 複数の正規のメモリセルと、
複数のスペアメモリセルと、
同時に、前記複数の正規のメモリセルから２個以上の正規のメモリセルを選択すると共に、前記複数のスペアメモリセルから少なくとも１つのスペアメモリセルを選択するデコーダと、
前記選択された正規メモリセルから読み出したデータが互いに一致しているか否かの検査結果を生成すると共に、前記選択されたスペアメモリセルから読み出されたデータに対応したテストデータを生成するテスト回路とを備える
ことを特徴する半導体記憶装置。 - 前記選択されたスペアメモリセルは複数個であり、
前記テストデータは、前記選択されたスペアメモリセルから読み出されたデータが、互いに一致しているか否かを示している
ことを特徴する請求項２７記載の半導体記憶装置。 - 前記テストデータは、前記選択されたスペアメモリセルから読み出されたデータであることを特徴とする請求項２７記載の半導体記憶装置。
- 前記正規のメモリセル並びに前記スペアメモリセルの読み出し／書き込みが可能な通常モード時において、読み出したデータを出力するための複数のデータ出力端子をさらに備え、
前記テスト回路は、所定のメモリセルの前記検査結果に関連付けられた第１の結果データを前記複数のデータ出力端子のうちの第１のデータ出力端子に出力すると共に、前記所定のメモリセルとは異なるメモリセルの前記検査結果に関連付けられた第２の結果データを前記データ出力端子のうちの第２のデータ出力端子に出力する
ことを特徴とする請求項２７記載の半導体記憶装置。 - 前記正規のメモリセルおよび前記スペアメモリセルの欠陥テストを行うテストモードに関連する信号は、前記複数のデータ出力端子のうちの余ったものに出力される
ことを特徴とする請求項３０記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23505396A JP3865828B2 (ja) | 1995-11-28 | 1996-09-05 | 半導体記憶装置 |
| US08/752,419 US5764576A (en) | 1995-11-28 | 1996-11-19 | Semiconductor memory device and method of checking same for defect |
| KR1019960055343A KR100227058B1 (ko) | 1995-11-28 | 1996-11-19 | 반도체 기억장치 및 그 결함 검사방법 |
| US09/058,885 US5999464A (en) | 1995-11-28 | 1998-04-13 | Semiconductor memory device and method of checking same for defect |
| US09/385,582 US6301163B1 (en) | 1995-11-28 | 1999-08-27 | Semiconductor memory device and method of checking same for defect |
| US09/912,518 US6400621B2 (en) | 1995-11-28 | 2001-07-26 | Semiconductor memory device and method of checking same for defect |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-309609 | 1995-11-28 | ||
| JP30960995 | 1995-11-28 | ||
| JP23505396A JP3865828B2 (ja) | 1995-11-28 | 1996-09-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213100A JPH09213100A (ja) | 1997-08-15 |
| JP3865828B2 true JP3865828B2 (ja) | 2007-01-10 |
Family
ID=26531925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23505396A Expired - Fee Related JP3865828B2 (ja) | 1995-11-28 | 1996-09-05 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (4) | US5764576A (ja) |
| JP (1) | JP3865828B2 (ja) |
| KR (1) | KR100227058B1 (ja) |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3865828B2 (ja) * | 1995-11-28 | 2007-01-10 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JPH10172298A (ja) * | 1996-12-05 | 1998-06-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH117761A (ja) * | 1997-06-13 | 1999-01-12 | Toshiba Corp | 画像用メモリ |
| US6003149A (en) * | 1997-08-22 | 1999-12-14 | Micron Technology, Inc. | Test method and apparatus for writing a memory array with a reduced number of cycles |
| US5923610A (en) * | 1997-10-24 | 1999-07-13 | Advanced Array Corp. | Timing scheme for memory arrays |
| US6049505A (en) * | 1998-05-22 | 2000-04-11 | Micron Technology, Inc. | Method and apparatus for generating memory addresses for testing memory devices |
| JP2000057781A (ja) * | 1998-08-10 | 2000-02-25 | Univ Kyoto | Ｅｘｃｌｕｓｉｖｅ−ＯＲ型機能メモリ及びその読出し方法 |
| JP4141656B2 (ja) * | 2000-06-07 | 2008-08-27 | 株式会社東芝 | 半導体メモリ集積回路および半導体メモリ装置をテストする方法 |
| JP2002025291A (ja) | 2000-07-07 | 2002-01-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6407953B1 (en) | 2001-02-02 | 2002-06-18 | Matrix Semiconductor, Inc. | Memory array organization and related test method particularly well suited for integrated circuits having write-once memory arrays |
| US6889307B1 (en) | 2001-11-16 | 2005-05-03 | Matrix Semiconductor, Inc. | Integrated circuit incorporating dual organization memory array |
| CN100401086C (zh) * | 2002-07-08 | 2008-07-09 | Nxp股份有限公司 | 具有测试单元的电子电路 |
| JP4497801B2 (ja) * | 2002-08-27 | 2010-07-07 | Ｏｋｉセミコンダクタ株式会社 | 半導体記憶装置 |
| KR100484254B1 (ko) * | 2002-10-31 | 2005-04-22 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리던던시 회로 및 그를 이용한 페일구제방법 |
| US6920072B2 (en) * | 2003-02-28 | 2005-07-19 | Union Semiconductor Technology Corporation | Apparatus and method for testing redundant memory elements |
| US20070070210A1 (en) * | 2003-04-11 | 2007-03-29 | Piccionelli Gregory A | Video production with selectable camera angles |
| JP2004328545A (ja) * | 2003-04-25 | 2004-11-18 | Sharp Corp | デコード回路ならびにそれを用いるディスク記録／再生装置の受光アンプ回路および光学ピックアップ |
| US7509543B2 (en) * | 2003-06-17 | 2009-03-24 | Micron Technology, Inc. | Circuit and method for error test, recordation, and repair |
| JP4424952B2 (ja) * | 2003-09-16 | 2010-03-03 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JP2005267817A (ja) * | 2004-03-22 | 2005-09-29 | Oki Electric Ind Co Ltd | 半導体記憶装置と冗長救済アドレスの読出方法 |
| US20050285222A1 (en) | 2004-06-29 | 2005-12-29 | Kong-Beng Thei | New fuse structure |
| JP2006107590A (ja) * | 2004-10-04 | 2006-04-20 | Nec Electronics Corp | 半導体集積回路装置及びそのテスト方法 |
| US7729185B2 (en) * | 2007-11-01 | 2010-06-01 | Arm Limited | Apparatus and method for detection of address decoder open faults |
| CN101441587B (zh) * | 2007-11-19 | 2011-05-18 | 辉达公司 | 用于自动分析gpu测试结果的方法和系统 |
| US8132131B2 (en) * | 2007-12-18 | 2012-03-06 | International Business Machines Corporation | Design structure including failing address register and compare logic for multi-pass repair of memory arrays |
| US20090154270A1 (en) * | 2007-12-18 | 2009-06-18 | Barth Jr John E | Failing address register and compare logic for multi-pass repair of memory arrays |
| US7872902B2 (en) * | 2008-08-18 | 2011-01-18 | Qimonda Ag | Integrated circuit with bit lines positioned in different planes |
| US8316175B2 (en) | 2009-11-03 | 2012-11-20 | Inphi Corporation | High throughput flash memory system |
| US9170878B2 (en) | 2011-04-11 | 2015-10-27 | Inphi Corporation | Memory buffer with data scrambling and error correction |
| US8472265B2 (en) * | 2011-05-10 | 2013-06-25 | Elite Semiconductor Memory Technology Inc. | Repairing circuit for memory circuit and method thereof and memory circuit using the same |
| JP5737003B2 (ja) * | 2011-06-27 | 2015-06-17 | 富士通セミコンダクター株式会社 | 半導体メモリ、システムおよび半導体メモリの製造方法 |
| US8902638B2 (en) * | 2011-09-16 | 2014-12-02 | Inphi Corporation | Replacement of a faulty memory cell with a spare cell for a memory circuit |
| US9158726B2 (en) | 2011-12-16 | 2015-10-13 | Inphi Corporation | Self terminated dynamic random access memory |
| US8949473B1 (en) | 2012-02-16 | 2015-02-03 | Inphi Corporation | Hybrid memory blade |
| US9069717B1 (en) | 2012-03-06 | 2015-06-30 | Inphi Corporation | Memory parametric improvements |
| US8861277B1 (en) | 2012-06-26 | 2014-10-14 | Inphi Corporation | Method of using non-volatile memories for on-DIMM memory address list storage |
| US9647799B2 (en) | 2012-10-16 | 2017-05-09 | Inphi Corporation | FEC coding identification |
| US10185499B1 (en) | 2014-01-07 | 2019-01-22 | Rambus Inc. | Near-memory compute module |
| US9553670B2 (en) | 2014-03-03 | 2017-01-24 | Inphi Corporation | Optical module |
| US9874800B2 (en) | 2014-08-28 | 2018-01-23 | Inphi Corporation | MZM linear driver for silicon photonics device characterized as two-channel wavelength combiner and locker |
| KR20160031631A (ko) * | 2014-09-12 | 2016-03-23 | 삼성전자주식회사 | 반도체 메모리 장치의 리던던시 영역 테스트 방법 |
| US9325419B1 (en) | 2014-11-07 | 2016-04-26 | Inphi Corporation | Wavelength control of two-channel DEMUX/MUX in silicon photonics |
| US9473090B2 (en) | 2014-11-21 | 2016-10-18 | Inphi Corporation | Trans-impedance amplifier with replica gain control |
| US9553689B2 (en) | 2014-12-12 | 2017-01-24 | Inphi Corporation | Temperature insensitive DEMUX/MUX in silicon photonics |
| US9461677B1 (en) | 2015-01-08 | 2016-10-04 | Inphi Corporation | Local phase correction |
| US9484960B1 (en) | 2015-01-21 | 2016-11-01 | Inphi Corporation | Reconfigurable FEC |
| US9547129B1 (en) | 2015-01-21 | 2017-01-17 | Inphi Corporation | Fiber coupler for silicon photonics |
| US9548726B1 (en) | 2015-02-13 | 2017-01-17 | Inphi Corporation | Slew-rate control and waveshape adjusted drivers for improving signal integrity on multi-loads transmission line interconnects |
| US9632390B1 (en) | 2015-03-06 | 2017-04-25 | Inphi Corporation | Balanced Mach-Zehnder modulator |
| US9847839B2 (en) | 2016-03-04 | 2017-12-19 | Inphi Corporation | PAM4 transceivers for high-speed communication |
| KR102650154B1 (ko) * | 2016-12-08 | 2024-03-22 | 삼성전자주식회사 | 가상 페일 생성기를 포함하는 메모리 장치 및 그것의 메모리 셀 리페어 방법 |
| KR102096668B1 (ko) | 2019-12-24 | 2020-04-03 | (주)코리아시스템 | 발광 디바이스 |
| US11880607B2 (en) | 2020-12-02 | 2024-01-23 | Mediatek Singapore Pte. Ltd. | Memory with fuse pins shared by multiple-type repairs |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4055754A (en) * | 1975-12-22 | 1977-10-25 | Chesley Gilman D | Memory device and method of testing the same |
| JPS62293598A (ja) * | 1986-06-12 | 1987-12-21 | Toshiba Corp | 半導体記憶装置 |
| EP0264893B1 (en) * | 1986-10-20 | 1995-01-18 | Nippon Telegraph And Telephone Corporation | Semiconductor memory |
| JPH02310898A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | メモリ回路 |
| JPH031397A (ja) * | 1989-05-29 | 1991-01-08 | Fujitsu Ltd | 半導体集積回路 |
| JP2773271B2 (ja) * | 1989-07-26 | 1998-07-09 | 日本電気株式会社 | 半導体記憶装置 |
| US4996670A (en) * | 1989-09-28 | 1991-02-26 | International Business Machines Corporation | Zero standby power, radiation hardened, memory redundancy circuit |
| JPH0752597B2 (ja) * | 1989-10-30 | 1995-06-05 | 三菱電機株式会社 | 半導体メモリ装置 |
| JPH0468719A (ja) * | 1990-07-04 | 1992-03-04 | Mitsubishi Electric Corp | 通信装置 |
| FR2665793B1 (fr) * | 1990-08-10 | 1993-06-18 | Sgs Thomson Microelectronics | Circuit integre de memoire avec redondance et adressage ameliore en mode de test. |
| DE69129492T2 (de) * | 1990-10-02 | 1998-11-05 | Toshiba Kawasaki Shi Kk | Halbleiterspeicher |
| US5343429A (en) * | 1991-12-06 | 1994-08-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having redundant circuit and method of testing to see whether or not redundant circuit is used therein |
| US5313424A (en) * | 1992-03-17 | 1994-05-17 | International Business Machines Corporation | Module level electronic redundancy |
| US5327382A (en) * | 1992-09-09 | 1994-07-05 | Katsunori Seno | Method of testing redundant memory cells |
| US5377146A (en) * | 1993-07-23 | 1994-12-27 | Alliance Semiconductor Corporation | Hierarchical redundancy scheme for high density monolithic memories |
| US5404331A (en) * | 1993-07-30 | 1995-04-04 | Sgs-Thomson Microelectronics, Inc. | Redundancy element check in IC memory without programming substitution of redundant elements |
| KR0133832B1 (ko) * | 1993-12-28 | 1998-04-23 | 김주용 | 리던던시 로오/컬럼 프리테스트 장치 |
| JPH07226100A (ja) * | 1994-02-15 | 1995-08-22 | Nec Corp | 半導体メモリ装置 |
| US5530674A (en) * | 1994-04-29 | 1996-06-25 | Sgs-Thomson Microelectronics, Inc. | Structure capable of simultaneously testing redundant and non-redundant memory elements during stress testing of an integrated circuit memory device |
| JPH0817197A (ja) * | 1994-06-30 | 1996-01-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPH08259899A (ja) * | 1995-03-23 | 1996-10-08 | Three Bond Co Ltd | シアノアクリレート系接着剤組成物 |
| JP3774500B2 (ja) * | 1995-05-12 | 2006-05-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP3865828B2 (ja) | 1995-11-28 | 2007-01-10 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5631868A (en) * | 1995-11-28 | 1997-05-20 | International Business Machines Corporation | Method and apparatus for testing redundant word and bit lines in a memory array |
| US6002621A (en) * | 1996-12-12 | 1999-12-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JP2000260199A (ja) * | 1999-03-04 | 2000-09-22 | Nec Corp | 半導体記憶装置 |
-
1996
- 1996-09-05 JP JP23505396A patent/JP3865828B2/ja not_active Expired - Fee Related
- 1996-11-19 KR KR1019960055343A patent/KR100227058B1/ko not_active IP Right Cessation
- 1996-11-19 US US08/752,419 patent/US5764576A/en not_active Expired - Fee Related
-
1998
- 1998-04-13 US US09/058,885 patent/US5999464A/en not_active Expired - Lifetime
-
1999
- 1999-08-27 US US09/385,582 patent/US6301163B1/en not_active Expired - Lifetime
-
2001
- 2001-07-26 US US09/912,518 patent/US6400621B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR970030588A (ko) | 1997-06-26 |
| US5764576A (en) | 1998-06-09 |
| JPH09213100A (ja) | 1997-08-15 |
| US6301163B1 (en) | 2001-10-09 |
| US5999464A (en) | 1999-12-07 |
| US20020006064A1 (en) | 2002-01-17 |
| KR100227058B1 (ko) | 1999-10-15 |
| US6400621B2 (en) | 2002-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3865828B2 (ja) | 半導体記憶装置 | |
| JP3866588B2 (ja) | 半導体集積回路装置 | |
| EP0249903B1 (en) | Semiconductor memory device | |
| JP3774500B2 (ja) | 半導体記憶装置 | |
| JP3645296B2 (ja) | 半導体メモリ装置のバーンイン制御回路とそれを利用したバーンインテスト方法 | |
| JP4952137B2 (ja) | 半導体メモリおよびシステム | |
| KR960016805B1 (ko) | 병렬 비트 테스트 모드 내장 반도체 메모리 | |
| US6097644A (en) | Redundant row topology circuit, and memory device and test system using same | |
| JP4111762B2 (ja) | 半導体記憶装置 | |
| US6314030B1 (en) | Semiconductor memory having segmented row repair | |
| JPH05166396A (ja) | 半導体メモリ装置 | |
| JPH07226100A (ja) | 半導体メモリ装置 | |
| JP2001266589A (ja) | 半導体記憶装置およびそのテスト方法 | |
| US20020031022A1 (en) | Semiconductor memory having multiple redundant columns with offset segmentation boundaries | |
| JPH08147995A (ja) | 半導体記憶装置 | |
| JPH0935493A (ja) | 半導体メモリ装置、マイクロコントローラ及び半導体メモリ装置の製造方法 | |
| US6208570B1 (en) | Redundancy test method for a semiconductor memory | |
| US5561636A (en) | Random access memory with a simple test arrangement | |
| KR100963552B1 (ko) | 반도체 메모리 | |
| US20040153732A1 (en) | Semiconductor memory device having a test circuit | |
| JP2001256793A (ja) | 半導体集積回路装置 | |
| JP2587973B2 (ja) | 冗長構成半導体メモリ | |
| US6754113B2 (en) | Topography correction for testing of redundant array elements | |
| JP4766961B2 (ja) | 半導体記憶装置 | |
| JP2008217848A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060413 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060523 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060712 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061003 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061004 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091013 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131013 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |