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KR100596992B1 - 무연 주석합금을 피복하는 방법 - Google Patents

무연 주석합금을 피복하는 방법 Download PDF

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KR100596992B1
KR100596992B1 KR1020030095797A KR20030095797A KR100596992B1 KR 100596992 B1 KR100596992 B1 KR 100596992B1 KR 1020030095797 A KR1020030095797 A KR 1020030095797A KR 20030095797 A KR20030095797 A KR 20030095797A KR 100596992 B1 KR100596992 B1 KR 100596992B1
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Abstract

본 발명에 따르면, 기판상에 무연 주석합금을 피복하는 방법을 제공한다. 기판은 반도체 디바이스의 외부 리드부를 포함한다. 기판은 무연 주석합금을 피복하기 위하여, 전해액 혼합물과 접촉한다. 전류는 기판상에 무연 주석합금을 피복하기 위하여 ON-듀티 사이클 부분 동안 전해액 혼합물을 통해 정방향으로 통과한다. OFF-듀티 사이클 부분 동안에는, 전해액 혼합물을 통해 정방향으로 전류를 통과시키는 것을 주기적으로 막는다.
무연 (Lead-Free), 주석합금, 전해액

Description

무연 주석합금을 피복하는 방법 {METHOD FOR DEPOSITING LEAD-FREE TIN ALLOY}
도 1 은 본 발명에 따른 무연 (Lead-Free) 주석합금 (Tin Alloy) 을 피복 (Deposition) 하는 방법을 수행하는 전기 도금 장치의 부분에 대한 단면도.
도 2 는 본 발명의 일 구현예를 나타낸 것으로, 전해액 혼합물을 통과하는 전류의 크기와 방향을 나타내는 커맨드 신호의 변화를 나타낸 다이어그램.
도 3 은 본 발명의 또 다른 구현예를 나타낸 것으로, 전해액 혼합물을 통과하는 전류의 크기와 방향을 나타내는 커맨드 신호의 변화를 나타낸 다이어그램.
도 4 는 실험 결과들을 나타낸 표.
도 5 는 실험 결과들을 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명*
1: 전해조 2: 전해액
3: 애노드 (Anode) 4: 반도체 장치
5: 외부 리드 6: 정류기
본 발명은 무연 주석합금을 피복하는 방법에 관한 것이다. 더욱 상세하게는, 본 발명은 이상 피복 (Deposition) 과 국부 피복을 방지하는 무연 주석합금의 피복 방법에 관한 것이다.
일본 공개 특허공보 소61-194196 호에는 유기 술폰산 전해조 (Bath) 를 이용하여 전기 도금함으로써 주석-납 합금을 피복하는 방법이 개시되어 있다. 이에 의하면, 전해액 혼합물을 통과하는 전류의 방향을 간헐적으로 방해하거나 반전시키면, 휘스커 포메이션 (Whisker Formation) 에 증가된 내성을 가지는 피복을 제공한다. 전류 밀도는 2 A/dm2 이다. 전류가 전해액 혼합물을 통과하는 기간인 사이클 (Cycle) 부분은 80 초보다 길지 않으며, 바람직하게는 20 초 내지 50 초 범위이다. 다른 사이클 부분은 3 초 이상이며, 바람직하게는 5 초 내지 20 초 범위이다.
상기와 같이, 알려진 전기 도금 프로세스 (Process) 에 따르면, 다른 사이클 부분은 3 초보다 짧지 않다. 만약 이러한 알려진 프로세스를 주석-창연 (Tin-Bismuth) 의 합금 형태로 무연 주석합금을 피복할 경우에 수행하면, 다음의 단점들이 있다.
휘스커 포메이션은 줄곧 커지는 문제점이었다. 한 사이클 부분과 다른 사이클 부분으로 구성되는 1 사이클, 즉, ON-OFF 사이클이 너무 길어서 효과적으로 휘스커 포메이션을 억제할 수 없다 (하나의 단점). 국부 피복은 줄곧 커지는 문제점이었다. 전류가 차단된 경우, 애노드 (Anode) 와 캐소드 (Cathode) 양쪽 에서 창연의 무전기 (Electroless) 피복이 발생한다. 이 창연의 무전기 피복은 높은 이온화 경향을 나타내지만, 피복 조차도 완수하기가 어렵다 (또 다른 단점).
이론에 한정하려는 것은 아니지만, 휘스커 포메이션은 덴드라이트 (Dendrite) 성장에 기초하는 것으로 생각된다. 휘스커 포메이션은 종종 방해받지 않은 전류로 전기 도금한 피복 표면에서 발견되고 있다. 결정 구조, 결정 성장의 이방성 및 캐소드 표면 내의 친화력은 덴드라이트 프리커서 (Precursor) 가 생기게 한다. 전기 도금을 위한 전류는 덴드라이트 프리커서 부분을 통과하며, 국부화된다. 고 전류 밀도에 대한 노출은, 덴드라이트 성장을 유발하여, 그 부분에서의 피복을 가속화한다. 휘스커는 단락회로의 주된 원인이 되는 것으로 알려져 있으며, 고품질의 제품을 생산하기 위해서는 휘스커 포메이션이 없는 무연 주석합금을 피복하는 방법이 필요하다.
캐소드 표면에 인접한 금속 이온의 밀도가 가속화 피복 동안에 감소, 전기 이중막을 형성하며, 캐소드 표면으로부터 분리된 덴드라이트 프리커서에 금속 이온 밀도를 증가시켜, 전기 도금 피복의 국부적인 집중을 유발한다.
본 발명은 무연 주석합금의 전기 도금 피복 표면 내의 휘스커 포메이션을 방지하는데 그 목적이 있다. 그러므로, 본 발명의 목적은 전기 도금 피복의 휘스커 포메이션과 국부적인 집중이 없는 무연 주석합금을 피복하는 방법을 제공하는 것이다. 본 발명의 구체적인 목적은 전기 도금 동안에 전기 이중막 (Electric Double Layer) 의 형성을 억제함으로써 무연 주석합금을 피복하는 방법을 제공하는 것이다.
본 발명의 일 구현예에 따르면, 무연 주석합금을 피복하기 위해, 전해액 혼합물과 기판을 접촉시키는 단계; 기판상에 무연 주석합금을 피복하기 위해, ON 듀티 사이클 (ON-Duty Cycle) 부분 동안 전해액 합성물을 통하여 정방향으로 전류를 주기적으로 통과시키는 단계; 및 OFF 듀티 사이클 부분 동안, 전해액 혼합물을 통한 정방향으로의 전류 통과를 주기적으로 방해하는 단계를 포함하는, 기판상에 무연 주석합금을 피복하는 방법을 제공한다.
상세한 설명에서 사용하는 바와 같이, 명시적으로 다른 의미를 나타내는 경우가 아니라면, 축약어 g 는 그램, mL 는 밀리리터, ℃ 는 섭씨 도, 그리고 A/dm2 는 제곱 데시미터 당 암페어 등의 의미를 가진다. 본 명세서에서, "피복 (Depositing)" 과 "전기 도금 (Electroplating)" 의 용어는 동일한 의미로 사용한다. 모든 수치 범위는 포괄적인 것이다.
본 발명에 따른 무연 주석합금을 피복하는 방법을 수행하는데는, 시중에서 입수가능한 모든 다양한 유형의 전기 도금 장치를 실질적인 변경이나 변형을 가하지 않고 이용할 수 있다. 도 1 을 참조하면, 참조부호 1 은 기판상에 무연 주석합금을 피복하기 위한 전해액 혼합물 (2) 을 포함하는 전기 도금 전해조를 나타낸다. 외부 리드부 (External Lead Portion) (5) 를 포함하는 반도체 장치 (4) 가 연결되어 있는 애노드 (3) 및 캐소드는 전해액 혼합물 (2) 에 담근다. 이 경우, 외부 리드부 (5) 는 캐소드로서 기능하며, 전기 도금되는 기판이다. 애노드 (3) 와 캐소드는 정류기 (6) 에 연결한다. 커맨드 신호에 응답하여 (도 2 참조), 정류기 (6) 는 ON 듀티 사이클 부분 동안 외부 리드부 (5) 상에 무연 주석합금을 피복하기 위해, 애노드 (3) 와 캐소드 사이의 전해액 혼합물 (2) 을 통하여 한 방향으로 전류를 주기적으로 통과시킬 수 있다. 당연히, 정류기 (6) 는 OFF 듀티 사이클 부분 동안 전류를 보내는 것을 막거나 보류할 수 있다.
외부 리드부 (5) 는 전기 도금되는 기판의 일례일 뿐이다. 기판은 전기 부품들 중에서 선택할 수 있다. 전기 부품들은, 리드 프레임 (Lead Frame), 반도체 패키지 (Semiconductor Package), 접속기 (Connector), 콘택트 (Contact), 칩 커패시터 또는 플라스틱 중에서 선택한다. 적당한 플라스틱으로는, 인쇄 와이어링 보드 (Printing Wiring Board), 특히 구리 클래드 (Copper Clad) 인쇄 와이어링 보드와 같은, 플라스틱 라미네이트 (Plastic Laminate) 를 포함한다.
기판에 전해액 혼합물을 당해 기술분야에 알려진 모든 방법으로 접촉시킬 수도 있다.
본 발명의 일 구현예에 따르면, 알카놀 (Alkanol) 술폰산 전해조의 전해조 성분으로서, 주석-창연 합금의 전기 도금을 위한 전해액 혼합물을 준비한다. 전해액 혼합물은 밀도가 200 ±25 g/L 인 알카놀 술폰산, 밀도가 45 ±5 g/L 인 주석 알카놀 술폰산, 밀도가 1.1 ±0.6 g/L 인 창연 알카놀 술폰산, 및 PF-05M (ISHIHARA CHEMICAL CO.,LTD 에서 공급하는 화학 물질의 상품명임) 을 포함한다. 전해액 혼합물은 40 ±5 ℃ 의 온도로 유지한다. ON 듀티 사이클 부분 동안, 전기 도금에 이용되는 전류 밀도는 5 A/dm2 이하이며, 바람직하게는 4.5 A/dm2 이다. 본 발명의 일 구현예에 따르면, 상기 밀도를 가진 전류를 ON 듀티 사이클 부분 동안 전해액 혼합물을 통해 정방향으로 주기적으로 통과시켜, 외부 리드부상에 주석-창연 합금을 피복한다. 캐소드 표면의 근처에서 금속 이온 밀도의 감소를 억제하기 위하여, OFF 듀티 사이클 부분 동안에 전해액 혼합물로의 전류 공급을 주기적으로 차단함으로써, OFF 듀티 사이클 부분 동안에 주기적으로 정방향으로의 전류의 통과를 방해한다.
이제 도 2 를 참조하면, ON-OFF 사이클은 ON 듀티 사이클 부분과 그에 뒤따르는 OFF 듀티 사이클 부분으로 구성된다. 주파수는 초당 1 사이클 내지 초당 5 사이클의 범위이다. 각 ON-OFF 사이클의 ON 듀티 사이클 부분 b 에 대한 OFF 듀티 사이클 부분 a 의 비율, 즉, a/b 비는 0.2 이상이다. 적당한 시간 주기 내에 전기 도금을 수행하기 위해서는, a/b 비가 0.3 인 것이 바람직하다.
도 3 을 참조하여, 본 발명의 또 다른 구현예를 설명한다. 이 구현예는 OFF 듀티 사이클 부분 동안 정방향으로의 전류의 통과를 주기적으로 막는 방법을 제외하고는 상기 구현예와 실질적으로 동일하다. 이 구현예에서는, 캐소드 표면 근처에서 금속 이온 밀도의 감소를 보다 효과적으로 억제하기 위하여, OFF 듀티 사이클 부분 동안에 전해액 혼합물을 통해 정방향과 반대되는 역방향으로 전류를 주기적으로 통과시킴으로써, 정방향으로의 전류의 통과를 OFF 듀티 사이클 부분 동안에는 방해한다. 이는, 전해액 혼합물을 통과하는 전류의 방향을 역전시키기 위하여, OFF 듀티 사이클 부분 동안 역전된 포텐셜 (Potential) 상태를 주기적으로 형성함으로써 달성할 수 있다.
도 2 에 나타낸 전류 제어 절차로 10 개의 샘플 또는 예들을 상기 주석-창연 (Sn-Bi) 전해조를 이용하여 테스트 또는 평가하였다. 도 4 및 도 5 는 전기 도금 결과를 포함한다.
예 #1: ON/OFF 비 = 8/2, 즉, a/b 비는 2/8 (= 0.25) 이고, 주기는 초당 1 사이클이다. 전기 도금의 결과, 이상 피복 발생율은 0/10 (= 0 %) 이다.
예 #2: ON/OFF 비 = 7/3, 즉, a/b 비는 3/7 (≒ 0.43) 이고, 주기는 초당 5 사이클이다. 전기 도금의 결과, 이상 피복 발생율은 0/10 (= 0 %) 이다.
예 #3: ON/OFF 비 = 7/3, 즉, a/b 비는 3/7 (≒ 0.43) 이고, 주기는 초당 1 사이클이다. 전기 도금의 결과, 이상 피복 발생율은 0/10 (= 0 %) 이다.
덜 바람직한 예 #4: ON/OFF 비 = 7/3, 즉, a/b 비는 3/7 (≒ 0.43) 이고, 주기는 초당 10 사이클이다. 전기 도금의 결과, 이상 피복 발생율은 1/10 (= 10 %) 이다.
덜 바람직한 예 #5: ON/OFF 비 = 8/2, 즉, a/b 비는 2/8 (= 0.25) 이고, 주기는 초당 5 사이클이다. 전기 도금의 결과, 이상 피복 발생율은 3/10 (= 30 %) 이다.
덜 바람직한 예 #6: ON/OFF 비 = 8/2, 즉, a/b 비는 2/8 (= 0.25) 이고, 주기는 초당 5 사이클이다. 전기 도금의 결과, 이상 피복 발생율은 3/10 (= 30 %) 이다.
덜 바람직한 예 #7: ON/OFF 비 = 9/1, 즉, a/b 비는 1/9 (≒ 0.11) 이고, 주기는 초당 1 사이클이다. 전기 도금의 결과, 이상 피복 발생율은 3/10 (= 30 %) 이다.
덜 바람직한 예 #8: ON/OFF 비 = 9/1, 즉, a/b 비는 1/9 (≒ 0.11) 이고, 주기는 초당 5 사이클이다. 전기 도금의 결과, 이상 피복 발생율은 3/10 (= 30 %) 이다.
덜 바람직한 예 #9: ON/OFF 비 = 9/1, 즉, a/b 비는 1/9 (≒ 0.11) 이고, 주기는 초당 10 사이클이다. 전기 도금의 결과, 이상 피복 발생율은 2/10 (= 20 %) 이다.
덜 바람직한 예 #10: ON/OFF 비 = 10/0, 즉, a/b 비는 0/10 (= 0) 이고, 주기는 초당 0 사이클이다. 전기 도금의 결과, 이상 피복 발생율은 6/10 (= 60 %) 이다.
본 발명에 이용할 수 있는 무연 주석합금은 상기 주석-창연 합금에 한정되지 않는다. 무연 주석합금은, 주석과 함께, 구리, 은, 아연으로 구성되는 그룹으로부터 선택한 제 2 금속을 포함한다.
주석-구리 합금을 전기 도금하기 위해, 알카놀 술폰산 전해조를 이용하여 주석-구리 (Sn-Cu) 전기 도금을 수행한다. 주석-구리 합금의 전기 도금을 위한 전해액 혼합물은 알카놀 술폰산, 주석 알카놀 술폰산, 구리 알카놀 술폰산, 및 T-130CU (ISHIHARA CHEMICAL CO.,LTD 에서 공급하는 화학 물질의 상품명임) 를 포함한다.
본 발명 및 그 이점을 상세히 설명하였지만, 본 발명의 정신과 범위를 벗어나지 않은 채, 다양한 변경, 대체, 개조가 가능함을 이해해야 한다.
이상 본 발명에 따르면, 본 발명은 무연 주석합금의 전기 도금 피복 표면 내에서 휘스커 포메이션을 방지함으로써, 이는 전기 도금 피복의 휘스커 포메이션과 국부적인 집중이 없는 무연 주석합금을 피복할 수 있다. 또한, 본 발명에 의하면, 전기 도금중 전기 이중막 (Electric Double Layer) 의 포메이션을 억제함으로써 무연 주석합금을 피복할 수 있다.

Claims (8)

  1. 기판상에 무연 주석 합금을 피복하는 방법으로서,
    무연 주석합금을 피복하기 위해, 전해질 혼합물과 기판을 접촉시키는 단계;
    상기 기판상에 상기 무연 주석합금을 피복하기 위해, ON 듀티 사이클 부분 동안 상기 전해액 혼합물을 통하여 정방향으로 주기적으로 전류를 통과시키는 단계; 및
    OFF 듀티 사이클 부분 동안, 상기 전해액 혼합물을 통한 상기 정방향으로의 전류의 통과를 주기적으로 방해하는 단계를 포함하고,
    상기 무연 주석합금은 주석-창연, 주석-구리, 주석-은 또는 주석-아연 중 어느 하나인, 무연 주석합금을 피복하는 방법.
  2. 제 1 항에 있어서,
    상기 기판은 반도체 디바이스의 외부 리드부를 포함하는, 무연 주석합금을 피복하는 방법.
  3. 제 1 항에 있어서,
    상기 주기적으로 방해하는 단계는 상기 OFF 듀티 사이클 부분 동안 상기 전해액 혼합물로의 전류 공급을 주기적으로 차단하는 단계를 포함하는, 무연 주석합금을 피복하는 방법.
  4. 제 1 항에 있어서,
    상기 주기적으로 방해하는 단계는 상기 OFF 듀티 사이클 부분 동안 상기 전해액 혼합물을 통하여 상기 정방향과 반대되는 역방향으로 주기적으로 전류를 통과시키는 단계를 포함하는, 무연 주석합금을 피복하는 방법.
  5. 제 1 항에 있어서,
    각 사이클의 상기 ON 듀티 사이클 부분에 대한 OFF 듀티 사이클 부분의 비율은 0.2 이상인, 무연 주석합금을 피복하는 방법.
  6. 제 1 항에 있어서,
    상기 사이클은 초당 1 사이클 내지 초당 5 사이클 범위의 주파수에서 반복되는, 무연 주석합금을 피복하는 방법.
  7. 제 1 항에 있어서,
    상기 정방향으로 통과시키는 전류는 5 A/dm2 이하의 전류 밀도를 가지는, 무연 주석합금을 피복하는 방법.
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