KR100480906B1 - 반도체 메모리 소자의 리페어 회로 - Google Patents

Abstract

본 발명은 반도체 메모리소자에 있어서 리페어 페일을 방지할 수 있는 개선된 리페어회로에 관한 것이다. 본 발명은 퓨즈를 이용하여 불량이 발생한 메모리셀을 리페어하는 반도체 메모리소자의 리페어회로에 있어서, 전원과 노드사이에 퓨즈가 연결되어 리페어신호를 발생하는 리페어부와; 상기 리페어부의 퓨즈가 연결된 노드의 전압레벨을 체크하고, 전압체크신호에 의해 상기 노드를 일정 전압레벨로 유지시켜 주는 전압체크부로 이루어진다.

Description

반도체 메모리소자의 리페어회로

본 발명은 반도체 메모리소자에 관한 것으로서, 보다 구체적으로는 리페어 페일을 방지할 수 있는 반도체 메모리소자의 개선된 리페어회로에 관한 것이다.

일반적인 반도체 메모리소자의 경우, 각 메모리칩의 메모리용량외에 부가적으로 일정량의 리페어셀을 집적시켜 특정 메모리셀에 불량이 발생하면 불량이 발생한 셀을 여분의 리페어셀로 대체시켜 리페어시켜 줌으로써 수율향상 및 제조비용의 최소화를 도모하고 있다. 따라서, 이러한 불량이 난 메모리셀을 리페어셀로 대체시켜주는 리페어기술은 반도체 메모리소자의 제조기술에 못지않게 중요한 기술이 되고 있다.

도 1은 종래의 반도체 메모리소자의 리페어회로를 도시한 것이다, 도 1을 참조하면, 종래의 퓨즈를 이용한 리페어회로(10)는 전원(Vcc)과 노드(n1)사이에 연결된 리페어용 퓨즈(11)와, 상기 제1노드(n1)에 입력이 연결되고 출력이 제2노드(n2)에 연결되어 제1노드(n1)의 전위를 반전시켜 주기위한 제1반전 게이트(12)와, 상기 제1노드(n1)와 접지에 드레인과 소오스가 각각 연결되고 제1반전 게이트(12)의 출력이 게이트에 인가되는 NMOS 트랜지스터(13)와, 상기 제2노드(n2)와 제3노드(n3) 사이에 연결되어 제1반전 게이트(12)의 출력을 반전시켜 주기위한 제2반전 게이트(14)와, 상기 제3노드(n3)와 출력단(out)사이에 연결되어 제2반전 게이트(14)의 출력신호를 반전시켜 출력단(out)으로 리페어신호를 발생하기 위한 제3반전 게이트(15)를 포함한다.

상기한 바와같은 종래의 반도체 메모리소자의 리페어회로의 동작을 살펴보면, 정상동작시에는 퓨즈가 절단되지 않아 제1노드(n1)가 하이상태를 유지하고, 이에 따라 제1반전 게이트(12)의 출력신호에 의해 NMOS 트랜지스터(13)가 턴오프되어 제1노드(n1)는 여전히 하이상태를 유지한다. 따라서, 제2 및 제3반전 게이트(14, 15)를 통해 로우상태의 신호를 출력단(out)으로 출력하게 된다. 그러므로, 리페어가 수행되지 않고 정상동작함을 나타낸다.

한편, 리페어모드시에는 퓨즈가 절단되어 제1노드(n1)가 로우상태를 유지하고, 이에 따라 제1반전 게이트(12)의 출력신호가 하이상태로 되어 NMOS 트랜지스터(13)를 턴온시키므로, 제1노드(n1)는 로우상태를 유지하게 된다. 따라서, 제2 및 제3반전 게이트(14, 15)를 통해 로우상태의 신호를 출력단(out)으로 출력하여 리페어가 수행되었음을 나타낸다.

그러나, 상기한 바와같은 종래의 리페어회로는 리페어휴즈(11)로 폴리실리콘막이 사용되는데, 폴리실리콘막으로된 리페어휴즈를 이용하여 리페어를 하게 되는 경우, 리페어장비의 허용범위내에서 리페어휴즈가 완전하게 끊어지지 않고 소량의 폴리실리콘이 남게 된다. 이때, 폴리실리콘의 남아있는 양에 따라 퓨즈가 갖는 저항값이 달라지게 되고, 리페어장비의 정밀도에 따라 변동된다.

완전히 끊어지지 않고 남아있는 소량의 폴리실리콘은 정상동작시에는 정상적으로 동작을 하지만, 퓨즈가 대략 100GΩ - 200GΩ 의 저항값을 가질 때 메모리칩을 동작시키기 위하여 파워업 시퀀스(power up sequence)를 수행하면 불량이 발생된다. 즉, 리페어를 진행한 칩에서 파워를 매우 천천히 증가시키면, 리페어시 소량의 남아있는 폴리실리콘이 저항 역할을 한다. 이때, 파워업 시퀀스에 약 3초정도의 큰 지연시간이 소요되므로, 상기 폴리실리콘이 저항역할을 하여 저항전원전압(Vcc)가 제1노드(n1)가 완전히 분리되지 않으며, 이에 따라 리페어칩은 페일이 발생하게 되는 문제점이 있었다.

도 3는 종래의 리페어회로에 있어서, 퓨즈 절단시 폴리실리콘의 양을 정량적으로 모델하여 저항값이 100GΩ - 150GΩ 이라 가정하였을 경우의 시뮬레이션 결과를 도시한 것이다. 도 3a 는 퓨즈의 저항값이 100GΩ 이고 지연시간이 100msec 인 경우에 파워를 공급하는 제1시뮬레이션 결과를 도시한 것이고, 도 3b는 퓨즈의 저항값이 150GΩ이고 지연시간이 100msec 인 경우에 파워를 공급하는 제2시뮬레이션 결과를 도시한 것이다. 그리고, 도 3c는 퓨즈의 저항값이 100GΩ이고 지연시간이 3sec 인 경우에 파워를 공급하는 제3시뮬레이션 결과를 도시한 것이고, 도 3d는 퓨즈의 저항값이 150GΩ이고 지연시간이 3sec 인 경우에 파워를 공급하는 제4시뮬레이션 결과를 도시한 것이다.

도 3를 참조하여 종래의 리페어회로의 특성을 살펴보면, 상기의 4가지 경우의 시뮬레이션중 3경우는 페일이 발생되고 두 번째 경우에만 페일이 발생되지 않음을 알 수 있다. 4경우 시뮬레이션 결과로부터 퓨즈의 절단시 폴리실리콘이 극소량 남아있는 경우에는 큰 지연시간을 두고 파워를 천천히 공급하면 페일이 발생되고, 남아있는 폴리실리콘의 양이 많은 경우에는 지연시간이 짧아도 페일이 발생함을 알 수 있다.

본 발명은 상기한 바와같은 문제점을 해결하기 위한 것으로서, 리페어용 퓨즈에 연결된 노드의 전위를 체크하여 리페어시 페일을 방지할 수 있는 개선된 반도체 메모리소자의 개선된 리페어회로를 제공하는 데 그 목적이 있다.

상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 퓨즈를 이용하여 불량이 발생한 메모리셀을 리페어하는 반도체 메모리소자의 리페어회로에 있어서, 전원과 노드사이에 퓨즈가 연결되어 리페어신호를 발생하는 리페어부와; 상기 리페어부의 퓨즈가 연결된 노드의 전압레벨을 체크하고, 전압체크신호에 의해 상기 노드를 일정 전압레벨로 유지시켜 주는 전압체크부로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 리페어회로를 제공하는 것을 특징으로 한다.

본 발명의 실시예에 따른 리페어회로에 있어서, 상기 전압체크부는 퓨즈가 연결된 노드의 전압을 기준전압과 비교하여 전압레벨을 체크하고, 상기 전압체크신호를 상기 리페어부의 노드로 제공하는 비교기로 이루어지는 것을 특징으로 한다.

본 발명의 실시예에 따른 리페어회로에 있어서, 상기 전압체크부의 비교기는 상기 노드의 전압과 기준전압을 입력하여 전압레벨을 비교하는 비교수단과; 상기 비교수단과 전원단자사이에 연결되어 상기 비교수단으로 전류를 공급하는 전류미러수단과; 외부로부터 인가되는 칩셀렉트신호에 의해 구동되어 상기 비교수단을 인에이블시키는 인에이블수단으로 이루어지는 것을 특징으로 한다.

본 발명의 실시예에 따른 리페어회로에 있어서, 상기 전류미러수단은 전원단자와 상기 비교수단사이에 각각 연결되고, 그의 게이트가 공통연결되어 제1PMOS 트랜지스터의 드레인에 연결되는 제1 및 제2PMOS 트랜지스터로 이루어지는 것을 특징으로 한다.

본 발명의 실시예에 따른 리페어회로에 있어서, 상기 비교수단은 상기 전류미러용 제1 및 제2PMOS 트랜지스터의 드레인과 접지사이에 드레인과 소오스가 각각 연결되고, 게이트에 각각 상기 노드의 전압과 기준전압이 인가되는 제1 및 제2NMOS 트랜지스터로 이루어져서, 상기 제2NMOS 트랜지스터의 드레인단자가 상기 노드에 연결되어 상기 전압체크신호를 상기 노드로 제공하는 것을 특징으로 한다.

본 발명의 실시예에 따른 리페어회로에 있어서, 상기 인에이블수단은 게이트에 칩셀렉트신호가 인가되고 드레인과 소오스가 각각 상기 제1 및 제2NMOS 트랜지스터의 소오스와 접지에 각각 연결되는 제3NMOS 트랜지스터로 이루어져서 상기 비교수단의 제1 및 제2NMOS 트랜지스터를 인에이블시켜 주는 것을 특징으로 한다.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.

도 2는 본발명의 실시예에 따른 반도체 메모리소자의 리페어회로를 도시한 것이다. 도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리소자의 리페어회로는 크게 퓨즈를 이용한 리페어부(100)와, 상기 리페어부(100)의 퓨즈에 연결된 노드의 전압레벨을 체크하고, 상기 전압체크신호에 의해 상기 노드를 일정 전압레벨로 만들어주는 전압체크부(200)로 이루어진다. 상기 리페어부(100)의 구성 및 동작은 도 1에 도시된 종래의 리페어회로의 구성 및 동작과 동일하다.

상기 전압체크부(200)는 퓨즈가 연결된 제1노드(n1)의 전압레벨과 기준전압을 비교하여 상기 제1노드(n1)의 전압레벨을 체크하는 비교기로 이루어진다. 상기 전압체크부(200)는 전류미러수단(20)과, 비교수단(30) 및 인에이블수단(40)으로 이루어진다.

상기 전류미러수단(20)은 전원(Vcc)과 상기 비교수단(30)사이에 각각 연결되고 그의 게이트가 공통연결되어 제1PMOS 트랜지스터(21, 22)의 드레인에 연결되는 제1 및 제2PMOS 트랜지스터(21, 22)로 이루어진다.

상기 비교수단(30)은 상기 전류미러용 제1 및 제2PMOS 트랜지스터(21, 22)의 드레인과 접지사이에 드레인과 소오스가 각각 연결되고, 게이트에 각각 제1노드(n1)의 전압(Vn1)과 기준전압(Vref)이 인가되는 제1 및 제2NMOS 트랜지스터(22, 23)로 이루어져서, 상기 제2NMOS 트랜지스터(23)의 드레인단자가 상기 제1노드(n1)와 연결되어 전압체크신호(VC)에 의해 제1노드(n1)의 전압이 유지되도록 한다.

상기 인에이블수단(40)은 상기 비교수단(30)인 제1 및 제2NMOS 트랜지스터(22, 23)를 구동시켜 주기위한, 게이트에 칩셀렉트신호(CS)가 인가되고 드레인과 소오스가 각각 상기 제1 및 제2NMOS 트랜지스터(22, 23)의 소오스와 접지에 각각 연결되는 제3NMOS 트랜지스터(24)로 이루어진다.

상기한 바와같은 본 발명의 실시예에 따른 리페어회로의 동작을 설명하면 다음과 같다.

먼저, 정상동작시에는 퓨즈(11)가 절단되지 않아 제1노드(n1)가 하이상태를 유지하고, 이에 따라 NMOS 트랜지스터(13)가 턴오프되어 제1노드(n1)는 여전히 하이상태를 유지하며, 출력단(out)으로 리페어가 수행되지 않고 정상동작임을 나타내는 신호를 출력하게 된다.

전압체크부(20)에서는 칩셀렉트신호(CS)에 의해 제3NMOS 트랜지스터(24)가 동작을 하여 비교수단인 제1 및 제2NMOS 트랜지스터(22, 23)가 인에이블되어 제1노드의 전압(Vn1)과 기준전압(Vref)을 비교하게 한다.

제1노드(n1)의 전압이 제1NMOS 트랜지스터(22)의 게이트 입력으로 인가되고, 기준전압(Vref)이 제2NMOS 트랜지스터(23)의 게이트 입력으로 각각 인가된다. 이때, 기준전압(Vref)은 정상동작시 퓨즈(11)에 연결된 제1노드(n1)의 전압보다는 작은 값을 갖고, 리페어시 제1노드(n1)의 전압보다는 큰 값을 갖도록 미리 설정된다.

정상동작시에는 제1노드(n1)의 전압이 기준전압(Vref)의 전압레벨보다 높으므로, 비교수단인 제1 및 제2NMOS 트랜지스터(22, 23)의 출력신호(VC)는 하이상태로 된다. 따라서, 전압체크부(200)의 출력신호(VC)는 제1노드(n1)로 인가되어 리페어부(100)의 퓨즈(11)에 연결된 제1노드(n1)는 하이상태를 유지하게 된다.

한편, 리페어모드시에는 리페어부(100)의 퓨즈(11)가 절단되어 제1노드(n1)가 로우상태를 유지하고, 제1반전 게이트(12)의 출력신호에 의해 NMOS 트랜지스터(13)가 턴온되어 제1노드(n1)는 로우상태를 유지하며, 제2 및 제3반전 게이트(14, 15)를 통해 출력단(out)으로 리페어가 수행되었음을 나타내는 신호를 출력하게 된다.

전압체크부(200)에서는 퓨즈(11)에 연결된 제1노드(n1)의 전압(Vn1)을 제1NMOS 트랜지스터(22)의 게이트 전압으로 하고, 기준전압(Vref)을 제2NMOS 트랜지스터(23)의 게이트 전압으로 하여 비교하는데, 리페어시에는 제1노드(n1)의 전압이 기준전압(Vref)보다 낮으므로, 그의 출력전압(VC)은 로우상태가 된다. 따라서, 전압체크부(200)의 출력전압(200)은 제1노드(n1)에 인가되므로, 제1노드(n1)는 로우상태를 유지하게 된다.

따라서, 리페어가 진행되어 퓨즈가 끊어지고, 파워업 시퀀스모드에서 파워를 천천히 올려줄 때, 전원단자(Vcc)와 제1노드(n1)의 전압차가 어느 이상되면, 제1노드(n1)의 레벨을 로우레벨로 신속하게 다운시켜주는 역할을 수행하게 된다. 그러므로, 리페어시 소량의 퓨즈용 폴리실리콘막이 잔존하더라도 전원단자(Vcc)과 제1노드(n1)를 완전히 분리시켜 줌으로써, 리페어 불량을 방지할 수 있게 된다.

상기한 바와같은 본 발명의 개선된 리페어회로를 종래의 리페어회로의 동작을 동일한 조건에서 시뮬레이션한 결과가 도 4에 도시되어 있다. 도 4a 는 퓨즈의 저항값이 100GΩ 이고 지연시간이 100msec 인 경우에 파워를 공급하는 제1시뮬레이션 결과를 도시한 것이고, 도 4b는 퓨즈의 저항값이 150GΩ이고 지연시간이 100msec 인 경우에 파워를 공급하는 제2시뮬레이션 결과를 도시한 것이다. 그리고, 도 4c는 퓨즈의 저항값이 100GΩ이고 지연시간이 3sec 인 경우에 파워를 공급하는 제3시뮬레이션 결과를 도시한 것이고, 도 4d는 퓨즈의 저항값이 150GΩ이고 지연시간이 3sec 인 경우에 파워를 공급하는 제4시뮬레이션 결과를 도시한 것이다.

도 4를 참조하여 본 발명의 리페어회로의 특성을 살펴보면, 상기의 4가지 경우의 시뮬레이션중 어느 경우에도 페일이 발생되지 않음을 알 수 있다. 그러므로 본 발명은 퓨즈가 연결된 제1노드의 전압 레벨을 체크하여 각 동작모드에 적합하게 퓨즈가 연결된 제1노드의 전압레벨을 유지시켜 줌으로써, 리페어시 퓨즈가 남아있게 되더라도 전원단자와 제1노드를 완전히 분리시켜 주게되어 남아있는 폴리실리콘막에 의한 리페어 페일의 불량을 방지한다.

이상에서 자세히 설명된 바와 같이, 본 발명의 개선된 리페어회로에 따르면, 퓨즈가 연결된 노드의 전압레벨을 검출하여 이 노드의 전압을 동작모드에 적합한 전압레벨로 유지시켜 줌으로써, 리페어시 남아있는 퓨즈용 폴리실리콘막에 의한 리페어 불량을 방지할 수 있는 이점이 있다. 이에 따라, 리페어가 발생된 메모리칩의 불량율을 감소시켜 반도체 메모리소자의 수율을 향상시킬 뿐만 아니라 제품의 제조원가를 향상시킬 수 있는 이점이 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

도 1은 종래의 반도체 메모리소자의 리페어회로도,

도 2는 본 발명의 실시예에 따른 반도체 메모리소자의 리페어회로도,

도 3a 내지 도 3d는 종래의 반도체 메모리소자의 리페어회로에 있어서, 저항값과 지연시간에 대한 시뮬레이션 결과를 도시한 도면,

도 4a 내지 도 4d 는 본 발명의 실시예에 따른 반도체 메모리소자의 리페어회로에 있어서, 저항값과 지연시간에 대한 시뮬레이션 결과를 도시한 도면,

(도면의 주요 부분에 대한 부호의 설명)

100 : 리페어부 200 : 전압체크부

20 : 전류미러수단 30 : 비교수단

40 : 인에이블수단 21, 22 : PMOS 트랜지스터

13, 23 - 25 : NMOS 트랜지스터 12, 14, 15 : 반전 게이트

11 : 퓨즈

Claims (5)

1. 퓨즈를 이용하여 불량이 발생한 메모리셀을 리페어하는 반도체 메모리소자의 리페어회로에 있어서,

   전원과 노드사이에 퓨즈가 연결되어 리페어신호를 발생하는 리페어부와;

   상기 리페어부의 퓨즈가 연결된 노드의 전압레벨을 체크하고, 전압체크신호에 의해 상기 노드를 일정 전압레벨로 유지시켜 주는 전압체크부를 구비하며,

   상기 전압체크부는 퓨즈가 연결된 노드의 전압을 기준전압과 비교하여 전압레벨을 체크하고, 상기 전압체크신호를 상기 리페어부의 노드로 제공하는 비교기로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 리페어회로.
2. 제1항에 있어서, 상기 전압체크부의 비교기는

   상기 노드의 전압과 기준전압을 입력하여 전압레벨을 비교하는 비교수단과;

   상기 비교수단과 전원단자사이에 연결되어 상기 비교수단으로 전류를 공급하는 전류미러수단과;

   외부로부터 인가되는 칩셀렉트신호에 의해 구동되어 상기 비교수단을 인에이블시키는 인에이블수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 리페어회로.
3. 제2항에 있어서, 상기 전류미러수단은 전원단자와 상기 비교수단사이에 각각 연결되고, 그의 게이트가 공통연결되어 제1PMOS 트랜지스터의 드레인에 연결되는 제1 및 제2PMOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 리페어회로.
4. 제3항에 있어서, 상기 비교수단은 상기 전류미러용 제1 및 제2PMOS 트랜지스터의 드레인과 접지사이에 드레인과 소오스가 각각 연결되고, 게이트에 각각 상기 노드의 전압과 기준전압이 인가되는 제1 및 제2NMOS 트랜지스터로 이루어져서, 상기 제2NMOS 트랜지스터의 드레인단자가 상기 노드에 연결되어 상기 전압체크신호를 상기 노드로 제공하는 것을 특징으로 하는 반도체 메모리소자의 리페어회로.
5. 제4항에 있어서, 상기 인에이블수단은 게이트에 칩셀렉트신호가 인가되고 드레인과 소오스가 각각 상기 제1 및 제2NMOS 트랜지스터의 소오스와 접지에 각각 연결되는 제3NMOS 트랜지스터로 이루어져서 상기 비교수단의 제1 및 제2NMOS 트랜지스터를 인에이블시켜 주는 것을 특징으로 하는 반도체 메모리소자의 리페어회로.