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KR100671598B1 - 워드라인 풀업 및 풀다운 회로 - Google Patents

워드라인 풀업 및 풀다운 회로 Download PDF

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KR100671598B1
KR100671598B1 KR1020000085201A KR20000085201A KR100671598B1 KR 100671598 B1 KR100671598 B1 KR 100671598B1 KR 1020000085201 A KR1020000085201 A KR 1020000085201A KR 20000085201 A KR20000085201 A KR 20000085201A KR 100671598 B1 KR100671598 B1 KR 100671598B1
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손호영
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주식회사 하이닉스반도체
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    • G—PHYSICS
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Abstract

본 발명은 워드라인 풀업 및 풀다운 회로에 관한 것으로, 리페어를 위해 로우 어드레스 신호 출력단자에 접속된 퓨즈와, 퓨즈 및 워드라인간에 접속된 인버터와, 퓨즈가 절단된 경우 워드라인을 소정의 전압 레벨로 유지시키기 위해 인버터의 입력단자에 병렬 접속된 트랜지스터와, 트랜지스터를 선택적으로 동작시키기 위한 선택회로를 포함하여 이루어지며, 선택회로는 전원전압 및 노드간에 접속된 인에이블 퓨즈와, 노드 및 출력단자간에 접속된 제 1 및 제 2 인버터와, 노드 및 접지간에 접속된 캐패시터와, 노드 및 접지간에 접속되며 게이트가 제 1 인버터의 출력단자에 접속된 트랜지스터로 이루어진다.
워드라인, 리페어, 퓨즈, 선택회로, 풀업, 풀다운

Description

워드라인 풀업 및 풀다운 회로 {Wordline pull-up and pull-down circuit}
도 1은 종래의 워드라인 풀업 및 풀다운 회로를 설명하기 위한 회로도.
도 2는 본 발명의 워드라인 풀업 및 풀다운 회로를 설명하기 위한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10: 선택회로
본 발명은 워드라인 풀업 및 풀다운 회로에 관한 것으로, 특히, 반도체 메모리 소자의 안정된 동작을 위하여 불량 워드라인의 전위를 일정하게 유지시킬 수 있도록 한 워드라인 풀업 및 풀다운 회로에 관한 것이다.
일반적으로 디램(DRAM)과 같은 반도체 메모리 소자의 제조가 완료되면 메모리 셀(Memory cell) 및 워드라인(Word line)의 상태를 검사하기 위한 웨이퍼 레벨 테스트(Wafer level test)가 실시된다. 이때, 불량으로 판정된 메모리 셀과 워드라인은 리페어(Repair) 공정을 통해 여분의 메모리 셀과 워드라인으로 대체되는데, 이는 레이져 빔(Laser beam)을 이용한 리페어 퓨즈(Fuse)의 절단에 의해 이루어진다.
또한, 리페어 퓨즈의 절단에 의해 불량으로 처리된 워드라인은 소자의 안정된 동작을 위해 전원전압 또는 접지전압 레벨로 유지되도록 하는데, 이를 위해 워드라인 풀업 및 풀다운 회로가 사용된다.
종래의 워드라인 풀업 및 풀다운 회로는 도 1에 도시된 바와 같이 구성된다.
로우 어드레스(Row address) 신호 입력단자(X1 내지 XN) 및 메모리 셀에 접속된 워드라인(WL1 내지 WLN)간에 퓨즈(F1 내지 FN) 및 인버터(I1 내지 IN)가 직렬 접속되고, 전원전압(Vcc) 및 상기 인버터(I1 내지 IN)의 입력단자간에 게이트가 접지된 P형 MOS 트랜지스터(P1 내지 PN)가 각각 접속된다.
메모리 셀에 접속된 워드라인(WL1 내지 WLN)은 로우 디코더(Row decoder)로부터 출력된 어드레스 신호에 의해 선택된다. 이때, 워드라인(WL1)이 리페어 즉, 불량으로 판정되어 퓨즈(F1)가 절단(Cutting)되므로써 여분의 워드라인으로 대체된 상태라면 트랜지스터(P1)의 턴온(Turn on)에 의해 인버터(I1)의 입력단자가 전원전압(Vcc) 레벨이 되고, 이에 따라 워드라인(WL1)은 접지전압 레벨로 유지된다.
이와 같이 퓨즈(F1)의 절단에 의해 플로팅(Floating) 상태가 된 워드라인(WL1)을 접지전압 레벨로 유지시켜 안정된 소자의 동작이 이루어질 수 있도록 한다.
그런데 종래의 워드라인 풀업 및 풀다운 회로는 상기 워드라인(WL1 내지 WLN)을 전원전압 또는 접지전압 레벨로 유지시키기 위한 상기 트랜지스터(P1 내지 PN)가 항상 턴온 상태를 유지하도록 구성되므로써 불필요한 누설전류의 발생이 초래되어 소자의 신뢰성이 저하된다.
따라서 본 발명은 불량 워드라인이 포함된 그룹의 풀업 또는 풀다운 트랜지스터는 턴온되도록 하여 불량 워드라인은 소정의 전압 레벨로 유지되도록 하는 반면, 불량 워드라인이 없는 그룹의 풀업 또는 풀다운 트랜지스터는 턴오프되도록 하여 정상 워드라인에는 필요없는 바이어스 전압이 공급되지 않도록 하므로써 상기한 단점을 해소할 수 있는 워드라인 풀업 및 풀다운 회로를 제공하는 데 그 목적이 있다.
본 발명에 따른 워드라인 풀업 및 풀다운 회로는 리페어를 위해 로우 어드레스 신호 출력단자에 접속된 퓨즈와, 퓨즈 및 워드라인간에 접속된 인버터와, 퓨즈가 절단된 경우 워드라인을 소정의 전압 레벨로 유지시키기 위해 인버터의 입력단자에 병렬 접속된 트랜지스터와, 트랜지스터를 선택적으로 동작시키기 위한 선택회로를 포함하여 이루어지며, 선택회로는 전원전압 및 노드간에 접속된 인에이블 퓨즈와, 노드 및 출력단자간에 접속된 제 1 및 제 2 인버터와, 노드 및 접지간에 접속된 캐패시터와, 노드 및 접지간에 접속되며 게이트가 제 1 인버터의 출력단자에 접속된 트랜지스터로 이루어진다.
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명의 워드라인 풀업 및 풀다운 회로를 설명하기 위한 회로도이다.
로우 어드레스 신호 입력단자(X1 내지 XN) 및 메모리 셀에 접속된 워드라인(WL1 내지 WLN)간에 퓨즈(F1 내지 FN) 및 인버터(I1 내지 IN)가 직렬 접속되고, 전원전압(Vcc) 및 상기 인버터(I1 내지 IN)의 입력단자간에 게이트가 선택회로(10)에 접속된 P형 MOS 트랜지스터(P1 내지 PN)가 각각 접속된다.
상기 선택회로(10)는 전원전압(Vcc) 및 노드(K)간에 인에이블 휴즈(EF)가 접속되고, 상기 노드(K) 및 출력단자(Sout)간에 인버터(G1 및 G2)가 직렬 접속된다. 또한, 상기 노드(K) 및 접지간에는 캐패시터로 동작되도록 구성된 N형 MOS 트랜지스터(C)와 게이트가 상기 인버터(G1)의 출력단자에 접속된 N형 MOS 트랜지스터(N)가 각각 병렬 접속된다.
메모리 셀에 접속된 워드라인(WL1 내지 WLN)은 로우 디코더로부터 출력된 어드레스 신호에 의해 선택된다. 이때, 워드라인(WL2)이 리페어 즉, 불량으로 판정되어 퓨즈(F2)가 절단되므로써 여분의 워드라인으로 대체된 상태라면 불량인 상기 워드라인(WL2)은 플로팅 상태를 유지하게 된다.
따라서, 이 경우 워드라인(WL2)이 포함된 그룹의 선택회로(10)의 상기 인에이블 퓨즈(EF)를 절단시키면 상기 노드(K)의 전위가 캐패시터(C)에 의해 접지전압 레벨이 되고, 따라서 상기 인버터(G1 및 G2)를 경유한 접지전압 레벨의 출력신호(Sout)에 의해 상기 트랜지스터(P1 내지 PN)가 턴온됨에 따라 상기 인버터(I1)의 입력단자가 전원전압(Vcc) 레벨이 되므로써 상기 워드라인(WL2)은 접지전압 레벨로 유지된다.
이후, 상기 인버터(G1)의 출력전압에 의해 상기 트랜지스터(N)가 턴온된 상태를 계속적으로 유지하기 때문에 상기 출력단자(Sout)의 전위는 접지전압 레벨로 고정된다.
본 발명에서는 상기 트랜지스터(P1 내지 PN)를 전원전압(Vcc)에 연결하여 불량 워드라인의 전위를 접지전압 레벨이 되도록 하였으나, 상기 트랜지스터(P1 내지 PN)를 접지전압에 연결할 경우 불량 워드라인의 전위를 전원전압(Vcc) 레벨로 유지시킬 수 있다. 즉, 상기 트랜지스터(P1 내지 PN)는 전원의 공급 방법에 따라 풀업 또는 풀다운 기능을 갖게 된다.
상술한 바와 같이 본 발명은 소정 수의 워드라인을 하나의 그룹으로 구분하고, 해당 그룹에 속한 워드라인이 리페어될 경우 선택회로의 인에이블 퓨즈를 절단시켜 불량 워드라인이 소정의 전압 레벨로 유지되도록 한다.
따라서 불량 워드라인이 포함된 그룹의 풀업 또는 풀다운 트랜지스터는 턴온되도록 하여 불량 워드라인은 소정의 전압 레벨로 유지되도록 하는 반면, 불량 워드라인이 없는 그룹의 풀업 또는 풀다운 트랜지스터는 턴오프되도록 하여 정상 워드라인에는 필요없는 바이어스 전압이 공급되지 않도록 하므로써 소자의 안정된 동작이 보장되는 동시에 누설전류의 발생이 방지된다.

Claims (5)

  1. 리페어를 위해 로우 어드레스 신호 출력단자에 접속된 퓨즈와,
    상기 퓨즈 및 워드라인간에 접속된 인버터와,
    상기 퓨즈가 절단된 경우 상기 워드라인을 소정의 전압 레벨로 유지시키기 위해 상기 인버터의 입력단자에 병렬 접속된 트랜지스터와,
    상기 트랜지스터를 선택적으로 동작시켜 리페어를 하지 않는 정상 워드라인에 공급되는 바이어스 전압을 차단하는 선택회로를 포함하여 이루어진 것을 특징으로 하는 워드라인 풀업 및 풀다운 회로.
  2. 제 1 항에 있어서,
    상기 트랜지스터는 전원전압 및 접지전압 중 어느 하나의 전원에 연결된 것을 특징으로 하는 워드라인 풀업 및 풀다운 회로.
  3. 제 1 항에 있어서,
    상기 트랜지스터는 P형 MOS 트랜지스터인 것을 특징으로 하는 워드라인 풀업 및 풀다운 회로.
  4. 제 1 항에 있어서,
    상기 선택회로는 전원전압 및 노드간에 접속된 인에이블 퓨즈와,
    상기 노드 및 출력단자간에 접속된 제 1 및 제 2 인버터와,
    상기 노드 및 접지간에 접속된 캐패시터와,
    상기 노드 및 접지간에 접속되며, 게이트가 상기 제 1 인버터의 출력단자에 접속된 트랜지스터를 포함하여 이루어지는 것을 특징으로 하는 워드라인 풀업 및 풀다운 회로.
  5. 제 4 항에 있어서,
    상기 캐패시터 및 트랜지스터는 N형 MOS 트랜지스터로 이루어진 것을 특징으로 하는 워드라인 풀업 및 풀다운 회로.
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* Cited by examiner, † Cited by third party
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KR950009739A (ko) * 1993-09-15 1995-04-24 김주용 반도체 메모리 소자의 로오 리던던시 회로

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