KR100480906B1 - Repair circuit of semiconductor memory device - Google Patents
Repair circuit of semiconductor memory device Download PDFInfo
- Publication number
- KR100480906B1 KR100480906B1 KR10-1998-0061837A KR19980061837A KR100480906B1 KR 100480906 B1 KR100480906 B1 KR 100480906B1 KR 19980061837 A KR19980061837 A KR 19980061837A KR 100480906 B1 KR100480906 B1 KR 100480906B1
- Authority
- KR
- South Korea
- Prior art keywords
- node
- repair
- voltage
- fuse
- memory device
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5004—Voltage
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
본 발명은 반도체 메모리소자에 있어서 리페어 페일을 방지할 수 있는 개선된 리페어회로에 관한 것이다. 본 발명은 퓨즈를 이용하여 불량이 발생한 메모리셀을 리페어하는 반도체 메모리소자의 리페어회로에 있어서, 전원과 노드사이에 퓨즈가 연결되어 리페어신호를 발생하는 리페어부와; 상기 리페어부의 퓨즈가 연결된 노드의 전압레벨을 체크하고, 전압체크신호에 의해 상기 노드를 일정 전압레벨로 유지시켜 주는 전압체크부로 이루어진다.The present invention relates to an improved repair circuit capable of preventing a repair fail in a semiconductor memory device. A repair circuit of a semiconductor memory device for repairing a defective memory cell using a fuse, the repair circuit comprising: a repair unit configured to generate a repair signal by connecting a fuse between a power supply and a node; The voltage check unit checks the voltage level of the node to which the fuse of the repair unit is connected, and maintains the node at a constant voltage level by a voltage check signal.
Description
본 발명은 반도체 메모리소자에 관한 것으로서, 보다 구체적으로는 리페어 페일을 방지할 수 있는 반도체 메모리소자의 개선된 리페어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to an improved repair circuit for semiconductor memory devices capable of preventing a repair fail.
일반적인 반도체 메모리소자의 경우, 각 메모리칩의 메모리용량외에 부가적으로 일정량의 리페어셀을 집적시켜 특정 메모리셀에 불량이 발생하면 불량이 발생한 셀을 여분의 리페어셀로 대체시켜 리페어시켜 줌으로써 수율향상 및 제조비용의 최소화를 도모하고 있다. 따라서, 이러한 불량이 난 메모리셀을 리페어셀로 대체시켜주는 리페어기술은 반도체 메모리소자의 제조기술에 못지않게 중요한 기술이 되고 있다.In the case of a general semiconductor memory device, in addition to the memory capacity of each memory chip, a certain amount of repair cells are integrated, and if a defect occurs in a specific memory cell, the defective cell is replaced with an extra repair cell, thereby improving yield. It aims to minimize manufacturing costs. Therefore, the repair technology for replacing the defective memory cell with the repair cell has become an important technology as well as the manufacturing technology of the semiconductor memory device.
도 1은 종래의 반도체 메모리소자의 리페어회로를 도시한 것이다, 도 1을 참조하면, 종래의 퓨즈를 이용한 리페어회로(10)는 전원(Vcc)과 노드(n1)사이에 연결된 리페어용 퓨즈(11)와, 상기 제1노드(n1)에 입력이 연결되고 출력이 제2노드(n2)에 연결되어 제1노드(n1)의 전위를 반전시켜 주기위한 제1반전 게이트(12)와, 상기 제1노드(n1)와 접지에 드레인과 소오스가 각각 연결되고 제1반전 게이트(12)의 출력이 게이트에 인가되는 NMOS 트랜지스터(13)와, 상기 제2노드(n2)와 제3노드(n3) 사이에 연결되어 제1반전 게이트(12)의 출력을 반전시켜 주기위한 제2반전 게이트(14)와, 상기 제3노드(n3)와 출력단(out)사이에 연결되어 제2반전 게이트(14)의 출력신호를 반전시켜 출력단(out)으로 리페어신호를 발생하기 위한 제3반전 게이트(15)를 포함한다.FIG. 1 illustrates a repair circuit of a conventional semiconductor memory device. Referring to FIG. 1, a repair fuse 10 using a conventional fuse includes a repair fuse 11 connected between a power supply Vcc and a node n1. ), A first inversion gate 12 for inverting a potential of the first node n1 by an input connected to the first node n1 and an output connected to a second node n2, and the first An NMOS transistor 13 in which a drain and a source are connected to one node n1 and ground, respectively, and an output of the first inverted gate 12 is applied to the gate, and the second node n2 and the third node n3. A second inversion gate 14 connected between the second inversion gate 14 for inverting the output of the first inversion gate 12 and between the third node n3 and the output terminal out to be connected to the second inversion gate 14. And a third inverting gate 15 for inverting an output signal of and generating a repair signal to an output terminal (out).
상기한 바와같은 종래의 반도체 메모리소자의 리페어회로의 동작을 살펴보면, 정상동작시에는 퓨즈가 절단되지 않아 제1노드(n1)가 하이상태를 유지하고, 이에 따라 제1반전 게이트(12)의 출력신호에 의해 NMOS 트랜지스터(13)가 턴오프되어 제1노드(n1)는 여전히 하이상태를 유지한다. 따라서, 제2 및 제3반전 게이트(14, 15)를 통해 로우상태의 신호를 출력단(out)으로 출력하게 된다. 그러므로, 리페어가 수행되지 않고 정상동작함을 나타낸다.Referring to the operation of the repair circuit of the conventional semiconductor memory device as described above, in the normal operation, the fuse is not blown and the first node n1 remains high, and accordingly, the output of the first inversion gate 12 is maintained. The NMOS transistor 13 is turned off by the signal so that the first node n1 remains high. Therefore, the low state signal is output to the output terminal through the second and third inversion gates 14 and 15. Therefore, the repair is not performed and indicates normal operation.
한편, 리페어모드시에는 퓨즈가 절단되어 제1노드(n1)가 로우상태를 유지하고, 이에 따라 제1반전 게이트(12)의 출력신호가 하이상태로 되어 NMOS 트랜지스터(13)를 턴온시키므로, 제1노드(n1)는 로우상태를 유지하게 된다. 따라서, 제2 및 제3반전 게이트(14, 15)를 통해 로우상태의 신호를 출력단(out)으로 출력하여 리페어가 수행되었음을 나타낸다.In the repair mode, the fuse is blown to keep the first node n1 low. As a result, the output signal of the first inverted gate 12 becomes high to turn on the NMOS transistor 13. One node n1 is kept low. Accordingly, the repair is performed by outputting a low signal to the output terminal through the second and third inverting gates 14 and 15.
그러나, 상기한 바와같은 종래의 리페어회로는 리페어휴즈(11)로 폴리실리콘막이 사용되는데, 폴리실리콘막으로된 리페어휴즈를 이용하여 리페어를 하게 되는 경우, 리페어장비의 허용범위내에서 리페어휴즈가 완전하게 끊어지지 않고 소량의 폴리실리콘이 남게 된다. 이때, 폴리실리콘의 남아있는 양에 따라 퓨즈가 갖는 저항값이 달라지게 되고, 리페어장비의 정밀도에 따라 변동된다.However, in the conventional repair circuit as described above, a polysilicon film is used as the repair fuse 11, and when the repair is performed using a repair fuse made of a polysilicon film, the repair fuse is completely within the allowable range of the repair equipment. A small amount of polysilicon remains without breaking. At this time, the resistance value of the fuse is changed according to the remaining amount of polysilicon, and varies depending on the precision of the repair equipment.
완전히 끊어지지 않고 남아있는 소량의 폴리실리콘은 정상동작시에는 정상적으로 동작을 하지만, 퓨즈가 대략 100GΩ - 200GΩ 의 저항값을 가질 때 메모리칩을 동작시키기 위하여 파워업 시퀀스(power up sequence)를 수행하면 불량이 발생된다. 즉, 리페어를 진행한 칩에서 파워를 매우 천천히 증가시키면, 리페어시 소량의 남아있는 폴리실리콘이 저항 역할을 한다. 이때, 파워업 시퀀스에 약 3초정도의 큰 지연시간이 소요되므로, 상기 폴리실리콘이 저항역할을 하여 저항전원전압(Vcc)가 제1노드(n1)가 완전히 분리되지 않으며, 이에 따라 리페어칩은 페일이 발생하게 되는 문제점이 있었다.A small amount of polysilicon that is not completely blown will work normally during normal operation, but will fail if the power up sequence is performed to operate the memory chip when the fuse has a resistance of approximately 100GΩ-200GΩ. Is generated. In other words, if the power is increased very slowly in the repaired chip, a small amount of remaining polysilicon serves as a resistance during the repair. In this case, since a large delay time of about 3 seconds is required for the power-up sequence, the polysilicon acts as a resistance so that the resistance power supply voltage Vcc is not completely separated from the first node n1. There was a problem that the failure occurs.
도 3는 종래의 리페어회로에 있어서, 퓨즈 절단시 폴리실리콘의 양을 정량적으로 모델하여 저항값이 100GΩ - 150GΩ 이라 가정하였을 경우의 시뮬레이션 결과를 도시한 것이다. 도 3a 는 퓨즈의 저항값이 100GΩ 이고 지연시간이 100msec 인 경우에 파워를 공급하는 제1시뮬레이션 결과를 도시한 것이고, 도 3b는 퓨즈의 저항값이 150GΩ이고 지연시간이 100msec 인 경우에 파워를 공급하는 제2시뮬레이션 결과를 도시한 것이다. 그리고, 도 3c는 퓨즈의 저항값이 100GΩ이고 지연시간이 3sec 인 경우에 파워를 공급하는 제3시뮬레이션 결과를 도시한 것이고, 도 3d는 퓨즈의 저항값이 150GΩ이고 지연시간이 3sec 인 경우에 파워를 공급하는 제4시뮬레이션 결과를 도시한 것이다.FIG. 3 illustrates simulation results in the case where the resistance value is 100GΩ-150GΩ by quantitatively modeling the amount of polysilicon during fuse cutting in the conventional repair circuit. FIG. 3A shows a first simulation result of supplying power when the fuse has a resistance value of 100 GΩ and a delay time of 100 msec. FIG. 3B shows a power supply when the fuse has a resistance value of 150 GΩ and a delay time of 100 msec. The second simulation result is shown. 3C shows a third simulation result of supplying power when the fuse has a resistance value of 100 GΩ and a delay time of 3 sec. FIG. 3D shows a power when the fuse has a resistance value of 150 GΩ and a delay time of 3 sec. 4 shows a simulation result of supplying.
도 3를 참조하여 종래의 리페어회로의 특성을 살펴보면, 상기의 4가지 경우의 시뮬레이션중 3경우는 페일이 발생되고 두 번째 경우에만 페일이 발생되지 않음을 알 수 있다. 4경우 시뮬레이션 결과로부터 퓨즈의 절단시 폴리실리콘이 극소량 남아있는 경우에는 큰 지연시간을 두고 파워를 천천히 공급하면 페일이 발생되고, 남아있는 폴리실리콘의 양이 많은 경우에는 지연시간이 짧아도 페일이 발생함을 알 수 있다.Looking at the characteristics of the conventional repair circuit with reference to Figure 3, it can be seen that three of the above four cases of the simulation is a failure occurs only the second case does not occur. (4) From the simulation results, if a small amount of polysilicon remains when cutting the fuse, a failure occurs when the power is supplied slowly with a large delay time, and a failure occurs even if the delay time is short when there is a large amount of polysilicon remaining. It can be seen.
본 발명은 상기한 바와같은 문제점을 해결하기 위한 것으로서, 리페어용 퓨즈에 연결된 노드의 전위를 체크하여 리페어시 페일을 방지할 수 있는 개선된 반도체 메모리소자의 개선된 리페어회로를 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and an object thereof is to provide an improved repair circuit for an improved semiconductor memory device capable of preventing a failure during repair by checking a potential of a node connected to a repair fuse. have.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 퓨즈를 이용하여 불량이 발생한 메모리셀을 리페어하는 반도체 메모리소자의 리페어회로에 있어서, 전원과 노드사이에 퓨즈가 연결되어 리페어신호를 발생하는 리페어부와; 상기 리페어부의 퓨즈가 연결된 노드의 전압레벨을 체크하고, 전압체크신호에 의해 상기 노드를 일정 전압레벨로 유지시켜 주는 전압체크부로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 리페어회로를 제공하는 것을 특징으로 한다.In order to achieve the above object of the present invention, according to an embodiment of the present invention, in the repair circuit of a semiconductor memory device for repairing a defective memory cell using a fuse, a fuse is connected between a power source and a node A repair unit which generates a repair signal; And a voltage checker configured to check a voltage level of a node to which the fuse of the repair unit is connected and to maintain the node at a constant voltage level by a voltage check signal. .
본 발명의 실시예에 따른 리페어회로에 있어서, 상기 전압체크부는 퓨즈가 연결된 노드의 전압을 기준전압과 비교하여 전압레벨을 체크하고, 상기 전압체크신호를 상기 리페어부의 노드로 제공하는 비교기로 이루어지는 것을 특징으로 한다.In the repair circuit according to an exemplary embodiment of the present invention, the voltage check unit includes a comparator for checking a voltage level by comparing a voltage of a node to which a fuse is connected with a reference voltage, and providing the voltage check signal to a node of the repair unit. It features.
본 발명의 실시예에 따른 리페어회로에 있어서, 상기 전압체크부의 비교기는 상기 노드의 전압과 기준전압을 입력하여 전압레벨을 비교하는 비교수단과; 상기 비교수단과 전원단자사이에 연결되어 상기 비교수단으로 전류를 공급하는 전류미러수단과; 외부로부터 인가되는 칩셀렉트신호에 의해 구동되어 상기 비교수단을 인에이블시키는 인에이블수단으로 이루어지는 것을 특징으로 한다.In the repair circuit according to the embodiment of the present invention, the comparator includes: comparison means for comparing a voltage level by inputting a voltage of the node and a reference voltage; A current mirror means connected between the comparison means and a power supply terminal to supply current to the comparison means; It is characterized by consisting of an enable means for driving by the chip select signal applied from the outside to enable the comparison means.
본 발명의 실시예에 따른 리페어회로에 있어서, 상기 전류미러수단은 전원단자와 상기 비교수단사이에 각각 연결되고, 그의 게이트가 공통연결되어 제1PMOS 트랜지스터의 드레인에 연결되는 제1 및 제2PMOS 트랜지스터로 이루어지는 것을 특징으로 한다.In the repair circuit according to an embodiment of the present invention, the current mirror means are connected between the power supply terminal and the comparison means, respectively, and the gates of the first and second PMOS transistors connected in common to the drain of the first PMOS transistor. Characterized in that made.
본 발명의 실시예에 따른 리페어회로에 있어서, 상기 비교수단은 상기 전류미러용 제1 및 제2PMOS 트랜지스터의 드레인과 접지사이에 드레인과 소오스가 각각 연결되고, 게이트에 각각 상기 노드의 전압과 기준전압이 인가되는 제1 및 제2NMOS 트랜지스터로 이루어져서, 상기 제2NMOS 트랜지스터의 드레인단자가 상기 노드에 연결되어 상기 전압체크신호를 상기 노드로 제공하는 것을 특징으로 한다.In the repair circuit according to an embodiment of the present invention, the comparing means includes a drain and a source connected between the drain and the ground of the first and second PMOS transistors for the current mirror, respectively, and the voltage and the reference voltage of the node are respectively connected to gates. The first and second NMOS transistors are applied to each other, and the drain terminal of the second NMOS transistor is connected to the node to provide the voltage check signal to the node.
본 발명의 실시예에 따른 리페어회로에 있어서, 상기 인에이블수단은 게이트에 칩셀렉트신호가 인가되고 드레인과 소오스가 각각 상기 제1 및 제2NMOS 트랜지스터의 소오스와 접지에 각각 연결되는 제3NMOS 트랜지스터로 이루어져서 상기 비교수단의 제1 및 제2NMOS 트랜지스터를 인에이블시켜 주는 것을 특징으로 한다.In the repair circuit according to the embodiment of the present invention, the enable means includes a third NMOS transistor in which a chip select signal is applied to a gate, and a drain and a source are respectively connected to the source and the ground of the first and second NMOS transistors, respectively. And enabling the first and second NMOS transistors of the comparison means.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본발명의 실시예에 따른 반도체 메모리소자의 리페어회로를 도시한 것이다. 도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리소자의 리페어회로는 크게 퓨즈를 이용한 리페어부(100)와, 상기 리페어부(100)의 퓨즈에 연결된 노드의 전압레벨을 체크하고, 상기 전압체크신호에 의해 상기 노드를 일정 전압레벨로 만들어주는 전압체크부(200)로 이루어진다. 상기 리페어부(100)의 구성 및 동작은 도 1에 도시된 종래의 리페어회로의 구성 및 동작과 동일하다.2 shows a repair circuit of a semiconductor memory device according to an embodiment of the present invention. 2, a repair circuit of a semiconductor memory device according to an exemplary embodiment of the present invention checks a repair unit 100 using a fuse and a voltage level of a node connected to a fuse of the repair unit 100. The voltage check signal includes a voltage check unit 200 which makes the node to a predetermined voltage level by a voltage check signal. The configuration and operation of the repair unit 100 are the same as the configuration and operation of the conventional repair circuit shown in FIG. 1.
상기 전압체크부(200)는 퓨즈가 연결된 제1노드(n1)의 전압레벨과 기준전압을 비교하여 상기 제1노드(n1)의 전압레벨을 체크하는 비교기로 이루어진다. 상기 전압체크부(200)는 전류미러수단(20)과, 비교수단(30) 및 인에이블수단(40)으로 이루어진다.The voltage checker 200 includes a comparator for checking the voltage level of the first node n1 by comparing the voltage level of the first node n1 to which the fuse is connected with the reference voltage. The voltage checking unit 200 includes a current mirror means 20, a comparison means 30 and an enable means 40.
상기 전류미러수단(20)은 전원(Vcc)과 상기 비교수단(30)사이에 각각 연결되고 그의 게이트가 공통연결되어 제1PMOS 트랜지스터(21, 22)의 드레인에 연결되는 제1 및 제2PMOS 트랜지스터(21, 22)로 이루어진다.The first and second PMOS transistors 20 are respectively connected between the power supply Vcc and the comparison means 30 and their gates are commonly connected to the drains of the first PMOS transistors 21 and 22. 21, 22).
상기 비교수단(30)은 상기 전류미러용 제1 및 제2PMOS 트랜지스터(21, 22)의 드레인과 접지사이에 드레인과 소오스가 각각 연결되고, 게이트에 각각 제1노드(n1)의 전압(Vn1)과 기준전압(Vref)이 인가되는 제1 및 제2NMOS 트랜지스터(22, 23)로 이루어져서, 상기 제2NMOS 트랜지스터(23)의 드레인단자가 상기 제1노드(n1)와 연결되어 전압체크신호(VC)에 의해 제1노드(n1)의 전압이 유지되도록 한다.The comparison means 30 has a drain and a source connected between the drain and ground of the first and second PMOS transistors 21 and 22 for the current mirror, respectively, and the voltage Vn1 of the first node n1 to the gate, respectively. And the first and second NMOS transistors 22 and 23 to which the reference voltage Vref is applied, so that the drain terminal of the second NMOS transistor 23 is connected to the first node n1 to check the voltage check signal VC. As a result, the voltage of the first node n1 is maintained.
상기 인에이블수단(40)은 상기 비교수단(30)인 제1 및 제2NMOS 트랜지스터(22, 23)를 구동시켜 주기위한, 게이트에 칩셀렉트신호(CS)가 인가되고 드레인과 소오스가 각각 상기 제1 및 제2NMOS 트랜지스터(22, 23)의 소오스와 접지에 각각 연결되는 제3NMOS 트랜지스터(24)로 이루어진다.The enable means 40 applies a chip select signal CS to a gate for driving the first and second NMOS transistors 22 and 23, which are the comparison means 30, and a drain and a source, respectively. A third NMOS transistor 24 is connected to the source and ground of the first and second NMOS transistors 22 and 23, respectively.
상기한 바와같은 본 발명의 실시예에 따른 리페어회로의 동작을 설명하면 다음과 같다.The operation of the repair circuit according to the embodiment of the present invention as described above is as follows.
먼저, 정상동작시에는 퓨즈(11)가 절단되지 않아 제1노드(n1)가 하이상태를 유지하고, 이에 따라 NMOS 트랜지스터(13)가 턴오프되어 제1노드(n1)는 여전히 하이상태를 유지하며, 출력단(out)으로 리페어가 수행되지 않고 정상동작임을 나타내는 신호를 출력하게 된다.First, in the normal operation, the fuse 11 is not cut and the first node n1 remains high. As a result, the NMOS transistor 13 is turned off, and thus the first node n1 remains high. A repair signal is output to the output terminal, and a signal indicating normal operation is output.
전압체크부(20)에서는 칩셀렉트신호(CS)에 의해 제3NMOS 트랜지스터(24)가 동작을 하여 비교수단인 제1 및 제2NMOS 트랜지스터(22, 23)가 인에이블되어 제1노드의 전압(Vn1)과 기준전압(Vref)을 비교하게 한다.In the voltage checking unit 20, the third NMOS transistor 24 is operated by the chip select signal CS to enable the first and second NMOS transistors 22 and 23, which are comparison means, to enable the voltage Vn1 of the first node. ) And the reference voltage (Vref).
제1노드(n1)의 전압이 제1NMOS 트랜지스터(22)의 게이트 입력으로 인가되고, 기준전압(Vref)이 제2NMOS 트랜지스터(23)의 게이트 입력으로 각각 인가된다. 이때, 기준전압(Vref)은 정상동작시 퓨즈(11)에 연결된 제1노드(n1)의 전압보다는 작은 값을 갖고, 리페어시 제1노드(n1)의 전압보다는 큰 값을 갖도록 미리 설정된다.The voltage of the first node n1 is applied to the gate input of the first NMOS transistor 22, and the reference voltage Vref is applied to the gate input of the second NMOS transistor 23, respectively. In this case, the reference voltage Vref is set in advance to have a value smaller than the voltage of the first node n1 connected to the fuse 11 in normal operation and to have a value greater than the voltage of the first node n1 during repair.
정상동작시에는 제1노드(n1)의 전압이 기준전압(Vref)의 전압레벨보다 높으므로, 비교수단인 제1 및 제2NMOS 트랜지스터(22, 23)의 출력신호(VC)는 하이상태로 된다. 따라서, 전압체크부(200)의 출력신호(VC)는 제1노드(n1)로 인가되어 리페어부(100)의 퓨즈(11)에 연결된 제1노드(n1)는 하이상태를 유지하게 된다.In the normal operation, since the voltage of the first node n1 is higher than the voltage level of the reference voltage Vref, the output signals VC of the first and second NMOS transistors 22 and 23 serving as the comparison means become high. . Accordingly, the output signal VC of the voltage check unit 200 is applied to the first node n1 so that the first node n1 connected to the fuse 11 of the repair unit 100 maintains a high state.
한편, 리페어모드시에는 리페어부(100)의 퓨즈(11)가 절단되어 제1노드(n1)가 로우상태를 유지하고, 제1반전 게이트(12)의 출력신호에 의해 NMOS 트랜지스터(13)가 턴온되어 제1노드(n1)는 로우상태를 유지하며, 제2 및 제3반전 게이트(14, 15)를 통해 출력단(out)으로 리페어가 수행되었음을 나타내는 신호를 출력하게 된다.In the repair mode, the fuse 11 of the repair unit 100 is disconnected to keep the first node n1 low, and the NMOS transistor 13 is driven by the output signal of the first inverted gate 12. When turned on, the first node n1 maintains a low state and outputs a signal indicating that a repair is performed to the output terminal through the second and third inverting gates 14 and 15.
전압체크부(200)에서는 퓨즈(11)에 연결된 제1노드(n1)의 전압(Vn1)을 제1NMOS 트랜지스터(22)의 게이트 전압으로 하고, 기준전압(Vref)을 제2NMOS 트랜지스터(23)의 게이트 전압으로 하여 비교하는데, 리페어시에는 제1노드(n1)의 전압이 기준전압(Vref)보다 낮으므로, 그의 출력전압(VC)은 로우상태가 된다. 따라서, 전압체크부(200)의 출력전압(200)은 제1노드(n1)에 인가되므로, 제1노드(n1)는 로우상태를 유지하게 된다.In the voltage checker 200, the voltage Vn1 of the first node n1 connected to the fuse 11 is set as the gate voltage of the first NMOS transistor 22, and the reference voltage Vref is set as the gate voltage of the second NMOS transistor 23. In comparison with the gate voltage, since the voltage of the first node n1 is lower than the reference voltage Vref at the time of repair, its output voltage VC becomes low. Therefore, since the output voltage 200 of the voltage check unit 200 is applied to the first node n1, the first node n1 is kept low.
따라서, 리페어가 진행되어 퓨즈가 끊어지고, 파워업 시퀀스모드에서 파워를 천천히 올려줄 때, 전원단자(Vcc)와 제1노드(n1)의 전압차가 어느 이상되면, 제1노드(n1)의 레벨을 로우레벨로 신속하게 다운시켜주는 역할을 수행하게 된다. 그러므로, 리페어시 소량의 퓨즈용 폴리실리콘막이 잔존하더라도 전원단자(Vcc)과 제1노드(n1)를 완전히 분리시켜 줌으로써, 리페어 불량을 방지할 수 있게 된다.Therefore, when the repair is performed, the fuse is blown, and the power is slowly raised in the power-up sequence mode, when the voltage difference between the power supply terminal Vcc and the first node n1 becomes more than one level, the level of the first node n1 is increased. To quickly bring it down to a low level. Therefore, even when a small amount of the polysilicon film for fuse remains during the repair, the repair failure can be prevented by completely separating the power supply terminal Vcc and the first node n1.
상기한 바와같은 본 발명의 개선된 리페어회로를 종래의 리페어회로의 동작을 동일한 조건에서 시뮬레이션한 결과가 도 4에 도시되어 있다. 도 4a 는 퓨즈의 저항값이 100GΩ 이고 지연시간이 100msec 인 경우에 파워를 공급하는 제1시뮬레이션 결과를 도시한 것이고, 도 4b는 퓨즈의 저항값이 150GΩ이고 지연시간이 100msec 인 경우에 파워를 공급하는 제2시뮬레이션 결과를 도시한 것이다. 그리고, 도 4c는 퓨즈의 저항값이 100GΩ이고 지연시간이 3sec 인 경우에 파워를 공급하는 제3시뮬레이션 결과를 도시한 것이고, 도 4d는 퓨즈의 저항값이 150GΩ이고 지연시간이 3sec 인 경우에 파워를 공급하는 제4시뮬레이션 결과를 도시한 것이다.The result of simulating the operation of the conventional repair circuit of the present invention as described above under the same conditions is shown in FIG. 4A shows a first simulation result of supplying power when the fuse has a resistance value of 100 GΩ and a delay time of 100 msec. FIG. 4B shows a power supply when the fuse has a resistance value of 150 GΩ and a delay time of 100 msec. The second simulation result is shown. 4C illustrates a third simulation result of supplying power when the fuse has a resistance value of 100 GΩ and a delay time of 3 sec. FIG. 4D shows a power when the fuse has a resistance value of 150 GΩ and a delay time of 3 sec. 4 shows a simulation result of supplying.
도 4를 참조하여 본 발명의 리페어회로의 특성을 살펴보면, 상기의 4가지 경우의 시뮬레이션중 어느 경우에도 페일이 발생되지 않음을 알 수 있다. 그러므로 본 발명은 퓨즈가 연결된 제1노드의 전압 레벨을 체크하여 각 동작모드에 적합하게 퓨즈가 연결된 제1노드의 전압레벨을 유지시켜 줌으로써, 리페어시 퓨즈가 남아있게 되더라도 전원단자와 제1노드를 완전히 분리시켜 주게되어 남아있는 폴리실리콘막에 의한 리페어 페일의 불량을 방지한다.Looking at the characteristics of the repair circuit of the present invention with reference to Figure 4, it can be seen that no failure occurs in any of the above four cases of simulation. Therefore, the present invention maintains the voltage level of the first node to which the fuse is connected according to each operation mode by checking the voltage level of the first node to which the fuse is connected, so that the power terminal and the first node may be maintained even if the fuse remains in repair. It is completely separated to prevent the failure of the repair failure due to the remaining polysilicon film.
이상에서 자세히 설명된 바와 같이, 본 발명의 개선된 리페어회로에 따르면, 퓨즈가 연결된 노드의 전압레벨을 검출하여 이 노드의 전압을 동작모드에 적합한 전압레벨로 유지시켜 줌으로써, 리페어시 남아있는 퓨즈용 폴리실리콘막에 의한 리페어 불량을 방지할 수 있는 이점이 있다. 이에 따라, 리페어가 발생된 메모리칩의 불량율을 감소시켜 반도체 메모리소자의 수율을 향상시킬 뿐만 아니라 제품의 제조원가를 향상시킬 수 있는 이점이 있다.As described in detail above, according to the improved repair circuit of the present invention, by detecting the voltage level of the node to which the fuse is connected and maintaining the voltage of the node at a voltage level suitable for the operation mode, There is an advantage in that the repair failure by the polysilicon film can be prevented. Accordingly, there is an advantage in that the yield of the semiconductor memory device may be improved by reducing the defective rate of the memory chip in which the repair is generated, as well as the manufacturing cost of the product.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
도 1은 종래의 반도체 메모리소자의 리페어회로도,1 is a repair circuit diagram of a conventional semiconductor memory device;
도 2는 본 발명의 실시예에 따른 반도체 메모리소자의 리페어회로도,2 is a repair circuit diagram of a semiconductor memory device according to an embodiment of the present invention;
도 3a 내지 도 3d는 종래의 반도체 메모리소자의 리페어회로에 있어서, 저항값과 지연시간에 대한 시뮬레이션 결과를 도시한 도면,3A to 3D are diagrams showing simulation results of a resistance value and a delay time in a repair circuit of a conventional semiconductor memory device;
도 4a 내지 도 4d 는 본 발명의 실시예에 따른 반도체 메모리소자의 리페어회로에 있어서, 저항값과 지연시간에 대한 시뮬레이션 결과를 도시한 도면,4A to 4D are diagrams showing simulation results of a resistance value and a delay time in a repair circuit of a semiconductor memory device according to an embodiment of the present invention;
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
100 : 리페어부 200 : 전압체크부100: repair unit 200: voltage check unit
20 : 전류미러수단 30 : 비교수단20: current mirror means 30: comparison means
40 : 인에이블수단 21, 22 : PMOS 트랜지스터40: enable means 21, 22: PMOS transistor
13, 23 - 25 : NMOS 트랜지스터 12, 14, 15 : 반전 게이트13, 23-25: NMOS transistor 12, 14, 15: inverted gate
11 : 퓨즈11: fuse
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0061837A KR100480906B1 (en) | 1998-12-30 | 1998-12-30 | Repair circuit of semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0061837A KR100480906B1 (en) | 1998-12-30 | 1998-12-30 | Repair circuit of semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000045279A KR20000045279A (en) | 2000-07-15 |
| KR100480906B1 true KR100480906B1 (en) | 2005-07-11 |
Family
ID=19568534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0061837A KR100480906B1 (en) | 1998-12-30 | 1998-12-30 | Repair circuit of semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100480906B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101123074B1 (en) * | 2009-04-30 | 2012-03-05 | 주식회사 하이닉스반도체 | Fuse circuit and semiconductor device including the same |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100826642B1 (en) * | 2006-03-27 | 2008-05-02 | 주식회사 하이닉스반도체 | Power-up Initialization Signal Generating Circuit |
| KR101062775B1 (en) | 2009-12-28 | 2011-09-06 | 주식회사 하이닉스반도체 | Fuse circuit and its control method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970003328A (en) * | 1995-06-30 | 1997-01-28 | 김광호 | Fuse Signature Circuit for Semiconductor Memory Devices |
| KR980005050A (en) * | 1996-06-27 | 1998-03-30 | 김주용 | Repair circuit capable of re-repair |
-
1998
- 1998-12-30 KR KR10-1998-0061837A patent/KR100480906B1/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970003328A (en) * | 1995-06-30 | 1997-01-28 | 김광호 | Fuse Signature Circuit for Semiconductor Memory Devices |
| KR980005050A (en) * | 1996-06-27 | 1998-03-30 | 김주용 | Repair circuit capable of re-repair |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101123074B1 (en) * | 2009-04-30 | 2012-03-05 | 주식회사 하이닉스반도체 | Fuse circuit and semiconductor device including the same |
| US8208336B2 (en) | 2009-04-30 | 2012-06-26 | Hynix Semiconductor Inc. | Fuse circuit and semiconductor device having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000045279A (en) | 2000-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7629802B2 (en) | Semiconductor device including fuse and method for testing the same capable of suppressing erroneous determination | |
| US6255895B1 (en) | Circuit for generating a reference voltage trimmed by an anti-fuse programming | |
| US20080205115A1 (en) | Apparatus and method for trimming integrated circuit | |
| US6784704B2 (en) | Semiconductor integrated circuit having circuit for changing timing of inactivating power-on resetting circuit | |
| GB2302953A (en) | Semiconductor fuse circuit | |
| US5825698A (en) | Redundancy decoding circuit for a semiconductor memory device | |
| KR100480906B1 (en) | Repair circuit of semiconductor memory device | |
| US5153458A (en) | Code setting circuit with fusible thin film resistors | |
| KR20010065139A (en) | Repair circuit using an antifuse | |
| US6327178B1 (en) | Programmable circuit and its method of operation | |
| KR100506191B1 (en) | Circuit for generating a trim bit signal in a flash memory device | |
| KR100460073B1 (en) | Burn-in mode control circuit of semiconductor memory | |
| US7161407B2 (en) | Fuse circuit with controlled fuse burn out and method thereof | |
| KR0179549B1 (en) | Semiconductor memory device having stable repair function | |
| KR100545428B1 (en) | Semiconductor circuit and initialization method | |
| US20050184771A1 (en) | Semiconductor apparatus | |
| KR100439101B1 (en) | Burn-in stress voltage control device | |
| KR20050050207A (en) | Power up circuit | |
| KR100632617B1 (en) | Repair circuit | |
| KR20020067895A (en) | Semiconductor device | |
| KR100238963B1 (en) | A repair circuit of semiconductor memory device | |
| KR100671598B1 (en) | Wordline pull-up and pull-down circuit | |
| KR100505406B1 (en) | Repair fuse circuit | |
| KR20050106580A (en) | Electrical-fuse circuit using different external power supply voltage from external power supply voltage | |
| KR100871376B1 (en) | Fuse Circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110222 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |