KR100435092B1

KR100435092B1 - 셀어레이로분할된메모리칩의테스트방법

Info

Publication number: KR100435092B1
Application number: KR1019970059914A
Authority: KR
Inventors: 호르스트 에카르트
Original assignee: 지멘스 악티엔게젤샤프트
Priority date: 1996-11-14
Filing date: 1997-11-14
Publication date: 2004-07-16
Also published as: DE19647159A1; JPH10154105A; TW466500B; EP0843317B1; EP0843317A2; KR19980042413A; CN1191346A; CN1078719C; DE59709613D1; US5937367A; JP3181869B2; EP0843317A3

Abstract

본 발명은 실시간 조건을 유지하면서 컴퓨터의 진행중인 동작 도중에 셀 어레이로 분할된 메모리 테스트 방법에 관한 것이다.

컴퓨터 내의 메모리 모듈은 대부분 트랜지스터를 포함하므로, 테스트되어야 할 가장 중요한 성분으로 구성된다. 예를 들어, 안정성에 대하여 불안한 응용에서 메모리 칩의 기능을 모니터링하기 위하여, 컴퓨터의 진행중인 동작 기간중에 메모리 테스트를 수행하는 것이 필수적이다. 게다가, 저하됨이 없이 응용 프로그램이 진행될 수 있도록 실시간 조건하에서 이러한 메모리 테스트를 가능케 하는 것이 바람직하다. 고 효율성의 메모리 테스트는 고정 결함, 연결 결함 및 패턴 감지 결함이 검출될 수 있게 한다. 본 발명에서, 고 효율의 메모리 테스트는, 컴퓨터의 진행중인 동작 기간 도중에 실시간 조건을 유지하면서, 인접한 메모리 셀 들의 패턴 감지 결함을 검출하는 프랭클린 테스트와, 인입 선들에서의 연결 결함을 검출하는 나이라 테스트의 적합한 조합으로 분할 테스트함으로써 수행된다.

Description

셀 어레이로 분할된 메모리 칩의 테스트 방법 {METHOD FOR TESTING A MEMORY CHIP, DEVIDED INTO CELL ARRAYS, DURING ONGOING OPERATION OF A COMPUTER WHILE MAINTAINING REAL-TIME CONDITIONS}

본 발명은 실시간 조건을 유지하면서 진행중인 컴퓨터의 동작 기간 중에 , 셀 어레이로 분할된 메모리 칩을 테스트하기 위한 방법에 관한 것이다.

요즈음 컴퓨터는 특정한 시간 간격 내에 반응을 요구하는 응용 분야에서 종종 사용되고 있다. 이러한 것들은 실시간 시스템으로 언급된다. 이러한 시스템에 있어서, 컴퓨터는 "내장형 시스템"으로 응용물내에 집적되거나, 또는 예를 들어, 그것에서 분리되어 메모리-프로그램 가능한 제어기 또는 자동 컴퓨터로서 구현될 수 있다. 이같은 응용은 인터럽트가 일어나지 않는 동작을 요구한다(고 효율성 시스템 또는 H 시스템). 다른 사용에서는, 결함의 경우 제어된 시스템은, 안정성에 대하여 위기적이고, 인간의 생명 또는 유용한 물체를 위험에 처하게 하는 상태에 두어서는 안 된다(우발 방지의 시스템 또는 F 시스템). 상기 두 동작은 또한 동시에 발생할 수 있다.(H+F 시스템)

상술한 세 가지의 동작 모드에 있어서, 컴퓨터가 자기 테스트를 수행하는 가능한 방법을 갖는 것이 필수적이다. 결과적으로, 발생 결함은 국부적일 수 있고, 결함 성분들은 가능한 그들이 시스템의 결함 상태를 야기시키기 전에 검출될 수 있다. 대개 위험 상태에 있는 컴퓨터 구성요소는 대부분 트랜지스터를 사용한 것들, 즉 메모리, 프로세서 및 주변 로직들이다.

제시된 본 발명은 메모리 모듈의 테스트 방법에 관련된다. 복수 개의 메가 바이트 메모리를 사용하는 컴퓨터에 있어서, 메모리는 대부분 트랜지스터를 포함하므로, 테스트되어야 할 가장 중요한 구성요소가 된다.

다음의 [1] 내지 [5]의 문헌이 참고 문헌으로 인용되었다.

[1] DIN V VDE 0801/A1 : 1994-10. 안전 기능을 갖는 시스템에서의 컴퓨터 원리(Principles for Computers in System with Safety Function)

[2] R. Nair, S.M. Thatte, J.A. Abraham, 반도체 램을 테스트 하기 위한 효율적인 알고리즘(Efficient Algorithms for Testing Semiconductor Random-Access Memories). IEEE Trans. on Comp. c-27,6(1978) 572-576.

[3] M. Franklin, K.K. Saluja, 하이퍼그래프 채색 및 부품 변화된 램 테스팅(Hypergraph Coloring and Reconfigured RAMs.) IEEE Trans. on Comp. 43,6(1994) 725-736.

M. Franklin, K.K. Saluja, 부품 변화된 램을 테스트하기 위한 알고리즘(An Algorithm to Test Reconfigured RAMs.) 7th Intl. Conf. on VLSI Design, 캘커타, 인도, 5-8 Jan. 1994, Comp. Soc. Press(1994) 359-364.

[4] D. Rhein, H. Freitag : 마이크로일렉트로닉 메모리(Microelectronic Memories), Spinger-Verlag Vienna, 뉴욕 1992.

[5] 독일 특허 40 11 987 C2

세 개의 논리적 결함 종류들: 고정-결함(Stuck-at Fault), 연결 결함(Connection Fault) 및 패턴 감지 결함(Pattern Sensitive Fault) 사이에서 구별이 이루어진다[1]. 이러한 결함들이 발견되는 정도에 의존하여, 일정한 정도의 효율성이 메모리 테스트에 할당된다. 높은 효율성의 테스트를 얻기 위하여, 대부분의 연결 결함 및 다수의 패턴 감지 결함들이 검출될 수 있다.

최하의 복잡성과 그에 따라 최단의 실행 시간을 갖는 테스트는 Nair, Thatte 및 Abraham에 의한 단시간의 나이라 테스트(Nair Test)로 공지된 테스트라고 알려졌다.

게다가, 고 레벨의 소자 집적도를 갖는 상대적으로 많은 양의 복잡성이 존재할 때, 중요한 패턴 감지 결함을 나이라 테스트 보다 더 양호하게 검출하는 프랭클린 테스트(Franklin Test)가 공지되었다. 나이라 테스트는 관련된 모든 메모리 셀이 분리되어 있는 상기한 세 가지의 결함들만을 발견하는 반면에, 상기 프랭클린 테스트는 임의의 세 가지의 결함을 발견하기 때문에, 상기 프랭클린 테스트는 나이라 테스트의 논리적 확장으로서 고려될 수 있다. 따라서, 나이라 테스트와 유사한 프랭클린 테스트는 고 효율성으로 분류될 수 있다. 이러한 모든 테스트들은 공통적으로, 상기 테스트들은 칩 상의 물리적 구조 대한 어떠한 정보도 요구하지 않는다. 통상적인 제조업자의 정보는 올바른 수행에 대하여 충분하다.

진행중인 동작 동안에 메모리 칩을 테스트하기 위한 방법은, 실시간 데이터 보호 방법으로 [4]에서 공지되고, [4]내에 설계된다.

셀 어레이로 분할된 메모리 칩을 테스트 하기 위한 방법은, (상기 공보의 청구항 9 비교)[5]로부터 공지되었다. 공지된 방법의 메모리 칩은 매트릭스 형태로 열 영역 및 행 영역으로 분할된다(청구항 1 및 9; 도 1 참조).

본 발명은 실시간 조건하에서 진행중인 동작 동안에 메모리 칩 테스트를 인터럽트 시키는 것이 가능해야 한다는 문제점에 기초하며, 그 결과 반응하기 위한 시스템의 능력(대체적으로 수 ms)은 제한되지 않는다(중요 : 고효율 테스트). 공지된 고 효율 메모리 테스트는 이러한 장점을 갖지 않으므로, 실시간 컴퓨터에서는 단지 스위치-온 테스트로서 사용될 수 있다. 진행중인 동작 도중에, 저효율 테스트가 허용되어야 한다. 그 다음에 이러한 저효율 테스트들은 개별적으로 규정된시간 슬롯의 작은 메모리 영역을 테스트한다. 어떠한 인터럽트 동작도 이 동안에는 허용될 수 없으며, 즉 컴퓨터의 인터럽트 메카니즘은 스위치 오프 된다.

도 1은 메모리 칩의 물리적 구조를 도시한 도면.

도 2는 본 방법의 개별적인 단계를 도시한 순서도.

* 도면의 주요부분에 대한 부호의 설명 *

SC : 메모리 칩 ZF : 셀 어레이

ZS : 기억 셀 열 ZZ : 기억 셀 행

SB : 열 영역 ZB: 행 영역

SZL : 열 인입선 ZZL : 행 인입선

FB : 어레이 폭 FH : 어레이 높이

상기 문제점은 청구항 1의 특성, 즉 실시간 조건을 유지하면서 진행중인 컴퓨터의 동작 도중에 셀 어레이들(ZF)로 분할된 메모리 칩을 테스트하기 위한 방법으로서, 상기 메모리 칩(SC)이 매트릭스 형태의 행 영역(ZB)과 열 영역(SB)으로 분할되고, 상기 각각의 영역들이 적어도 하나의 셀 어레이(ZF)를 가지며, 기억 셀의 행(ZZ)이 상기 행 영역(ZB)의 개개의 행을 결정하며, 기억 셀의 열(ZS)이 상기 열 영역(SB)의 개개의 열을 결정하여 상기 메모리 칩을 테스트하기 위한 방법이 (a) 제 1 행 영역(ZB)이 선택되는 단계, (b) 상기 제 1 행 영역의 내용이 응용 프로그램에 할당되면, 상기 내용이 다른 비어있는 제 2 행 영역으로 복사되고 상기 응용 프로그램의 어드레싱이 상기 제 2 영역에 대하여 적합하게 수정되는 단계, (c) 프랭클린 테스트가 상기 제 1 행 영역의 모든 셀 어레이(ZF)에 대하여 각각의 경우에 수행되는 단계, (d) 상기 행 영역으로부터 두 개의 셀 어레이가 선택되는 단계, (e) 상기 선택된 두 개의 셀 어레이중 임의의 기억 셀의 행(ZZ)에서 나이라 테스트가 수행되는 단계, (f) 모든 가능한 두 개의 셀 어레이 조합이 다 실행될 때까지 다른 쌍의 셀 어레이에 상기 단계(d) 내지 단계(e)를 반복하는 단계, (g) 나이라 테스트는 선택된 제 1 행 영역에 한정되어 임의의 기억 셀 열(ZS)상에서 수행되는 단계, (h) 상기 단계(b) 내지 상기 단계(g)가 상기 메모리 칩(SC)의 모든 행 영역에 대하여 수행되는 단계, (i) 한 쌍의 행 영역이 선택되는 단계, (j) 상기 한 쌍의 행 영역 중 하나 또는 두 행 영역들이 응용 프로그램에 할당되면, 하나의 행 영역 또는 두 행 영역들의 내용이 하나 또는 두 개의 비어있는 행 영역으로 복사되고 상기 응용 프로그램의 어드레싱이 복사된 각각의 행 영역에 대하여 적합하게 수정되는 단계, (k) 각각의 경우에 임의의 한 기억 셀의 열이 상기 두 개의 선택된 행 영역에서 선택되는 단계, (l) 나이라 테스트가 상기 두 개의 선택된 기억 셀의 열에서 수행되는 단계; 및 (m) 상기 단계(j) 내지 상기 단계(l)가 모든 가능한 두 개의 행 영역 조합이 다 실행될 때까지 다른 행 영역들의 쌍에서 수행되는 단계를 포함하는 방법에 의해 해결된다.

본 발명은, 실시간 조건을 유지하면서 컴퓨터의 진행중인 동작 도중에 셀 어레이로 분할된 메모리 칩이 테스트되는 것을 허용한다. 동시에 테스트-인터럽트 능력에 의해 수반된 고효율이 확보된다.

메모리 칩은 매트릭스 형태로 배열된 개별적인 셀 어레이로 분할될 수 있다. 이같은 매트릭스는 열 영역과 행 영역으로 분할되며, 이들은 각각 적어도 하나의 셀 어레이를 포함한다. 셀 행은 개별적인 행 영역의 행에 의해 정해지며, 셀 열은 개별적인 열 영역의 열에 의해 정해진다.

메모리 칩을 테스트하기 위한 방법은 다음과 같이 구성된다:

제 1 행 영역이 선택된다. 상기 제 1 행 영역의 내용이 응용 프로그램에 할당되었으면, 상기 내용은 다른 비어 있는 제 2 행 영역으로 복사되어야 하며, 응용 프로그램의 어드레싱은 상기 제 2 행 영역을 통해 적절하게 수정되어야 한다. 프랭클린 테스트가 제 1 행 영역의 모든 셀 어레이에 대하여 각각 수행된다. 두 개의 셀 어레이가 상기 행 영역에서 선택된다. 나이라 테스트가 두 개의 선택된 셀 어레이중 임의의 기억 셀 행 상에서 수행된다. 모든 가능한 두 개의 셀 어레이 조합을 테스트하기 위하여, 나이라 테스트의 마지막 단계는 각각의 경우에 다른 쌍의 셀 어레이에 반복된다. 나이라 테스트는 선택된 제 1 행 영역에 한정되어 임의의 기억 셀 열에서 수행된다. 상술한 방법의 개별적인 단계는 메모리 칩의 모든 행 영역에 대하여 수행된다.

본 발명에 따른 방법의 제 2 파트는 다음과 같이 진행한다:

한 쌍의 행 영역이 선택된다. 상기 행 영역 중 하나 또는 두 영역 모두 응용프로그램에 할당된다면, 하나 또는 모든 행 영역의 내용은 하나 또는 두 개의 비어있는 행 영역으로 복사되고, 응용 프로그램의 어드레싱은 각 복사된 행 영역에 대하여 적절하게 수정된다. 각각의 경우에 임의의 한 기억 셀 열이 두 개의 선택된 행 영역에서 선택된다. 나이라 테스트는 상기 두 개의 선택된 기억 셀 열상에서 수행된다. 이러한 제 2 부분의 개별적인 단계는, 가능한 모든 두 개의 행 영역 조합이 다 실행될 때까지 상이한 행 영역의 쌍에 수행된다.

본 방법의 제 1 파트에서의 프랭클린 테스트는 인접한 기억 셀 사이 연결의 결과로서 발생하는 동적인, 패턴 감지 결함에 대하여 테스트한다. 이러한 결함들은, 알려져야 하는 논리적 어드레스 셀의 물리적 지정 없이 프랭클린 테스트에 의해 검출될 수 있다. 본 발명의 제 1 파트 및 제 2 파트에서 나이라 테스트는 정적 결함(단락-회로)과 선 사이의 연결에 대하여 테스트한다.

나이라 테스트의 수행 중에는 어떠한 인터럽트도 허용하지 않는 것이 본 방법의 장점이다. 나이라 테스트가 배타적으로 수행된다면, 주 메모리 액세스에 기인한 부작용은 배제될 수 있다.

게다가, 전체 메모리 중 복수개의 메모리 칩을 병렬 테스트로 동시에 테스트하는 것이 본 방법의 장점이다. 이러한 목적을 위하여, 동일한 데이터가 모든 메모리 칩에 기록되고, 동일한 데이터가 모든 메모리 칩에서 판독된다.

더욱이, EDC 메카니즘을 갖는 컴퓨터 시스템에 있어서, EDC 제어기로 신호를 전송함으로써, 메모리 결함이 정정되었는지와 필요하다면 결함의 종류를 분류하였는지의 여부를 결정하는 것이 본 방법의 장점이다. 결함이 재발생된다고 가정하면, 고정 결함, 연결 결함 및 패턴 감지 결함 사이에서의 구별이 가능하다. 결함은, 기억 셀이 그것에 직접 기록된 것과는 다른 값을 갖는다면, 고정 결함으로 분류된다. 다른 두 개의 결함, 연결 결함 및 패턴 감지 결함은 청구항 1항의 방법에 따라 발견된다.

본 발명에 따른 추가의 개선이 종속항에서 언급된다.

본 발명은 도면에 도시된 실시예를 참조하여 보다 상세히 설명된다.

도 1은 메모리 칩(SC)의 가능한 물리적 구조를 도시한다. 그 상부에 셀 어레이(ZF)가 매트릭스 형태인 행 영역(ZB)과 열 영역(SB)으로 배열된다. 기억 셀 행(ZZ)은 행 영역(ZF)의 개별적인 행에 의해 정해지고, 기억 셀 열(ZS)은 열 영역(SB)의 개별적인 열에 의해 정해진다. 개별적인 셀 어레이(ZF)는 어레이 폭(FB n)과 어레이 높이(FH m)를 갖는다. 또한, 행 인입 선(ZZL)과 행 인입 선(SZL)이 존재한다.

도 2는 본 발명에 따른 방법의 개별적인 단계를 도시한다. 고효율의 메모리 테스트를 위하여, 인접한 기억 셀들 사이에서의 연결 결과로서 발생하는, 동적 패턴 감지 결함과, 선들 사이에서의 연결의 결과로서 발생하는 정적 결함을 검출하는 것은 중요하다. 실시간 조건하에서 진행중인 동작 도중에 고효율의 메모리 테스트를 수행하는 것을 가능케 하기 위하여, 우선적으로 동적 패턴 감지 결함에 이어 행 영역내의 열 인입 선 및/또는 행 인입 선의 결과로서 발생하는 정적 결함을 관찰하고, 모든 행 영역에 대하여 반복적으로 이러한 것을 수행하고, 두 번째 단계에서 다른 행 인입 선에 관련하여 모든 가능한 두 개의 행 영역 조합에 대하여 자신의 행 인입 선을 테스트하는 2-스테이지 방법이 제안된다. 또한 도 2에 도시된 이러한 방법은 아래에서 설명된다.

우선, 제 1 행 영역이 선택된다(도 2의 단계 2a 참조). 이러한 제 1 행 영역의 내용이 응용 프로그램에 할당된다면, 이러한 내용은 다른 비어있는 행 영역내에 복사된다. 응용 프로그램의 어드레싱은 상기 행 영역에 대하여 적절하게 변경되어야 한다(단계2b). 이러한 경우, 프랭클린 테스트는 제 1 행 영역의 모든 셀 어레이에 대하여 수행된다(단계 2c). 이어 두 개의 셀 어레이가 행 영역에서 선택된다. 당해의 셀 어레이들 중 임의의 기억 셀의 행이 각각의 경우에 선택된다. 열 인입 선 사이의 연결은, 상기 행 영역 중 가능한 모든 두 개의 셀 어레이 조합에 대하여 나이라 테스트를 수행함으로써 테스트되며, 이것은 선택된 기억 셀의 행 상에서 각각 나이라 테스트를 수행하기에 충분하다(도 2d). 행 인입 선 사이의 연결은, 선택된 제 1 행 영역중 임의의 기억 셀의 열 상에서 나이라 테스트를 수행함으로써 테스트된다(단계2e). 모든 행 영역이 여전히 다 실행되지 않는 한, 다른 행 영역이 선택되어 테스트는 단계(2b)로 점프한다(단계 2f). 모든 행 영역이 상술한 방법에 따라 개별적으로 테스트될 때, 한 쌍의 행 영역이 선택된다(단계 2g). 응용 프로그램이 하나의 행 영역 또는 두 개의 행 영역의 메모리를 요구한다면, 각각의 점유된 행 영역은 비어있는 행 영역에 복사되어야 하며, 응용 프로그램의 어드레싱은 각각의 복사된 행 영역에 대하여 적절하게 수정되어야 한다(단계 2h). 이어 각각의 경우에서 임의의 기억 셀의 행이 상기 두 개의 선택된 행 영역에서 선택된다. 나이라 테스트는 선택된 기억 셀의 열 모두에서 수행된다(단계 2i). 결과적으로, 정적 결함 및 선들 사이에서의 연결에 대한 결함 검사는 행 영역 사이의 행 인입 선에 대하여 수행된다. 가능한 모든 두 개의 행 영역 조합이 선택되지 않는 한, 가능한 새로운 두 개의 행 영역 조합이 선택되어, 상기 테스트는 단계(2h)로 점프한다.

단지 높은 수준의 구성요소 집적이 존재할 때 중요한 패턴 감지 결함의 검출이 보다 더 양호하다는 것을 제외하면, 프랭클린 테스트는 나이라 테스트보다 더 복잡하다. 나이라 테스트가 관련된 모든 메모리 셀이 분리되어 있는 세 가지의 결함들만을 발견하는 반면에, 상기 프랭클린 테스트는 임의의 세 가지의 결함을 발견하기 때문에, 상기 프랭클린 테스트는 나이라 테스트의 논리적 확장이다. 본 발명에 따른 방법의 메모리 테스트는 컴퓨터의 진행중인 동작 동안 및 실시간 조건에서 수행되어야 하며, 보다 복잡한 프랭클린 테스트는 단지 개별적인 셀 어레이에 적용된다. 이같은 경우에 있어서, 테스트는 동적, 패턴 감지 결함을 발견하는 경향이있다. 정적 결함(단락-회로) 및 선 사이의 연결은 나이라 테스트에 의해 본 발명에 따라 검출된다. 프랭클린 테스트의 큰 복잡도에 기인하여 요구되는 시간이 허용될 수 있다면, 프랭클린 테스트도 또한 정적 결함을 발견하는 데 사용될 수 있다.

이상에서는 본 발명의 바람직한 일 실시예에 따라 본 발명이 설명되었지만, 첨부된 청구 범위에 의해 한정되는 바와 같은 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다.

본 발명은, 우선 동적 패턴 감지 결함에 이어 행 영역내의 열 인입 선 및/또는 행 인입 선의 결과로서 발생하는 정적 결함을 관찰하고, 모든 행 영역에 대하여 반복적으로 이러한 것을 수행하고, 두 번째 단계에서 다른 행 인입 선에 관하여는 모든 가능한 두 개의 행 영역 조합에 대하여, 자신의 행 인입 선을 테스트한다. 이에 따라, 실시간 조건 하에서 진행중인 동작 동안에 고효율의 메모리 테스트를 수행할 수 있다.

Claims

실시간 조건을 유지하면서 진행중인 컴퓨터의 동작 도중에, 셀 어레이들(ZF)로 분할된 메모리 칩을 테스트하기 위한 방법으로서, 매트릭스 형태의 행 영역(ZB)과 열 영역(SB)으로 분할되고, 상기 각각의 영역들이 적어도 하나의 셀 어레이(ZF)를 가지며, 기억 셀의 행(ZZ)이 상기 행 영역(ZB)의 개개의 행을 결정하며, 기억 셀의 열(ZS)이 상기 열 영역(SB)의 개개의 열을 결정하는 상기 메모리 칩(SC) 테스트 방법은,

(a) 제 1 행 영역(ZB)이 선택되는 단계;

(b) 상기 제 1 행 영역의 내용이 응용 프로그램에 할당되면, 상기 내용이 다른 비어있는 제 2 행 영역으로 복사되고 상기 응용 프로그램의 어드레싱이 상기 제 2 영역에 대하여 적합하게 수정되는 단계;

(c) 프랭클린 테스트(Franklin test)가 상기 제 1 행 영역의 모든 셀 어레이들(ZF)에 대하여 각각의 경우에 수행되는 단계;

(d) 상기 행 영역으로부터 두 개의 셀 어레이가 선택되는 단계;

(e) 상기 선택된 두 개의 셀 어레이 중 임의의 기억 셀의 행(ZZ)상에서 나이라 테스트(Nair test)가 수행되는 단계;

(f) 모든 가능한 두 개의 셀 어레이 조합이 다 실행될 때까지 다른 쌍의 셀 어레이에 상기 단계(d) 내지 단계(e)가 반복되는 단계;

(g) 나이라 테스트는 상기 선택된 제 1 행 영역에 한정되어 임의의 기억 셀열(ZS)상에서 수행되는 단계;

(h) 상기 단계(b) 내지 상기 단계(g)가 상기 메모리 칩(SC)의 모든 행 영역에 대하여 수행되는 단계;

(i) 한 쌍의 행 영역이 선택되는 단계;

(j) 상기 한 쌍의 행 영역 중 하나 또는 두 행 영역들이 응용 프로그램에 할당되면, 하나의 행 영역 또는 두 행 영역들의 내용이 하나 또는 두 개의 비어있는 행 영역으로 복사되고 상기 응용 프로그램의 어드레싱이 복사된 각각의 행 영역에 대하여 적합하게 수정되는 단계;

(k) 각각의 경우에 임의의 한 기억 셀의 열이 상기 두 개의 선택된 행 영역에서 선택되는 단계;

(l) 나이라 테스트가 상기 두 개의 선택된 기억 셀의 열에서 수행되는 단계; 및

(m) 상기 단계(j) 내지 상기 단계(l)가 모든 가능한 두 개의 행 영역 조합이 다 실행될 때까지 다른 행 영역들의 쌍에서 수행되는 단계를 포함하는 것을 특징으로 하는 방법.
제 1 항에 있어서, 상기 나이라 테스트의 실행 도중에는 어떠한 인터럽트도 허용되지 않는 것을 특징으로 하는 방법.
제 1 항 또는 제 2 항에 있어서, 전체 메모리중 복수 개의 메모리 칩은, 병렬 테스팅을 이용하여 동일한 데이터를 상기 모든 메모리 칩에 기록하고 상기 동일한 데이터를 상기 모든 메모리 칩에서 판독함으로써 동시에 테스트되는 것을 특징으로 하는 방법.
제 1 항 내지 제 3 항에 따른 방법을 사용하여 EDC 메카니즘을 갖는 컴퓨터 시스템 내에서의 결함을 분류하기 위한 방법에 있어서,

결함의 발생은 EDC 제어기를 질문함(interrogating)으로써 인지되며,

결함이 재발생된다고 가정하면, 이러한 결함은,

상기 기억 셀이 그것에 직접 기록된 값과는 다른 값을 갖는 경우에 발생하는 고정 결함(stuck-at faults),

청구항 1의 상기 단계(e) 내지 상기 단계(g), 또는 상기 단계(l) 내지 상기 단계(m)가 결함을 발견한 경우에 발생하는 연결 결함(connection faults), 및 청구항 1의 상기 단계(c)가 결함을 발견한 경우에 발생하는 패턴 감지 결함(pattern-sensitive faults) 사이를 구분함으로써 분류되는 것을 특징으로 하는 방법.