KR100307115B1

KR100307115B1 - 반도체집적회로장치

Info

Publication number: KR100307115B1
Application number: KR1019980005926A
Authority: KR
Inventors: 시게루 아쯔미; 마사오 구리야마; 아끼라 우메자와; 히로노리 바나바; 다다유끼 다우라; 히데또시 사이또
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1997-02-26
Filing date: 1998-02-25
Publication date: 2002-01-12
Also published as: US6320428B1; US6700817B2; US20030026160A1; US6480426B2; US6052313A; US20050117406A1; US6856543B2; KR19980071696A; US20020027452A1; TW419828B; US20040136239A1; US7120053B2

Abstract

모드 데이터 기억용 불휘발성 트랜지스터(31)의 드레인은 트랜지스터(32)를 거쳐 노드(33)에 결합되고, 제어 게이트 및 트랜지스터(32)의 게이트에는 칩 전체에 전원 전압이 공급되었을 때의 소정 기간에 "H" 레벨로 되는 제어 신호 PWON이 공급된다. 노드(33)와 전원 전압 사이에는 부하 소자(34)가 접속되고, 노드(33)에는 트랜스미션 게이트(37)의 한쪽끝이 접속되고, 그의 다른쪽끝에는 래치 회로(40)의 한쪽끝이 접속되어 있다. 이 래치 회로(40)의 다른쪽끝 신호는 인버터(41)에 입력되고, 이 인버터(41)의 출력 신호가 모드 신호 MODE로서 출력된다.

이와 같은 모드 신호 발생 회로(16)의 전원으로서, 내부 전원 전압 발생 회로(80)에 의해 발생시킨 내부 전원 전압 VDD를 사용한다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 복수의 품종에 대응한 원하는 모드 설정용 데이터나 리던던시 데이터 등을 기억하는 데이터 기억부를 래치내에 구비한 반도체 집적 회로 장치에 관한 것이다.

반도체 집적 회로 장치에 있어서의 복수의 품종이라 함은 예를 들면,

(1) TSOP(Thin Small Outline Package)/SOP(Small Outline Package)와 같이 패키지에 의해 패드의 배치가 다르고, 사용하는 패드의 위치를 전환하는 것.

(2) ×4/×8/×16 등과 같이 병렬적으로 취급하는 데이터의 비트 길이가 다르고, 그에 따라 활성화하는 I/O의 블록수나 센스 앰프 수가 다른 것,

(3) 어드레스 돌림 방향이 다른 것, 예를 들면 플래시 EEPROM에 있어서의 변칙 블록품에 있어서, 변칙 블록을 지정하는 어드레스의 탑/바텀(top/bottom) 전환을 실행하는 것 등이 있다.

이와 같은 상이한 복수의 모드를 갖는 반도체 집적 회로 장치에서는 그 장치가 어느 모드로 동작하는 가를 어떠한 방법으로든 결정해야 한다.

하나의 마스크 셀로부터 복수의 모드 제품을 품질 전개하는 경우, 종래에는 마스터 슬라이스 수법과 본딩 옵션 수법중의 어느 하나로 선택하는 것이 일반적이다.

마스터 슬라이스 수법은 상이한 모드의 전환을 예를 들면, Al 마스크를 교환하는 것에 의해 실행하는 것으로, 복수의 모드 품종을 전개할 때에 일반적으로 사용되는 수법이다.

한편, 본딩 옵션 수법은 상이한 모드를 선택하는 데에 더미 패드로부터의 입력 신호를 사용하는 것으로, 더미 패드에는 전원 전압 또는 접지 전위를 부여하고, 그중 어느 전압에 의해 집적 회로의 모드를 결정하는 것이다.

본딩 옵션 수법에 의해 복수의 품종을 전개하는 반도체 집적 회로 장치는 예를 들면, 다음의 문헌에 개시되어 있다.

ERUROPEAN PATENT Publication number 0 476 282 A2 (제10페이지 29행∼44행, Fig. 1n 등)

본딩 옵션 수법에서는 앞서의 마스터 슬라이스 수법과 비교하여, 복수의 마스크를 준비할 필요가 없고, 수정이 있었을 때의 데이터 관리 문제는 없게 된다.

마스터 슬라이스 수법에 의한 것에서는 일품종마다 한 장의 마스크를 필요로 한다. 이 때문에, 예를 들면 4품종 동시 개발에서, 전환은 Al 마스크로 실행하는 경우를 상정하면, 그 Al 마스크에 수정이 필요한 경우는 4장의 Al 마스크를 수정한 필요가 있다. 이 때문에, 마스크에 비용이 들므로, 수정 회로가 커지는 경우, 수정 내용을 관리할 수 없게 될 우려가 있다. 또한, 변한 마스크 만큼은 모든 기능을 검증할 필요가 있고, 평가에 시간이 걸린다고 하는 문제가 있다.

또한, 본딩 옵션 수법에서는 디바이스의 내용을 결정하는 더미 패드에 전원 또는 접지 전위가 부여된다. 따라서, 더미 패드는 전원 핀/접지 핀 사이에 배치되든가 또는 본딩 옵션 전용으로 더미 패드에 인접하여 전원에 접속된 패드와 접지에 접속된 패드가 필요하게 된다. 이와 같이, 본딩 옵션 수법에서는 다수의 패드가여분으로 필요하게 되고, 칩 면적의 증가를 수반하므로, 상당히 많은 모드에는 대응할 수 없다고 하는 사정이 있다.

종래에 있어서는 상기 사정외에 다음과 같은 사정도 고려된다.

반도체 메모리의 판독계와 같이, 아날로그적 요소가 큰 회로에서는 통상 CMOS 로직 부분과 비교하여, 전원 마진이 좁은 경우가 많다. 특히 디바이스의 저전압화가 진행함에 따라, 아날로그 부분의 전원 마진 부족을 보충하기 위해, 회로적 공부가 필요하게 된다.

이하, 플래시 EEPROM의 판독을 예로 하여 설명한다.

도 34의 (a)는 플래시 EEPROM의 메모리 셀의 단면도, 도 34의 (b)는 그의 등가 회로, 도 34의 (c)는 그의 셀 어레이의 회로도이다.

메모리 셀로의 데이터 기록/소거는 부유 게이트에 전자를 주입/인출하는 것에 의해 실행한다.

부유 게이트에 전자가 존재하는 상태이면, 제어 게이트에서 본 임계값이 높게 되어 "오프" 상태로, 전자가 존재하지 않는 상태이면, 제어 게이트에서 본 임계값이 낮게 되어 "온" 상태로 된다. "온" 상태의 임계값은 2 V 정도가 일반적인 값이다.

종래 플래시 EEPROM에서는 전원 전압이 Vdd = 5 V가 일반적이고, 판독시에는 메모리 셀의 제어 게이트에 Vdd = 5 V를 직접 인가하였다. 셀 전류 Icell의 특성은 셀 전류 Icell이 Vd(Vcc-Vthcell-(1/2)·Vd²)에 비례한다.

Vthcell=2 V이면, (Vcc-Vthcell)=3 V로 되어, 충분한 셀 전류 Icell이 얻어진다.

그러나, 저전압화가 진행하여, 전원 전압 Vdd=3 V로 되면, (Vdd-Vthcell)= 1 V로 되어버려서, 충분한 셀 전류 Icell이 얻어지지 않게 된다. 이 때문에, 판독시에는 메모리 셀의 워드선에 인가하는 전압을 내부 승압에 의해 ∼5 V로 하는 기술이 일반적으로 사용되고 있다.

도 35는 그의 내부 승압 회로의 회로도이다.

도 35에 도시한 바와 같이, 승압 회로는 전원 전위 노드(Vdd)∼승압 전위 노드(VPP) 사이에 직렬로 접속된 다이오드, 이들 다이오드의 애노드/캐소드 접속점 각각에 한쪽 전극을 접속한 커패시터로 이루어진다. 그리고, 이들 커패시터를 거쳐 애노드/캐소스 접속점 상호에 역상으로 되고, 링 오실레이터로부터의 발진 신호를 부여하는 것에 의해, 승압 전위 Vpp를 얻는다.

도 34의 (a)∼(c)를 참조하여 설명한 플래시 EEPROM이지만, 본래 사용자가 사용하는 정보 기억 수단이외에, 칩 제어를 위해, 필요한 정보를 기록하는 경우가 있다. 예를 들면, (a) 리던던시 회로의 불량 어드레스 기억, (b) 플래시 EEPROM에 있어서의 블록 플로팅 징보(어느 특정 블록에 대하여 데이터 기록/소거를 금지하는 기능으로, 블록의 특정은 사용자가 실행할 수 있음), (c) 메이커가 칩을 테스트하기 위해 사용하는 테스트 회로를 출하시에 사용할 수 없게 하는 기능 등이 고려된다. 이들 제어를 실행하기 위한 정보를 ROM에 기억시키는 일이 있다.

그 ROM에 기록된 정보는 일반적으로 전원 투입시에 데이터 판독 및 그 데이터 래치를 실행한다.

도 36은 전원 투입시의 외부 전원 전압 Vdd 및 그의 검지 신호 PWON의 파형도, 도 37은 ROM에 기록된 정보를 검지하여 래치하는 회로의 회로도이다.

도 36에 도시한 바와 같이, 신호 PWON은 외부 전원 전압 Vdd의 레벨을 검지하는 신호이고, 전원 전압 Vdd가 어느 레벨 이상일 때에는 래치 출력이 고 레벨로 되도록 하고 있다. 도 37에 도시한 회로에서는 신호 /PWON이 고 레벨로 되면, P채널형 트랜지스터 P100과 메모리 셀 MC의 전류비에 의해, 래치(801)의 내용이 정해진다.

도 37에 도시한 예에 있어서는 메모리 셀의 제어 게이트에 전원 전압 Vdd를 직접 인가한다. 이와 같이 게이트에 전원 전압 Vdd를 직접 인가하는 방식은 내부 승압의 필요가 없는 경우, 즉 전원 전압 Vdd=5 V의 세대에서는 유효하지만, 전원 전압이 저하함에 따라, 통상의 메모리 셀과 마찬가지로, 셀 전류가 부족하다고 하는 문제가 발생한다.

특히, 신호 PWON을 내기 위한 Vdd 전위, 즉 파워온 검지 레벨은 오동작을 방지하기 위해, 전원 전압 Vdd의 보증 범위보다도 낮게 설정할 필요가 있다. 예를 들면, 3V 제품인 경우에는 검지 레벨이 2V이다. 이 검지 레벨은 메모리 셀의 임계값(Vthcell=2 V)과 다르게 된다. 이때, 도 27에 도시한 회로에서는 제어 게이트 전위 Vg=2 V("온" 상태이어야 하는 메모리 셀이 "오프"하고 있는 상태)에서, ROM(불휘발성 메모리 셀)의 데이터 판독/래치를 실행하는 것에 의해, 정상 동작을 실행할 수 없게 되어 버린다.

이상과 같이 종래 ROM(불휘발성 메모리 셀)의 데이터 판독/래치에서는 저전압 동작이 보증되는 제품에 대응할 수 없다. 저전압 동작을 보증하기 위해서는 본체의 메모리 셀과 마찬가지로, 데이터를 판독할 때, 게이트에 승압 전위를 부여하면 좋다. 그러나, ROM의 데이터 판독/래치는 본체의 메모리 셀에서 데이터를 판독하는 통상의 데이터 판독과는 상이하고, 외부에서 칩에 부여되는 전원 전압이 안정하지 않고, 칩 내부에서 발생되는 승압 전위도 안정하지 않은 기간, 즉 파워 온시부터 스타트할 필요가 있다. 승압 전위가 불안정한 상태에서는 정상 데이터의 판독/래치 동작을 기대하는 것은 어렵다.

또한, 파워 온시와 같이 전원 전압이 안정하지 않은 시기부터, 승압 전위를 사용하여, 데이터 판독/래치를 실행하는 플래시 EEPROM은 종래에 없었다.

본 발명의 제1 목적은 상기 데이터 기억부의 신뢰성을 향상시키는 것이다.

상기 제1 목적을 달성하기 위해, 본 발명에서는 상기 데이터 기억부의 전원을 외부 전원을 대신하여 칩 내부에서 발생하는 내부 전원으로 한다.

즉, 본 발명에서는 상기 데이터 기억부의 전원을 칩 내부에서 발생하는 내부 전원으로 함으로써, 외부 전윈의 전원 요동 등에 기인하는 데이터 기억부의 오동작을 억제한다.

또한, 칩 면적의 증가 억제를 보다 촉진하기 위해서는 상기 데이터 기억부가 같은 칩내에 형성되는 외에 집적 회로부에 적용되는 미세화 기술과 동등한 미세화 기술을 요구한다. 그의 일예는 예를 들면, 전원 전압을 내리는 것이다.

그러나, 전원 전압이 내리면, 상기 데이터 기억부에서 정상으로 데이터가 판독되지 않는 사정을 상정할 수 있다. 상기 데이터 기억부는 복수의 품종에 대응한 소망 모드 설정용 데이터 등을 기억하고, 제품의 품종을 결정한다. 이 때문에, 상기 데이터 기억부로 부터의 데이터 판독에는 높은 정도를 요구한다.

본 발명의 제2 목적은 전원 전압을 내려도, 상기 데이터 기억부로부터 데이터의 판독을 높은 정도로 실행하는 것이다.

제2 목적을 달성하기 위해, 본 발명에서는 상기 데이터 기억부로부터의 데이터 판독에 전원 전압보다도 높은 승압 전압으로 실행하도록 한다.

즉, 본 발명에서는 상기 데이터 기억부로부터의 데이터 판독에 전원 전압보다 높은 승압 전압으로 실행함으로써, 상기 데이터 기억부가 불휘발성 메모리 셀에 의해 데이터를 기억하여도, 그 불휘발성 메모리 셀의 "온" 상태의 임계값 전압과 그의 제어 게이트 전압의 차를 확대함으로써, 데이터 판독의 정도를 높이다.

또한, 전원 전압이 내려가면, 특히 파워온시에 있어서 상기 데이터 기억부를 정상으로 동작시키기에 충분한 전압으로 되지 않는 사정도 상정된다. 상기 데이터 기억부는 복수의 품종에 대응한 소망 모드 설정용 데이터 등을 기억하고, 제품의 품종을 결정한다. 이를 위해, 상기 데이터 기억부는 내부 전원의 전압이 충분하지 않는, 특히 파워온시부터 정상 동작을 요구한다.

본 발명의 제4 목적은 상기 데이터 기억부를 특히 파워온시부터 정상 동작시키는 것이다.

제4 목적을 달성하기 위해, 본 발명에서는 내부 전원의 전압을 검지하여, 이내부 전원의 전압이 상기 데이터 기억부를 정상으로 동작시키기에 충분한 전압으로 된 것을 나타내는 신호를 출력하는 회로를 래치내에 마련하고, 이 회로로부터의 신호에 의해 상기 데이터 기억부의 동작을 인에이블한다.

즉, 본 발명에서는 상기 데이터 기억부를 상기 내부 전원의 전압이 상기 데이터 기억부를 정상으로 동작시키는데 충분한 전압으로 되고 나서 동작시킨다. 이것에 의해, 상기 데이터 기억부는 특히 파워온시부터 정상으로 동작한다.

또한, 상기 데이터 기억부는 복수의 품종에 대응한 소망 모드 설정용 데이터 등을 기억한다. 이 때문에, 데이터 기억부는 신뢰성이 높게 됨과 동시에 높은 내구성을 요구한다. 특히, 상기 데이터 기억부를 반도체 기억 장치 칩에 탑재한 경우에는 특히 내구성은 메모리 셀 어레이와 동등 또는 그이상으로 요구된다.

본 발명의 제5 목적은 상기 데이터 기억부의 내구성을 향상시키는 것이다.

제5 목적을 달성하기 위해 본 발명의 제1 실시형태에서는 상기 데이터 기억부를 모드 설정용 데이터 등을 기억하는 불휘발성 메모리 셀, 불휘발성 메모리 셀의 데이터를 래치하고 모드 신호 등을 출력하는 래치 회로, 불휘발성 메모리 셀에서 모드 설정용 데이터 등을 리드할 때에 래치 회로와 불휘발성 메모리 셀을 서로 커넥트하고, 모드 설정용 데이터 등이 래치 회로에 래치된 후에 래치 회로와 불휘발성 메모리 셀을 서로 디스커넥트하는 스위치를 포함하여 구성한다.

즉, 본 발명에서는 불휘발성 메모리 셀에서 판독한 모드 설정용 데이터 등이 래치 회로에 래치된 후에, 스위치에 의해 래치 회로와 불휘발성 메모리 셀을 서로 디스커넥트하고, 불휘발성 메모리 셀에 인가되는 전기적인 스트레스를 억제한다.이것에 의해, 상기 데이터 기억부의 내구성은 향상한다.

또한, 불휘발성 메모리 셀의 게이트와 기판 사이, 소스와 드레인 사이 각각의 전압을 내리면, 불휘발성 메모리 셀에 인가되는 전기적인 스트레스는 더욱 억제된다.

또한, 상기 데이터 기억부를 불휘발성 메모리 셀을 포함하여 구성한 경우에, 칩 면적 증가의 억제를 보다 촉진하기 위해, 상기 데이터 기억부는 불휘발성 반도체 기억 장치의 메모리 셀 어레이에 적용되는 미세화 기술과 동등의 미세화 기술을 요구한다.

본 발명의 제6 목적은 상기 불휘발성 메모리 셀을 포함하여 구성되는 데이터 기억부를 미세하게 하는 것이다.

상기 제6 목적을 달성하기 위해 본 발명에서는 상기 불휘발성 메모리 셀이 늘어선 어레이를 형성하고, 이 어레이를 더미 불휘발성 메모리 셀이 늘어선 어레이 사이에 끼운다.

즉, 본 발명에서는 상기 불휘발성 메모리 셀이 늘어선 어레이를 더미 불휘발성 메모리 셀이 늘어선 어레이 사이에 끼움으로써, 상기 불휘발성 메모리 셀이 늘어선 어레이가 칩상에서 독립한 패턴으로 되는 것을 억제한다. 이것에 의해, 상기 불휘발성 메모리 셀을 포함하여 구성되는 데이터 기억부를 광의 간섭 현상이 현저하게 되는만큼 미세하게 되는 최선단의 미세화 기술을 사용하여 형성할 수 있다.

또한, 상기 데이터 기억부에는 복수의 품종에 대응한 소망 모드 설정용 데이터외에, 후술하는 바와 같이 불량 어드레스 데이터나 스페어 디코더를 액티브로 하는 데이터 등의 리던던시 데이터 등의 여러 가지 데이터를 기억시킬 수 있다.

도 1은 본 발명의 반도체 집적 회로 장치를 불휘발성 반도체 메모리에 적용한 경우의 구성을 도시한 블록도.

도 2는 모드 신호 발생 회로의 회로도.

도 3은 센스 앰프 회로 및 I/O 버퍼의 회로도.

도 4는 신호 Add 및 /Add를 발생하는 회로의 회로도.

도 5는 불휘발성 트랜지스터의 기록시, 소거시 및 판독시에 있어서의 전위관계를 도시한 도면.

도 6a는 불휘발성 트랜지스터에 기록을 실시할 때의 개념도.

도 6b는 불휘발성 트랜지스터에 소거를 실시할 때의 개념도.

도 7은 본 발명의 제1 실시예에 관한 반도체 집적 회로의 구성을 도시한 블록도.

도 8a는 메모리 셀 어레이의 회로도.

도 8b는 메모리 셀의 단면도.

도 8c는 메모리 셀의 심볼을 도시한 도면.

도 8d는 메모리 셀의 등가 회로도.

도 9는 본 발명의 제2 실시 형태에 관한 반도체 집적 회로의 구성을 도시한블록도.

도 10은 본 발명의 제3 실시 형태에 관한 반도체 집적 회로의 구성을 도시한 블록도.

도 11은 본 발명의 제4 실시 형태에 관한 플래시 EEPROM의 제어 시퀀스를 도시한 흐름도.

도 12는 본 발명의 제4 실시 형태에 관한 플래시 EEPROM의 구성을 도시한 블록도.

도 13은 파워 온 리셋 회로의 회로도.

도 14는 기준 전압 발생 회로의 회로도.

도 15는 타이밍 조정 회로의 회로도.

도 16은 오실레이터의 회로도.

도 17은 차지 펌프 회로의 회로도.

도 18은 VDDR 레벨 검지 회로의 회로도.

도 19는 래치 회로의 회로도.

도 20은 퓨즈 셀 데이터 래치 트리거 회로의 회로도.

도 21은 퓨즈 셀 제어 회로의 회로도.

도 22는 퓨즈 셀의 회로도.

도 23은 퓨즈 셀 데이터 래치 회로의 회로도.

도 24는 데이터 판독/래치 시퀀스를 도시한 동작 파형도.

도 25는 본 발명의 제5 실시 형태에 관한 퓨즈 셀 데이터 래치 트리거 회로의 회로도.

도 26은 본 발명의 제6 실시 형태에 관한 데이터 판독/래치 시퀀스를 도시한 동작 파형도.

도 27a는 본 발명의 제6 실시 형태에 관한 플래시 EEPROM이 회로 기판상에 배치된 상태를 도시한 도면.

도 27b는 내부 칩 인에이블 신호 출력 회로의 회로도.

도 28은 본 발명의 제7 실시 형태에 관한 퓨즈 셀 데이터 래치 트리거 회로의 회로도.

도 29는 본 발명의 제8 실시 형태에 관한 퓨즈 셀 어레이의 패턴 평면도.

도 30은 본 발명의 제8 실시 형태에 관한 퓨즈 셀 어레이의 등가 회로도.

도 31은 본 발명의 제9 실시 형태에 관한 퓨즈 셀 어레이의 등가 회로도.

도 32는 본 발명의 제10 실시 형태에 관한 플래시 EEPROM의 1구성을 도시한 블록도.

도 33은 본 발명의 제11 실시 형태에 관한 플래시 EEPROM의 퓨즈 셀 어레이와 본체 메모리 셀 어레이의 관계를 도시한 도면.

도 34의 (a)는 플래시 EEPROM의 메모리 셀의 단면도.

도 34의 (b)는 그의 등가 회로를 도시한 도면.

도 34의 (c)는 그의 셀 어레이의 회로도.

도 35는 내부 승압 회로의 회로도.

도 36은 전원 투입시의 외부 전원 전압 Vdd, 검지 신호 PWON의 파형도.

도 37은 전원 투입시에 ROM에 기록된 정보를 검지하여 래치하는 회로의 회로도.

<도면의 주요 부분에 대한 부호의 설명>

11 : 메모리 셀 어레이

12 : 어드레스 버퍼

13 : 로우 디코더

14 : 칼럼 디코더

15 : 소스 디코더

16 : 모드 신호 발생 회로

17 : 입출력 제어 회로

18 : 칼럼 셀렉터

19 : 기록 회로

20 : 센스 앰프 회로

21 : I/O 버퍼

22 : 커맨드/사용자 인터페이스 회로

23 : 내부 제어 회로

24 : 내부 전원/승압 회로

31 : 불휘발성 트랜지스터

51, 52 : 출력 버퍼

이하, 도면을 참조하여, 본 발명의 실시 형태를 설명한다.

(제1 실시 형태)

도 1은 본 발명을 불휘발성 반도체 메모리에 실시한 경우의 칩 내부의 일구성예를 도시한 블록도이다.

도 1에 있어서, 메모리 셀 어레이(11) 내에는 각각 복수의 비트선 BL 및 워드선 WL(각각 1줄만 도시)과 각각 부유 게이트, 제어 게이트, 소스 및 드레인을 갖고 부유 게이트에 전자를 주입함으로써 제어 게이트에서 본 임계값 전압이 변화하는 것에 의해 데이터의 프로그램(기록)이 실행되고, 데이터 소거가 전기적으로 실행되는 복수의 메모리 셀(플래시 셀 : 1개만 도시) MC가 마련되어 있다. 또한, 각 메모리 셀 MC의 제어 게이트는 복수의 워드선 WL 중 하나에 접속되고, 드레인은 복수의 비트선 BL 중 하나에 접속되어 있다. 또한, 각 메모리 셀 MC의 소스는 예를 들면, 비트선 단위, 워드선 단위 또는 블록 단위로 공통 소스선(도시하지 않음)에 접속되어 있다.

어드레스 버퍼(12)는 외부로부터의 어드레스 신호를 받아서 내부 어드레스 신호를 발생한다. 어드레스 버퍼(12)에서 발생되는 내부 어드레스 신호는 로우 디코더(13), 칼럼 디코더(14), 소스 디코더(15) 및 모드 신호 발생 회로(16)에 각각 공급된다.

입출력 제어 회로(17)는 외부에서 입력되는 래치 인에이블 신호 /CE, 라이트인에이블 신호 /WE 및 아웃풋 인에이블 신호 /OE를 받고, 이들 입력 신호에 따라 내부 회로의 동작을 제어하기 위한 각종 제어 신호를 발생한다. 예를 들면, 래치 인에이블 신호 /CE에 따라 제어 신호는 어드레스 버퍼(12)에 공급되고, 어드레스 버퍼(12)에서는 이 제어 신호에 따라 내부 어드레스 신호의 발생 동작이 가능하게 된다. 또한, 아웃풋 인에이블 신호 /OE에 따른 제어 신호 후술하는 I/O 버퍼에 공급되고, I/O 버퍼에서는 이 제어 신호에 따라 데이터의 출력 동작이 가능하게 된다. 라이트 인에이블 신호 /WE에 따른 제어 신호는 후술하는 기록 회로에 공급되고, 기록 회로에서는 이 제어 신호에 따라 데이터의 기록 동작이 가능하게 된다.

상기 로우 디코더(13)는 상기 내부 어드레스 신호(내부 로우 어드레스 신호)에 따라, 상기 메모리 셀 어레이(11)내의 워드선 WL을 선택한다.

칼럼 셀렉터(18)는 상기 칼럼 디코더(14)로부터의 디코드 출력에 따라, 상기 메모리 셀 어레이(11) 내의 비트선 BL을 선택한다.

상기 소스 디코더(15)는 상기 내부 어드레스 신호에 따라, 상기 메모리 셀 어레이(11)내의 소스선을 선택하고, 이 선택한 소스선에 소정의 전압을 공급한다.

기록 회로(19)는 데이터의 기록시에, 상기 메모리 셀 어레이(11)내의 선택된 메모리 셀에 대하여 기록 데이터를 공급하여 데이터를 기록한다.

센스 앰프 회로(S/A)(20)는 데이터의 판독시에 상기 메모리 셀 어레이(11)내의 선택된 메모리 셀로부터의 판독 데이터를 센스한다.

I/O 버퍼(21)는 데이터의 기록시에 외부에서 공급되는 데이터를 상기 기록 회로(19)에 공급하고, 데이터의 판독시에는 상기 센스 앰프 회로(20)에서 센스되는데이터를 외부로 출력한다. 또한, 이 I/O 버퍼(21)에는 각 동작 모드, 즉 데이터의 기록/소거/판독의 각 동작 모드나 복수의 모드 제품을 품종 전개할 때의 제품 모드를 설정하기 위한 커맨드 데이터가 공급된다.

또한, 상기 I/O 버퍼(21)에는 커맨드/사용자 인터페이스 회로(22)가 접속되어 있다. 이 커맨드/사용자 인터페이스 회로(22)에는 상기 입출력 제어 회로(17)에서 출력되는 제어 신호도 입력되고 있다. 이 커맨드/사용자 인터페이스 회로(22)는 상기 라이트 인에이블 신호 /WE가 활성화되는 타이밍시에 I/O 버퍼(21)에서 입력되는 커맨드 데이터를 받는다. 그리고, 이 커맨드/사용자 인터페이스 회로(22)의 출력은 내부 제어 회로(23)에 공급된다. 내부 제어 회로(23)는 상기 커맨드/사용자 인터페이스 회로(22)가 받은 커맨드 데이터에 따른 내부 제어 신호를 발생한다. 그리고, 이 내부 제어 신호는 내부 전원/승압 회로(24)에 공급된다.

상기 내부 전원/승압 회로(24)는 외부로부터의 전원 전압을 받고, 이 외부 전원 전압에서 내부 전원 전압이나 차지 펌프를 사용한 승압 전압을 상기 내부 제어 신호에 따라 발생하는 것으로, 여기서 발생되는 내부 전원 전압/승압 전압은 동일 칩내의 각 회로에 분배된다.

상기 모드 신호 발생 회로(16)에는 상기 메모리 셀과 마찬가지로, 부유 게이트, 제어 게이트를 갖고, 부유 게이트에 전자를 주입함으로써 제어 게이트에서 본 임계값 전압이 변화하는 것에 의해, 데이터의 프로그램이 실행되고, 데이터 소거가 전기적으로 실행되는 불휘발성 트랜지스터가 복수 마련되어 있다. 이 모드 신호 발생 회로(16)내의 불휘발성 트랜지스터에는 일반적으로 후공정이라고 부르는 크린룸에서의 가공이 종료한 후의 웨이퍼 상태 또는 어셈블리후의 공정에서 모드 설정용 데이터가 각각 기록된다. 이 모드 설정용 데이터라 함은 예를 들면,

(1) TSOP/SOP와 같이 패키지에 의해 패드의 배치가 다르고, 사용하는 패드의 위치를 바꿀때에 사용되는 데이터,

(2) ×4/×8/×16 등과 같이 병렬적으로 취급하는 데이터의 비트 길이가 다르고, 그에 따라 활성화하는 I/O의 블록수나 센스 앰프 수를 다르게 하는 제어를 실행할 때에 사용되는 데이터,

(3) 어드레스 돌림 방향이 다른 것, 즉 플래시 EEPROM에 있어서의 변칙 블록품에 있어서, 변칙 블록을 지정하는 어드레스의 탑/바텀(top/bottom) 바꿈을 실행할 때에 사용되는 데이터

등이 있다. 그리고, 모드 신호 발생 회로(16)는 이들 불휘발성 트랜지스터에 기억되어 있는 모드 설정용 데이터를 소정 타이밍에서 판독하고, 이 판독 데이터에 따라 모드 신호를 생성한다. 여기서, 생성된 모드 신호는 예를 들면, 상기 I/O 버퍼(21)에 공급된다.

도 2는 도 1중의 모드 신호 발생 회로(16)에 있어서, 하나의 모드 설정용 데이터를 기억하는 불휘발성 트랜지스터에 관계한 부분의 구체적인 회로 구성을 도시하고 있다.

도 2에 도시한 바와 같이, 부유 게이트 및 제어 게이트를 갖는 불휘발성 트랜지스터(31)는 부유 게이트에 전자를 주입함으로써 제어 게이트에서 본 임계값 전압이 변화하는 것에 의해 데이터의 프로그램이 실행되는 것으로, 그의 소스는 접지전위에 접속되어 있다. 상기 불휘발성 트랜지스터(31)의 드레인은 N채널 MOS 트랜지스터(32)를 거쳐 노드(33)에 결합되어 있다. 또한, 상기 불휘발성 트랜지스터(31)의 제어 게이트 및 트랜지스터(32)의 게이트는 공통으로 접속되고, 이 공통 게이트에는 칩 전체에 전원 전압이 공급되었을 때의 소정 기간 "H" 레벨로 되는 제어 신호 PWON이 공급된다. 이 제어 신호 PWON을 발생하는 회로는 파워 온 클리어 신호 발생 회로 등으로서 잘 알려져 있으므로, 그의 상세에 대해서는 특히 설명하지 않는다.

또한, 상기 노드(33)와 전원 전압 사이에는 예를 들면, P채널 MOS 트랜지스터 등으로 이루어진 부하 소자(34)가 접속되어 있다. 또한, 상기 노드(33)에는 N채널 MOS 트랜지스터(34) 및 P 채널 MOS 트랜지스터(36)로 구성된 CMOS형 트랜스미션 게이트(37)의 한쪽끝이 접속되어 있다. 상기 N채널 MOS 트랜지스터(35)의 게이트에는 상기 제어 신호 PWON이 공급되고, P채널 MOS 트랜지스터(36)의 게이트에는 신호 PWON과 상보인 레벨을 갖는 제어 신호 /PWON이 공급된다. 상기 트랜스미션 게이트(37)의 다른쪽끝에는 입출력단이 역병렬 접속된 2개의 인버터(38, 39)로 구성된 래치 회로(40)의 한쪽끝이 접속되어 있다. 상기 래치 회로(40)의 다른쪽끝의 신호는 인버터(41)에 입력되고, 이 인버터(41)의 출력 신호가 상기 모드 신호 MODE로서 상기 I/O 버퍼(21)에 공급된다.

도 3은 도 1중의 I/O 버퍼(21)가 데이터 판독시에 ×1모드나 ×2모드를 선택할 수 있는 경우의 상기 센스 앰프 회로(20) 및 I/O 버퍼(21)의 일부 구성을 도시하고 있도, 도 4는 도 3에서 사용되는 신호 Add, /Add를 발생하는 회로를 도시하고있다.

도 3에 있어서, S/A11, S/A12는 각각 상기 센스 앰프 회로(20)내에 마련되고, 각각 1비트의 데이터 센스를 실행하는 센스 앰프이다. (51) 및 (52)는 각각 1비트의 데이터를 출력하는 출력 버퍼이고, 각각 소스가 전원 전압에 접속된 P채널 MOS 트랜지스터(53), 이 트랜지스터(53)의 드레인에 드레인이 접속되고, 소스가 접지 전위에 접속된 N채널 MOS 트랜지스터(54)로 각각 구성되어 있다. 그리고, 각 출력 버퍼(51, 52) 내의 트랜지스터(53, 54)의 공통 드레인에는 출력 패드 OUT1, OUT2가 접속되어 있다.

상기 한쪽 센스 앰프 S/A11의 출력은 N채널 MOS 트랜지스터(56) 및 인버터(57)를 거쳐 한쪽 출력 버퍼(51)에 공급된다. 다른쪽 센스 앰프 S/A12의 출력은 NAND 게이트(58)의 한쪽 입력단에 공급된다. 그리고, 이 NAND 게이트(58)의 출력은 다른쪽 출력 버퍼(52)에 공급된다. 또한, 상기 인버터(57)의 입력단과 NAND 게이트(58)의 한쪽 입력단 사이에는 N채널 MOS 트랜지스터(59)가 접속되어 있다. 또한, 상기 NAND 게이트(58)의 다른쪽 입력단에는 상기 도 2의 회로에서 발생되는 모드 신호 MODE가 공급된다. 또한, 상기 트랜지스터(56)의 게이트에는 어드레스 신호 Add가 공급되고, 트랜지스터(59)의 게이트에는 이 어드레스 신호 Add와 상보 레벨의 어드레스 신호 /Add가 공급된다.

도 4는 상기 어드레스 버퍼(12)에서 발생되는 내부 어드레스 신호 AddIN을 받고, 상기 도 3의 회로에서 사용되는 상보 어드레스 신호 Add, /Add를 발생하는 회로 부분의 구체적인 구성을 도시하고 있다. 이 회로에 있어서, 사이 어드레스버퍼(12)(도1에 도시)에서 발생되는 1비트의 내부 어드레스 신호 AddIN이 NOR 게이트(61)의 한쪽 입력단에 공급된다. 이 NOR 게이트(61)의 다른쪽 입력단에는 상기 모드 신호 MODE가 공급된다. 상기 NOR 게이트(61)의 출력은 인버터(62)에 공급되고, 이 인버터(62)의 출력이 상기 신호 Add로서 도 3중의 트랜지스터(56)의 게이트에 공급된다. 또한, 상기 인버터(62)의 출력은 또 인버터(63)에 공급되고, 이 인버터(63)의 출력이 상기 신호 /Add로서 도 3중의 트랜지스터(59)의 게이트에 공급된다.

또한, 이 예에서 도 4에 도시한 회로는 상기 모드 신호 발생 회로(16) 내에 마련되어 있지만, 모드 신호 발생 회로(16)의 외부 또는 다른 회로 내에 마련하도록 하여도 좋다.

상술한 각 회로를 포함하는 불휘발성 반도체 메모리의 칩은 상기 I/O 버퍼(21)가 ×1 모드, ×2 모드로 데이터 판독을 실행하는 서로 다른 모드 품종이라도, 제조시는 모든 같은 마스크 세트를 사용하여 동시에 제조된다. 그리고, 후공정이라고 하는 크린 룸에서의 가공이 종료한 후의 웨이퍼 상태 또는 어셈블리후의 공정에서 모드 설정용 데이터가 도 2 회로중의 불휘발성 트랜지스터(31)에 대하여 프로그램된다. 예를 들면, 이 예에서는 ×2 모드로 설정하는 경우에는 부유 게이트에 전자를 주입하고, 반대로 ×1 모드로 설정하는 경우에는 전자의 주입은 실행하지 않는다.

이와 같이, 프로그램된 불휘발성 반도체 메모리 칩을 사용자가 시스템내에 조립하여 사용할 때에, 칩에 전원 전압이 공급되면, 제어 신호 PWON이 소정의 기간에 "H" 레벨로 되고, 도 2중의 트랜지스터(32)가 "온"하여, 불휘발성 트랜지스터(31)의 기억 데이터가 노드(33)로 판독된다.

여기서, 부유 게이트에 미리 전자가 주입되어 있는 ×2 모드에 대응한 데이터가 불휘발성 트랜지스터(31)에 기억되어 있는 경우, 그 임계값 전압은 높은 상태로 변화하고 있으므로, 불휘발성 트랜지스터(31)는 "온"하지 않는다. 따라서, 노드(33)는 "H" 레벨로 된다. 제어 신호 PWON이 "H" 레벨일 때, 제어 신호 /PWON은 "L" 레벨로 되므로, 도 2중의 트랜스미션 게이트(37)가 "온"하고, 노드(33)의 "H" 레벨의 신호가 래치 회로(40)로 전달된다. 그후, 제어 신호 PWON가 "L" 레벨로, 제어 신호/ PWON이 "H" 레벨로 돌아가면, 래치 회로(40)는 그 상태를 유지한다. 즉, ×2 모드일 때, 도 2의 회로에서는 "H" 레벨의 모드 신호 MODE가 출력된다.

한편, 부유 게이트에 전자가 주입되지 않는 ×1 모드에 대응한 데이터가 불휘발성 트랜지스터(31)에 기억되어 있는 경우, 그의 임계값 전압은 그대로 낮은 상태로 되어 있으므로, "H" 레벨의 제어 신호 PWON이 제어 게이트에 공급되면, 불휘발성 트랜지스터(31)가 "온"한다. 따라서, 노드(33)은 "L" 레벨로 된다. 즉, ×1 모드일 때, 도 2의 회로에서는 "L" 레벨의 모드 신호 MODE가 출력된다.

도 3의 회로에 있어서, ×2 모드의 경우, 모드 신호 MODE가 "H" 레벨이므로, NAND 게이트(58)는 인버터로서 동작한다. 또한, 이때, 트랜지스터(56)의 게이트에 공급되는 신호 Add는 "H" 레벨, 트랜지스터(59)의 게이트에 공급되는 신호 /Add는 "L" 레벨로 되고, 트랜지스터(56)는 "온"하고, 트랜지스터(59)는 "오프"하므로, 2개의 센스 앰프 S/A11, S/A12에서 센스된 데이터는 출력 버퍼(51, 52) 각각을 거쳐출력 패드 OUT1, OUT2에서 병렬적으로 출력된다.

×1 모드의 경우에는 모드 신호 MODE가 "L" 레벨로 되므로, NAND 게이트(58)의 출력은 센스 앰프 S/A12의 출력에 관계없이 항상 "H" 레벨로 되고, 출력 버퍼(52) 내의 P 채널 MOS 트랜지서터(53) 및 N 채널 MOS 트랜지스터(54)는 모두 비도통으로 되고, 출력 패드 OUT2는 고임피던스 상태로 된다.

한편, 그때의 입력 어드레스에 따라 신호 Add, /Add중 어느 한쪽이 "H" 레벨, 다른쪽이 "L" 레벨로 된다. 여기서, Add = "H" 레벨, /Add="L" 레벨일 때는 트랜지스터(56)가 "온"하고, 센스 앰프 S/A11에서 센스된 데이터가 출력 버퍼(51)를 거쳐 출력 패드 OUT1에서 출력된다. 또한, Add = "L" 레벨, /Add="H" 레벨일 때는 트랜지스터(59)가 "온"하고, 센스 앰프 S/A12에서 센스된 데이터가 출력(51)를 거쳐 출력 패드 OUT1에서 출력된다. 즉, ×1 모드일 때는 센스 앰프 S/A11, S/A12에서 센스된 2비트의 데이터는 그때의 어드레스 상태에 따라 1개의 출력 패드 OUT1에서 출력된다.

도 4의 회로에서는 ×2 모드인 경우, 모드 신호 MODE가 "H" 레벨이므로, NOR 게이트(61)의 출력은 입력 어드레스 신호 AddIN에 관계없이, "L" 레벨로 되고, 상술한 바와 같이 신호 Add가 "H" 레벨, 신호 /Add가 "L" 레벨로 된다. 또한, ×1 모드인 경우에는 모드 신호 MODE가 "L" 레벨이므로, NOR 게이트(61)의 출력은 입력 어드레스 신호 AddIN에 따라 변하고, 입력 어드레스 신호 AddIN이 "L"일 때는 "H" 레벨, 입력 어드레스 신호 AddIN이 "H" 레벨일 때는 "L" 레벨로 되고, 신호 Add 및 /Add는 입력 어드레스 신호 AddIN에 따라 변화한다.

이와 같이, 칩내에 불휘발성 기억 소자를 갖게 하고, 집적 회로의 모드에 관한 데이터를 후공정에서 그 불휘발성 기억 소자에 기록하고, 이 기억 데이터를 판독하여 모드 신호를 생성하도록 하였으므로, 종래 기술의 문제점인 많은 마스크를 관리해야 하는 번잡함, 칩 면적의 증대를 해소할 수 있을뿐만 아니라, 어셈블리 종료후에도 불휘발성 기억 소자의 데이터를 리라이트하는 것에 의해 집적 회로의 모드를 바꿀 수 있다. 따라서, 집적 회로의 제조 메이커는 최종적인 제품의 모드마다 수량을 고려하지 않고 생산 계획을 세울 수 있고, 상이한 모드의 복수 제품을 어셈블리 공정까지 동일하게 할 수 있으므로, 생산 효율이 매우 좋게 된다.

상기 설명에서는 불휘발성 트랜지스터에 대한 데이터의 프로그램/소거를 실행하기 위한 구체적인 구성에 대하여 기술하였지만, 이것은 메모리 셀 어레이(11)내에 마련되어 있는 메모리 셀에 대한 프로그램/소거와 같고, 기록(전자 주입), 소거(전자 방출) 및 판독시에 있어서의 불휘발성 트랜지스터의 제어 게이트(Vg), 드레인(Vd) 및 소스(Vs)의 각 전위 관계를 도 5에 모아서 도시하였다.

도 6a는 불휘발성 트랜지스터에 기록을 실시할 때의 개념도이다. 승압 회로(71)는 외부 전원 전압을 승압하여 전원 전압보다도 높은 복수의 전압을 발생한다. 상술한 바와 같이, 도 1중의 모드 신호 발생 회로(16) 내에는 복수의 상이한 모드 설정을 가능하게 하기 위해 복수개의 불휘발성 트랜지스터가 마련되어 있고, 이들 복수개의 불휘발성 트랜지스터를 선택하여 기록을 실행하기 위해 선택 트랜지스터가 필요하고, 도 6a중의 트랜지스터(72)는 이 선택 트랜지스터를 도시하고 있다. 즉, 불휘발성 트랜지스터(31)의 드레인에는 상기 트래지스터(72)를 거쳐,상기 승압 회로(71)에서 발생되는 승압 전압중 하나가 공급된다. 상기 승압 회로(71)에서 발생되는 다른 승압 전압은 레벨 시프트 회로(73, 74)에 공급된다. 상기 양 레벨 시프트 회로(73, 74)는 각각 "H" 레벨의 기록 신호를 전원 전압보다도 높은 전압으로 레벨 시프트하는 것이고, 양 레벨 시프트 회로(73, 74)의 출력은 상기 선택용 트랜지스터(72)의 게이트, 불휘발성 트랜지스터(31)의 제어 게이트에 공급된다.

이와 같은 구성에 의해, 불휘발성 트랜지스터(31)에 기록을 실행하는 경우, 제어 게이트에는 10 V(Vg)가, 드레인에는 6 V(Vd)가 공급된다. 또한, 소스는 접지되어 있으므로, 0 V(Vs)로 된다.

도 6b는 불휘발성 트랜지스터를 소거할 때의 개념도이다. 부전압 발생 회로(75)는 0 V의 접지 전압보다도 낮은 부의 값을 갖는 전압을 발생한다. 또한, 승압 회로(76)는 외부 전원 전압을 승압하여 전원 전압보다도 높은 전압을 발생한다. 불휘발성 트랜지스터(31)의 소스에는 상기 승압 회로(76)에서 발생되는 승압 전압이 공급된다. 상기 부전압 발생 회로(75)의 출력은 불휘발성 트랜지스터(31)의 제어 게이트에 공급된다.

이와 같은 구성에 의해, 불휘발성 트랜지스터(31)의 소거를 실행하는 경우, 제어 게이트는 -7 V(Vg)가, 소스에는 6 V(Vs)가 공급된다. 또한, 드레인은 오픈 상태로 된다.

그러나, 상기 설명에서는 상이한 모드의 예로서 데이터 판독시에 있어서의 비트 구성의 다름을 들어서 설명하였지만, 상이한 모드의 예로서는 비트 구성에 한정되는 것은 아니고, 그밖에 예를 들면, 상이한 패키지에 대응하여 사용하는(본딩하는) 패드의 지정이 상이한 경우, 모드 신호는 이하를 위해 사용된다. 즉,

(1) 사용하는 패드에 접속된 회로를 활성화한다.

(2) 사용하지 않는 패드를 접지하고, 사용하지 않는 패드에 접속된 회로를 비활성 상태로 한다.

또한, 동작하는 전원 전압의 범위 지정을 바꾼 경우에도 실시가 가능하다. 즉, 동일 집적 회로를 예를 들면, 3 V/5 V로 동작시키도록 한 경우, 내부의 타이밍 설정, 각종 레시오 회로(특히, 인터페이스)의 사이즈비등, 별개로 미조정이 필요할 때가 있고, 이들을 모드 신호를 사용하여 전환 제어할 수 있다.

또한, 고속·고소비 전력판/저속·저소비 전력판 등의 전환 제어나 NOR형 플래시 메모리에 있어서의 메모리 블록의 탑/바텀(top/bottom) 부트 전환을 위해, 어드레스 입력을 도중에 반전시키는 회로의 제어 등에도 사용할 수 있다.

또한, 플래시 메모리 등의 반도체 기억 장치의 리던던시 기술에도 사용할 수 있다. 즉, 상기 불휘발성 트랜지스터(31)에 불량 어드레스 데이터나 스페어 디코더를 액티브로 하는 데이터 등의 리던던시 데이터를 기억시킬 수 있다.

이와 같이, 본 발명의 적용에는 여러 가지 케이스가 고려되지만, 상이한 복수의 모드가 내부에 일체 또는 복수의 모드 신호의 조합으로 회로적으로 표현할 수 있는 모든 케이스에 본 발명을 적용할 수 있다.

여기서, 제1 실시 형태에 있어서는 불휘발성 트랜지스터(31)에 모드 설정용 데이터나 리던던시 데이터가 기억된다. 그리고, 불휘발성 트랜지스터(31)를 포함하는 모드 신호 발생 회로(16)는 모드 설정용 데이터에 따라 그의 품종을 결정하는 모드 신호 또는 리던던시 데이터에 따라 불량 어드레스를 스페어 메모리 셀에 치환하는 리던던시 신호 등을 발생한다.

이 때문에, 모드 신호 발생 회로(16)에는 고도의 신뢰성을 요구한다.

도 7은 제1 실시 형태에 관한 반도체 집적 회로 장치의 일구성예를 도시한 블록도이다.

도 7에 도시한 바와 같이, 모드 신호 발생 회로(16)의 전원을 내부 전원 전압 발생 회로(80)에 의해 승압 또는 강압한 내부 전원 전압 VDD로 한다. 내부 전원 전압 발생 회로(80)는 예를 들면, 외부 전원 전압 VCC에서 내부 전원 전압 VDD를 발생한다.

이와 같이, 모드 신호 발생 회로(16)의 전원을 외부 전원 전압 VCC에서 내부 전원 전압 VDD로 한다. 이것에 의해, 외부 전원 전압 VCC의 요동 등에 기인하는 오동작을 억제할 수 있다. 따라서, 모드 신호 발생 회로(16)의 신뢰성을 향상시킬 수 있다.

(제2 실시 형태)

아날로그적 요소가 큰 회로, 예를 들면, 불휘발성 트랜지스터(31)에서 데이터를 판독하는 회로에 있어서는 통상의 CMOS 로직 회로와 비교하여 전원 마진이 좁게 되는 경우가 많다.

특히 디바이스의 미세화를 추진하기 위해, 도 7에 도시한 내부 전원 전압 VDD의 전압을 내리면, 상기 아날로그적인 요소가 큰 회로에서는 전원 마진이 부족하다. 이것을 도 1에 도시한 플래시 EEPROM의 메모리 셀 MC를 예로 취하여 설명한다.

도 8a는 메모리 셀 어레이(11)의 회로도, 도 8b는 메모리 셀 MC의 단면도, 도 8c는 메모리 셀 MC의 심볼을 도시한 도면, 도 8d는 메모리 셀 MC의 등가 회로도이다.

메모리 셀 MC로의 데이터 기록/소거는 부유 게이트 FG에 전자를 주입/인출하는 것에 의해 실행한다.

부유 게이트 FG에 전자가 존재하는 상태이면, 제어 게이트 CG에서 본 임계값 전압 Vthcell은 높게 되어 "오프" 상태로 된다.

한편, 전자가 존재하지 않는 상태이면, 제어 게이트 CG에서 본 임계값 전압 Vthcell이 낮게 되어 "온" 상태로 된다. "온" 상태의 임계값 전압 Vthcell은 2 V 정도가 일반적인 값이다.

종래 플래시 EEPROM의 전원 전압은 5 V가 일반적이고, 판독시에는 제어 게이트 CG에 5 V를 직접 인가하였다. 셀 전류 Icell는 Vd-(1/2)·Vd²에 비례한다(전압 Vd는 드레인의 전압이고 메모리 셀 MC가 N 채널형이면, Vd=Vg-Vthcell이다. 전압 Vg는 제어 게이트의 전압이다).

메모리 셀 MC가 N채널형이고 임계값 전압 Vthcell이 2 V, 제어 게이트의 전압 Vg가 5V이면, 드레인의 전압 Vd는 3V(=Vg-Vthcell)로 되고, 충분한 셀 전류 Icell이 얻어진다.

그러나, 외부 전원 전압 VCC 또는 내부 전원 전압 VDD를 3 V 정도까지 내린 경우에, 이것을 직렬 판독시에 메모리 셀 MC의 제어 게이트에 인가하면, 제어 게이트의 전압 Vg는 3 V로 되고, 드레인의 전압 Vd는 1 V(=Vg-Vthcell)로 된다. 이 때문에 충분한 셀 전류 Icell은 얻어지기 어렵게 된다.

그러나, 도 2에 도시한 모드 신호 발생 회로(16)에서는 신호 PWON이 "H" 레벨로 되면, 부하(34)와 불휘발성 트랜지스터(31)의 전류비에서, 래치 회로(40)의 래치 데이터가 정해진다.

도 2에 도시한 회로에서는 전원 전압의 진폭을 갖는 신호 PWON을 불휘발성 트랜지스터(31)의 제어 게이트에 인가한다. 이와 같은 방식은 전원 전압과 불휘발성 트랜지스터(31)의 "온" 상태의 임계값 전압 Vthcell의 차가 충분히 있는 경우, 유효하다.

그러나, 예를 들면, 전원 전압을 내림으로써, 전원 전압과 불휘발성 트랜지스터(31)의 임계값 전압 Vthcell의 차가 근접한 경우에는 도 8a∼도 8d를 참조하여 설명한 현상과 마찬가지 현상이 일어나고, 셀 전류가 부족하다.

또한, 전원 전압과 상술한 임계값 전압 Vthcell의 차가 근접하고 있는 경우에, 전원 전압이 요동하면, "온" 상태이어야 하는 불휘발성 트랜지스터(31)가 "오프"하고, 모드 신호 발생 회로(16)가 잘못된 모드 신호 MODE를 출력하는 것도 예상된다. 잘못된 모드 신호 MODE가 출력되면, 제품의 품종이 변하여 버린다.

이와 같은 불량을 억제하기 위해서는 예를 들면, 전원 마진을 모두 타이트하게 한다.

그러나, 전원 마진을 타이트하게 하면, 예를 들면, 제조 수율의 악화 등이 예상되어, 바람직한 현상으로는 되지 않는다.

그래서, 제2 실시 형태의 목적은 전원 전압과 불휘발성 트랜지스터(31)의 "온" 상태의 임계값 전압 Vthecll의 차가 근접하여도, 예를 들면, 제조 수율을 악화시키지 않고, 모드 신호 발생 회로(16)의 신뢰성을 충분히 유지시키는 것이다.

도 9는 제2 실시 형태에 관한 반도체 집적 회로 장치의 일구성예를 도시한 블록도이다.

도 9에 도시한 바와 같이, 제2 실시 형태에서는 내부 전원 전압 VDD를 승압 전압 VDDR로 승압하는 내부 전압 부스터(81)를 칩 내부에 마련한다. 승압 전압 VDDR은 내부 전원 전압 VDD와 함께 컨트롤러(82)에 공급된다. 컨트롤러(82)는 신호 PWON에 따라, 불휘발성 트랜지스터(31)의 제어 게이트에 공급되는 신호 FSWL 및 트랜지스터(32) 등의 게이트에 공급되는 신호 FSBIAS를 각각 출력한다. 신호 FSBIAS는 내부 전원 전압 VDD의 진폭을 갖는 신호이고, 신호 FSWL은 승압 전압 VDDR의 진폭을 갖는 신호이다.

이와 같이, 불휘발성 트랜지스터(31)에 제어 게이트에 공급하는 신호 FSWL을 내부 전원 전압 VDD보다도 높은 승압 전압 VDDR로 한다. 이것에 의해, 전원 전압과 불휘발성 트랜지스터(31)의 "온" 상태의 임계값 전압 Vthcell의 차를 확대할 수 있다. 따라서, 내부 전원 전압 VDD가 약간 요동하였다고 하여도, "온" 상태이어야 하는 불휘발성 트랜지스터(31)가 "오프"하여 버리게 되는 사정은 억제된다.

또한, 제3 실시 형태에서는 내부 전원 전압 VDD를 사용하고 있지만, 내부 전원 전압 VDD를 대신하여 외부 전원 전압 VCC를 사용하여도 좋다. 이 경우에는 승압 전압 VDDR은 외부 전원 전압 VCC를 승압한 전압으로 한다.

또한, 신호 FSBIAS의 전압 일예는 3 V정도, 신호 FSWL의 전압 일예는 5 V 정도이다. 즉, 제3 실시 형태에 있어서의 내부 전원 전압 VDD의 일예는 3 V정도, 승압 전압 VDDR의 일예는 5 V정도이다.

또한, 도 9에 도시한 바와 같이, 승압 전압 VDDR을 일정 레벨(제2 실시 형태에서는 5 V정도)로 유지하기 위해, 승압 전압 VDDR의 레벨을 검지하는 디택터(83)를 마련하여도 좋다. 디택터(83)는 승압 전압 VDDR의 레벨을 검지하고, 예를 들면, 승압 전압 VDDR이 일정 레벨 이하로 되면 부스터(81)를 활성화시키고, 승압 전압 VDDR이 일정 레벨 이하로 되면, 부스터(81)를 비활성화시키는 신호 SVDDR을 출력한다.

이와 같은 디택터(83)는 반드시 필요하지는 않지만, 디택터(83)를 마련하면, 특히 승압 전압 VDDR이 일정 레벨 이하로 되어 버리는 상황이 피해진다. 이것에 의해, 승압 전압 VDDR이 저하하고, 승압 전압 VDDR이 불휘발성 트랜지스터(31)의 "온" 상태의 임계값 전압 Vthcell에 근접하는 사정을 해소할 수 있어, 모드 신호 발생 회로(16)의 신뢰성은 더욱 높아진다.

(제3 실시 형태)

도 8a∼도 8d에 도시한 메모리 셀 어레이(11)의 메모리 셀 MC로 부터의 데이터 판독 동작은 파워온과 동시에 스타트되지 않는다. 왜냐하면 판독 동작은 파워온된 칩에 대하여, 판독 커맨드를 입력하고, 어드레스를 입력함으로써 실행되기 때문이다.

이것에 대하여, 모드 신호 발생 회로(16)의 불휘발성 트랜지스터(31)로부터의 데이터 판독 동작은 파워온과 동시에 스타트될 필요가 있다. 파워온된 칩의 품종을 확정하기 위함이다.

신호 PWON을 내기 위한 전위, 즉 파워온 검지 레벨은 전원 전압의 보증 범위보다도 낮게 설정된다. 오동작을 방지하기 위함이다.

예를 들면, 전원 전압이 3V인 제품에서는 검지 레벨을 2V로 한다. 이 2V라고 하는 검지 레벨(2 V)은 불휘발성 트랜지스터(31)의 "온" 상태의 임계값 전압(Vthcell=2 V)로 변하지는 않는다. 검지 레벨이 2 V인 제품에서는 전원 전압이 3 V에 도달하고 있지 않아도, 2 V로 되면 신호 PWON은 "H" 레벨로 된다. 이 결과, 불휘발성 트랜지스터(31)의 게이트에는 2 V의 신호 PWON이 공급된다.

그러나, 불휘발성 트랜지스터(31)의 "온" 상태의 임계값 전압 Vthcell은 2 V이다. 게이트이 전압이 2 V에서는 불휘발성 트랜지스터(31)는 "오프"한다. 따라서, 정상 데이터는 판독되지 않는다.

또한, 제2 실시 형태와 같이 승압 전압 VDDR을 사용하는 경우에 있어서도, 내부 전원 전압 VDD가 3 V에 도달하고 있지 않으면, 부스터(81)는 충분한 승압 전압 VDDR을 발생할 수 없다. 따라서, 상기와 마찬가지로 정상 데이터를 판독하지 않을 가능성이 있다.

그래서, 제3 실시 형태의 목적은 모드 신호 발생 회로(16)를 파워온시부터 정상으로 동작시키는 것에 있다.

이를 위해, 제3 실시 형태에서는 컨트롤러(82)를 승압 전압 VDDR이 충분한 레벨로 된 후에 동작되도록 한다.

도 10은 제3 실시 형태에 관한 반도체 집적 회로 장치의 일구성예를 도시한 블록도이다.

도 10에 도시한 바와 같이, 제3 실시 형태에서는 외부 전원 전압 VCC 또는 내부 전원 전압 VDD의 레벨이 설정된 전압(예를 들면, 3 V)까지 상승하는 시간만큼, 신호 PWON의 상승을 늦추는 타이밍 조정기(84)를 마련한다. 부스터(81)는 타이밍 조정기(84)로부터의 신호 PWON`에 의해 그의 동작이 인에이블된다. 이것에 의해, 부스터(81)는 내부 전원 전압 VDD의 레벨이 설정된 전압(예를 들면, 3 V)으로 된 후에 동작하고, 승압 전압 VDDR을 발생시킨다.

또한, 제3 실시 형태에서는 신호 PWON`에 의해 리셋되고, 신호, SVDDR에 의해 세트되는 래치 회로(플립플롭)(85)를 갖는다. 래치 회로(85)는 승압 전압 VDDR의 레벨이 설정된 전압(예를 들면, 5 V)로 된 것을 나타내는 신호 SVDDLAT를 출력한다. 컨트롤러(82)는 신호 SVDDLAT에 의해 그의 동작이 인에이블된다.

이와 같이, 컨트롤러(82)의 동작을 승압 전압 VDDR의 레벨이 설정된 전압(예를 들면, 5 V)으로 된 것을 나타내는 신호 SVDDLAT 신호에 의해 인에이블한다. 이것에 의해, 컨트롤러(82)는 승압 전압 VDDR이 충분한 레벨로 된 후에 동작되도록 되어, 신호 FSWL의 "H" 레벨을 불휘발성 트랜지스터(31)의 "온" 상태의 임계값 전압 Vthcell의 레벨보다도 충분히 높은 값으로 할 수 있다. 따라서, 파워온과 동시에 불휘발성 트랜지스터(31)에서 데이터를 판독하여도, "온" 상태이어야 하는 불휘발성 트랜지스터(31)가 "오프"하는 오판독을 억제할 수 있고, 모드 신호 발생 회로(16)를 파워온시부터 정상으로 동작시킬 수 있다.

(제4 실시 형태)

다음에, 본 발명을 적용한 반도체 집적 회로 장치의 구체적인 회로예를 제4 실시 형태로서 설명한다.

도 11은 본 발명의 제4 실시 형태에 관한 플래시 EEPROM의 하나의 제어 시퀀스예를 도시한 흐름도, 도 12는 본 발명의 제4 실시 형태에 관한 플래시 EEPROM의 일구성예를 도시한 블록도이다.

이하, 제어 시퀀스에 따라 각 블록의 회로의 상세 구성을 순차 설명한다.

도 11에 도시한 스텝 ST1에 있어서, 전원 전압(외부 전원 전압 VCC 또는 내부 전원 전압 VDD. 제4 실시 형태에서는 외부 전원 전압 VCC를 예시함)이 투입되고, 전원 전압 VCC의 레밸이 상승하여 간다.

이어서, 스텝 ST2에 있어서, 전원 전압 VCC의 레벨을 검지한다. 전원 전압 VCC의 검지는 도 12에 도시한 파워온 리셋 회로(101)에 의해 실행된다. 전원 전압 VCC의 검지 레벨은 플래시 EEPROM의 내부에 마련되는 회로 중에서, 가장 VCCmin 마진이 좁은 회로에 정합될 필요가 있다. 제4 실시 형태에서는 도 12에 도시한 기준 전압 발생 회로(102)에 정합된다.

도 13은 파워온 리셋 회로(101)의 일회로예를 도시한 회로도이다.

도 13에 도시한 파워온 리셋 회로(101)에서는 전원 단자 VCC에 용량 C와 저항 R로 이루어진 로우 패스 필터(201)를 접속하고 있다. 전압 VCC의 급격한 변화(전원 노이즈)에 의한 오동작을 방지하기 위함이다.

또한, 파워온 리셋 회로(101)중의 확산 저항 r1, r2에는 N형의 확산 저항이 사용된다. 내부 동작이 늦은 노드가 전원 노이즈의 영향을 받도록 하기 위함이다. N형의 확산 저항은 P형 실리콘 기판 또는 P형 웰에 형성되고, 이들 P형 기판 또는 P 형 웰은 접지 전위에 바이어스된다.

또한, 전원 단자 VCC와 다이오드 D 사이에 직렬로 접속된 확산 저항 r3은 P형의 확산 저항이 사용된다. P형의 확산 저항은 N형 실리콘 기판 또는 N형 웰에 형성되고, 이들 N형 기판 또는 N형 웰은 예를 들면, 전원 VCC에 바이어스된다.

이와 같이, 파워온 리셋 회로(101)는 전원 전압 VCC가 검지 레벨에 도달하였을 때, "L" 레벨의 검지 신호 PONRST를 출력한다. 검지 신호 PONRST는 예를 들면, 도 10에 도시한 회로의 신호 PWON에 상당한다.

전원 전압 VCC의 레벨을 검지한 후, 스텝 ST3에 있어서, 기준 전압 VREF를 발생시킨다. 기준 전압 VREF의 발생은 레퍼런스 발생 회로(102)에 의해 실행된다.

도 14는 레퍼런스 발생 회로(102)의 일회로예를 도시한 회로도이다.

도 14에 도시한 레퍼런스 발생 회로(102)는 밴드 갭 레퍼런스 회로이다. 이 밴드 갭 레퍼런스 회로(102)에 있어서, 전류 미러 회로(202)를 구성하는 N채널형 MOS 트랜지스터 N1, N2에는 네츄럴 트랜지스터가 사용되고 있다. 네츄럴 트랜지스터는 임계값 전압이 약 0V인 것이고, 예를 들면 채널에 대하여 임계값 전압 조정용 불순물을 주입하지 않는 것에 의해 형성할 수 있다.

도 14에 도시한 전류 미러 회로(202)의 동작 전압의 하한은

VCCmin = VB (= VA) + VTHP

로 나타낸다. 여기서, "VB"는 PN 다이오드의 순방향 전압이고, "VTHP"는 전류 미러 회로(202)에 있어서의 P채널형 MOS 트랜지스터의 임계값 전압이다.

따라서,

VCCmin = VF + VTHP

이다.

도 13을 참조하여 설명한 파워온 리셋 회로(101)는 그의 전압 검지 레벨 VPONRST를

VPONRST = VF + VTHP

로 하고, 도 14에 도시한 전류 미러 회로(202)의 동작 전압의 하한과 정합되도록 하고 있다.

이와 같이, 밴드 갭 레퍼런스 회로(102)는 파워온 후에 기준 전압 VREF를 발생한다. 또한, 기준 전압 VREF의 출력 노드에 접속되어 있는 용량 C는 안정화 용량이다.

또한, 이 밴드 갭 레퍼런스 회로(102)는 대기 상태에서도 동작한다. 이 제4 실시 형태에서는 후술하는 승압 전압 VDDR을 대기 상태에서도 유지하여 두기위함이다. 대기 전류 저감의 요청에 의해, 소비 전류는 약 ㎂정도로 억제될 필요가 있다. 소비 전류를 좁히기 위해, 도 14에 도시한 밴드 갭 레퍼런스 회로(102)의 동작 속도는 매우 늦게 한다. 이 때문에, 기준 전압 VREF가 안정하기 까지에, 수 ㎲∼수십 ㎲의 시간을 필요로 한다. 따라서, 전원 전압 VCC의 상승을 검지한후, 즉파워온시의 내부에 있어서의 일련의 동작은 기준 전압 VREF가 안정하기까지의 시간을 기다리고 나서 실행한다. 따라서, 이 제4 실시 형태에서는 스텝 ST3과 병렬로, 스텝 ST4에 도시한 바와 같이, 안정한 기준 전압 VREF가 발생되기 까지의 타이밍 조정을 실행한다.

도 15는 타이밍 조정 회로(103)의 일회로예를 도시한 회로도이다.

도 15에 도시한 타이밍 조정 회로(103)는 검지 신호 PONRST가 출력되고 나서, 기준 전압 VREF가 안정하기까지의 타이밍을 다루는 회로이다. 타이밍 조정 회로(103) 내부의 CR 시정수는 밴드 갭 레퍼런스 회로(102)의 시정부보다도 크게되도록 설정되어 있다.

도 15에 도시한 타이밍 조정 회로(103)에서는 특히 제1 스테이지(203)의 CR 시정수가 밴드 갭 레퍼런스 회로(102)의 시정수보다도 크게 되도록 설정되어 있다. 타이밍 조정 회로(103)는 기준 전압 VREF가 충분히 안정한 타이밍을 나타내는 신호 BGRONRST를 출력한다.

신호 BGRONRST는 검지 신호 PONRST가 "H" 레벨일 때는 "H" 레벨, 검지 신호 PONRST가 "L" 레벨로 되어, CR 시정수에 의해 결정되는 시간이 경과한 후에 "L" 레벨로 되는 특성을 갖는다.

기준 전압 VREF가 안정한 후, 스텝 ST5에 있어서, 전원 전압 VCC의 내부 승압을 개시한다. 내부 승압은 구동 펄스 ψP를 발진하는 링 오실레이터(104)와 구동 펄스 ψP에 의해 구동되는 차지 펌프 회로(105)에 의해 실행된다.

도 16은 오실레이터(104)의 일회로예를 도시한 회로도, 도 17은 차지 펌프회로(105)의 일회로예를 도시한 회로도이다.

도 16에 도시한 바와 같이, 오실레이터(104)는 발진 신호를 로직적으로 발진하는 회로(링 오실레이터)이다. 오실레이터(104)는 신호 BGRONRST를 받고, 구동 펄스 ψP의 발진을 개시하고, 도 17에 도시한 차지 펌프 회로(105)를 구동한다.

도 17에 도시한 바와 같이, 차지 펌프 회로(105)는 구동 펄스 ψP 및 그의 반전 구동 펄스 /ψP를 교대로 받는 커패시터를 갖고 있고, 전원 전압 VCC를 승압 전압 VDDR로 승압한다. 차지 펌프 회로(105)의 비활성/활성 상태는 오실레이터(104)의 발진 동작을 디스에이블/인에이블하는 것에 의해 결정된다.

내부 승압을 개시한 후, 불휘발성 트랜지스터(31)에 상당하는 ROM의 데이터를 판독/래치하는 데는 승압 전압 VDDR의 레벨을 검지할 필요가 있다.

내부 승압을 개시한 후, 스텝 ST6에 있어서, 승압 전압 VDDR의 레벨을 검지한다. 승압 전압 VDDR의 검지는 VDDR 레벨 검지 회로(106)에 의해 실행된다.

도 18은 VDDR 레벨 검지 회로(106)의 하나의 회로예를 도시한 회로도이다.

도 18에 도시한 바와 같이, VDDR 레벨 검지 회로(106)는 승압 전압 VDDR을 저항 분할한 값을 기준 전압 VREF와 비교한다. 이 제5 실시 형태에서는 기준 전압 VREF가 안정하고 나서, 내부 승압을 개시하는 것이므로, 도 18에 도시한 검지 회로(106)는

VDDR = {(R1 + R2) / R2}·VREF

로 되었을 때에, "H" 레벨의 검지 신호 SVDDR을 출력한다.

제4 실시 형태에서는 검지 신호 SVDDR이 오실레이터(104)로 귀환되고, 차지펌프 회로(105)의 동작을 정지시켜 소비 전력을 줄이는 신호로서도 사용되고 있다.

그러나, 검지 신호 SVDDR은 동작시에 칩 내부에서 승압 전압 VDDR에 전류가 흘러서 승압 전압 VDDR이 저하하면 "L" 레벨로 되고, 차지 펌프 회로(105)를 동작시킨다. 차지 펌프 회로(105)가 동작되고, 다시 승압 전압 VDDR이 충분한 레벨에 도달하면 "H" 레벨로 된다.

이와 같이 검지 신호 SVDDR은 "H" 레벨과 "L" 레벨을 교대로 반복하는 신호이다.

ROM의 데이터 판독/래치에는 검지 신호 SVDDR이 "H" 레벨일 필요가 있지만, "L"에서 "H" 레벨로 될 때마다 데이터 판독/래치를 실행하지 않는다. 칩 동작중에 래치된 데이터가 비확정 상태로 되어, 동작이 불안정하게 되기 때문이다. 이 때문에, 파워온후, 처음에 검지 신호 SVDDR이 "H" 레벨로 되었을 때에, ROM의 데이터 판독/래치 시퀀스(스텝 ST7)을 개시키기 위한 신호를 생성할 필요가 있다.

제4 실시 형태에서는 이 종류의 신호를 래치 회로(107)에 의해 생성한다.

도 19는 래치 회로(17)의 하나의 회로예를 도시한 회로도이다.

도 19에 도시한 래치 회로(107)는 신호 BGRONRST 신호에 의해 리셋되고, 검지 신호 SVDDR에 의해 세트되는 플립플롭이다. 플립플롭(107)은 검지 신호 SVDDR이 처음에 "H" 레벨로 되었을 때, 이 "H" 레벨을 래치한 신호 SVDDRLAT를 출력한다. 신호 SVDDRLAT는 ROM의 데이터 판독/래치 시퀀스를 개시시키는 신호이다.

도 12에는 스텝ST7에 도시한 ROM의 데이터 판독/래치 시퀀스를 구현화하는 회로가 도시되어 있다.

구현화하는 회로는 이 제4 실시 형태에서 퓨즈 셀 데이터 래치 트리거 회로(108), 퓨즈 셀 제어 회로(109), 퓨즈 셀(110) 및 퓨즈 셀 데이터 래치 회로(111)에 의해 구성된다.

퓨즈 셀 데이터 래치 트리거 회로(108) 및 퓨즈 셀 제어 회로(109)는 컨트롤러(82)에 상당한다. 퓨즈 셀(110)은 불휘발성 트랜지스터(31)에 상당하고, 퓨즈 셀 데이터 래치 회로(111)는 래치 회로(40)를 포함하는 회로에 상당한다. 즉, 퓨즈 셀(110) 및 퓨즈 셀 데이터 래치 회로(111)는 모드 신호 발생 회로(16)에 상당한다.

도 20은 퓨즈 셀 데이터 래치 트리거 회로(108)의 하나의 회로예를 도시한 회로도, 도 21은 퓨즈 셀 제어 회로(109)의 하나의 회로예를 도시한 회로도, 도 22는 퓨즈 셀(110)의 하나의 회로예를 도시한 회로도, 도 23은 퓨즈 셀 데이터 래치 회로(111)의 하나의 회로예를 도시한 회로도이다. 또한, 도 24는 데이터 판독/래치 시퀀스를 도시한 동작 파형도이다.

도 20에 도시한 바와 같이, 퓨즈 셀 데이터 래치 트리거 회로(108)에서는 신호 SVDDRLAT를 받아서, 트리거 신호 TRRIGER가 생성된다. 트리거 신호 TRRIGER는 지연 회로(204)의 지연 신호에 따른 기간, "H" 레벨로 되는 신호이다. 트리거 신호 TRRIGER가 "H" 레벨로 되었을 때, 신호 FREAD가 "H" 레벨로 되어 출력된다. 이 신호 FREAD는 트리거 신호 TRRIGER가 "L" 로 된 후, 수십 ㎱(예를 들면, 50 ㎱) 동안, "H" 레벨을 지속한다. 이 "H" 레벨 지속 기간은 출력 노드에 콘덴서 Cc를 구비한 인버터(205), 출력 노드에 콘덴서 Cd를 구비한 인버터(206)를 교대로 접속한지연 회로(207)에 의해 만들어진다.

콘덴서 Cc는 트리거 신호 TRRIGER에 의해 충전되고, 콘덴서 Cd는 트리거 신호 TRRIGER에 의해 방전된다. 트리거 신호 TRRIGER가 "L" 레벨로 된 후, 콘덴서 Cc가 방전하고, 방전후, 다음단의 인버터(206)으로의 입력 레벨을 반전시킨다. 반전후, 인버터(206)의 콘덴서 Cd가 충전되고, 충전후, 다음단의 인버터(205)로의 입력 레벨을 반전시킨다. 이 동작이 반복되어, 최후에는 신호 FREAD가 "H" 레벨에서 "L" 레벨로 반전한다.

도 21에 도시한 바와 같이, 휴즈 셀 제어 회로(109)는 신호 FREAD가 "H" 레벨인 동안, "H" 레벨의 신호 FSREAD를 출력한다. 또한, 신호 FREAD가 "H" 레벨로 된 후, "H" 레벨로 되는 신호 FSBIAS, 신호 FSWL을 출력한다. 이들 신호 FSBIAS, 신호 FSWL은 신호 FREAD가 "L" 레벨로 된후도, 적은 시간(예를 들면, 10㎱), "H" 레벨을 지속한다.

도 22에 도시한 바와 같이, 휴즈 셀(110)은 불휘발성 메모리 셀 MC(불휘발성 트랜지스터(31)에 상당함)을 갖고 있다. 신호 FSWL은 메모리 셀 MC의 제어 게이트에 입력되고, 그의 레벨은 승압 전압 VDDR이다.

또한, 메모리 셀 MC의 비트선 FBL에 직렬로 접속된 N채널형 MOS 트랜지스터 N3(트랜지스터(32)에 상당함)을 갖고 있다. 트랜지스터 N3은 네츄럴 트랜지스터로 되고, 임계값 전압은 약 0 V이다. 신호 FSBIAS는 트랜지스터 N3의 게이트에 입력되고, 그의 레벨은 승압 전압 VDDR보다도 낮은 내부 전원 전압 VCC(또는 승압 전압 VDDR보다도 낮은 외부 전원 전압, VDD)이다.

도 23에 도시한 바와 같이, 퓨즈 셀 데이터 래치 회로(111)는 전원 단자 VCC와 비트선 FBL 사이에 직렬로 접속된 P 채널형 MOS 트랜지스터 P1, P2를 갖고 있다. 신호 FSREAD의 반전 신호 /FSREAD는 트랜지스터 P1, P2의 게이트에 입력된다. 트랜지스터 P1, P2는 부하(34)를 구성한다. 신호 FSREAD가 "H" 레벨일 때, 부하(34), 특히 트랜지스터 P1과 메모리 셀 MC가 흐르는 전류의 대소에 의해, 메모리 셀 MC로 부터의 판독 데이터 FUSEBIT가 정해진다. 그리고, 데이터 FUSEBIT는 래치 회로(40)에 래치된다. 신호 FSREAD가 "L" 레벨로 되면, 래치 회로(40)는 휴즈 셀(110)에서 완전히 절리되어, 데이터가 확정한 상태로 된다. 래치 회로(40)는 래치된 내용에 따른 신호 FUSE를 출력한다. 신호 FUSE는 신호 MODE에 상당한다.

데이터가 확정한 후, 메모리 셀 MC의 제어 게이트를 접지하고, 부하(34)의 트랜지스터 P1, P2, 스위치(37)를 각각 "오프"시킨다. 이것에 의해, 메모리 셀 MC는 파워온시의 약간의 시간만, 판독 상태로 될 수 있도, ROM의 데이터 판독/래치 시퀀스 종료후, 메모리 셀 MC에는 여분의 판독 스트레스(전기적 스트레스)가 걸리지 않게 된다.

이후, 칩이 비선택 상태이면, 스텝 ST8에 도시한 바와 같이, 대기 모드로 들어가고, 또 칩이 선택 상태이면, 스텝 ST9에 도시한 바와 같이 예를 들면, 판독 모드로 들어간다.

이와 같은 제4 실시 형태에 관한 플래시 EEPROM에 의하면, 기준 전압 VREF가 충분히 안정하고 나서, ROM 의 데이터 판독/래치 시퀀스가 개시된다. 이 때문에, 충분히 안정한 승압 전압 VDDR을 휴즈 셀(110)의 메모리 셀 MC의 게이트에 공급할수 있다. 이것에 의해, 예를 들면, 데이터의 오판독 등을 억제할 수 있고, 정확한 데이터를 휴즈 셀 데이터 래치 회로(111)의 래치 회로(40)에 래치할 수 있다.

또한, 래치 회로(40)의 데이터가 확정한 후, 퓨즈 셀(110)의 메모리 셀 MC의 제어 게이트를 접지하여 제어 게이트와 기판 사이의 전위차를 실질적으로 제로로 한다. 이것에 의해, 퓨즈 셀(110)의 메모리 셀 MC에는 전기적 스트레스가 파워온시의 약간의 시간밖에 인가되지 않게 된다. 따라서, 퓨즈 셀(110)의 메모리 셀 MC에 걸리는 전기적 스트레스는 예를 들면 메모리 셀 어레이(11)의 메모리 셀 MC에 비하여 적게 되고, 퓨즈 셀(110)의 메모리 셀 MC의 열화의 진행은 메모리 셀 어레이(11)의 메모리 셀 MC의 열화 진행에 비하여 억제된다. 퓨즈 셀(110)의 메모리 셀 MC의 열화 진행이 메모리 셀 어레이(11)의 메모리 셀 MC보다도 억제됨으로써, 퓨즈 셀(110)이 메모리 셀 어레이(11)보다도 앞서 파괴되는 상태가 발생할 가능성을 보다 작게할 수 있다. 따라서, 퓨즈 셀(110)의 신뢰성이 향상한다.

또한, 래치 회로(40)의 데이터가 확정한 후, 부하(34)를 "오프"시킨다. 이 구성에 의해, 퓨즈 셀(110)의 메모리 셀 MC의 소스와 드레인 사이의 전위차를 실제적으로 제로로 한다. 따라서, 퓨즈 셀(110)의 메모리 셀 MC에 가해지는 전기적 스트레스를 억제할 수 있고, 마찬가지로 퓨즈 셀(110)의 신뢰성을 향상할 수 있다.

또한 래치 회로(40)의 데이터가 확정한 후, 래치 회로(40)와 퓨즈 셀(110) 사이의 스위치(37)를 "오프"시킨다. 이 구성에 의해, 래치 회로(40)가 퓨즈 셀(110)측의 노드를 "H" 레벨로 하는 데이터를 래치하여도, 퓨즈 셀(110)의 메모리 셀 MC의 소스와 드레인 사이의 전위차를 실제적으로 제로로 할 수 있다. 따라서,퓨즈 셀(110)의 메모리 셀 MC에 가해지는 전기적 스트레스를 억제할 수 있고, 마찬가지로 퓨즈 셀(110)의 신뢰성을 향상할 수 있다.

또한, 데이터가 확정한 후, 퓨즈 셀(110)의 메모리 셀 MC의 제어 게이트를 접지하고, 부하(34)의 트랜지스터 P1, P2를 각각 "오프"시키는 것은 무용 전류의 소비를 억제하여, 저소비 전력화를 실현한다.

(제5 실시 형태)

제5 실시 형태는 파워온후, ROM의 데이터 판독/래치 시퀀스 사이에 칩을 선택하는 칩 인에이블 신호 /CE가 입력되었을 때의 연구에 관한 것이다.

만일, ROM의 데이터 판독/래치 시퀀스 사이에 신호 /CE가 입력되면, 오동작의 원인으로 된다. 래치 데이터가 확정하지 않고 있기 때문이다.

그래서, 데이터의 판독/래치 시퀀스가 종료한 것을 알리는 신호 FEND를 칩 내부에서 발생시키도록 하였다. 이 신호 FEND는 제5 실시 형태에서 퓨즈 데이터 래치 트리거 회로(108`)에 의해 출력된다.

도 25는 제5 실시 형태에 관한 퓨즈 셀 데이터 래치 트리거 회로(108`)의 하나의 회로예를 도시한 회로도이다. 도 26은 제5 실시 형태에 관한 데이터 판독/래치 시퀀스를 도시한 동작 파형도이다.

도 25, 도 26에 도시한 바와 같이, 신호 FREAD가 "L" 레벨로 된 후, 지연 회로(301)에 의해 설정된 지연 시간을 경과한 후, 신호 FEND가 "H" 레벨로 된다. 신호 FEND는 지연 회로(302)에 의해 설정된 지연 시간 사이, "H" 레벨을 지속한다.

도 27a는 제5 실시 형태에 관한 플래시 EEPROM이 회로 기판 상에 배치된 상태를 도시한 도면이다.

도 27a에 도시한 바와 같이, 제5 실시 형태는 내부 칩 인에이블 신호 출력 회로(112)를 갖고 있다. 내부 칩 인에이블 신호 출력 회로(112)는 외부에서 부여되는 칩 인에이블 신호 /CE(/CE1∼/CEn)와 내부에서 발생되는 신호 FEND에 의해, 내부 칩 인에이블 신호 /CEINT를 생성한다.

도 27b는 내부 칩 인에이블 신호 출력 회로(112)의 하나의 회로예를 도시한 회로도이다.

도 27b에 도시한 바와 같이, 내부 칩 인에이블 신호 출력 회로(112)는 검지 신호 PONRST에 의해 리셋되고, 신호 FEND에 의해 세트되는 플립플롭(303)을 갖고 있다.

내부 칩 인에이블 신호 /CEINT는 플립플롭(303)의 출력과 칩 인에이블 신호 /CE의 논리합에 의해 생성된다.

이와 같은 제5 실시 형태에 관한 플래시 EEPROM에 의하면, ROM의 데이터 판독/래치 시퀀스 사이, 외계로부터의 칩 액세스 요구에 대하여, 디스에이블 상태가 유지된다. 그리고, 이 디스에이블 상태는 상기 시퀀스 종료후에 해제되게 된다.

제5 실시 형태에서는 특히 칩 인에이블 신호 /CE가 입력되어도, 내부 칩 인에이블 신호 /CEINT가 출력되기까지는 대기 상태로 되도록 하고 있다. 그리고, 신호 FEND가 출력되고, ROM의 데이터 판독/래치 시퀀스가 종료한 것이 표시된 후, 칩 선택 상태로 들어간다.

이와 같은 공부에 의해, ROM의 데이터 판독/래치 시퀀스 사이에 칩 인에이블신호 /CE가 입력되어도, 장치가 오동작하는 사정을 해소할 수 있다.

(제6 실시 형태)

제6 실시 형태는 파워온후, 퓨즈 셀 데이터 래치 트리거 회로(108)를 리셋하는 것이다.

도 28은 제6 실시 형태에 관한 퓨즈 셀 데이터 래치 트리거 회로(108``)의 하나의 회로예를 도시한 회로도이다.

도 28에 도시한 바와 같이, 퓨즈 셀 데이터 래치 트리거 회로(108``)는 신호 FREAD의 실질적인 출력 노드(401) 및 신호 FEND의 실질적인 출력 노드(402) 및 지연 회로(207)를 각각 검지 신호 PONRST 또는 BGRONRST를 사용하여 리셋하는 N채널형 MOS 트랜지스터 N4를 갖고 있다.

이와 같이, 퓨즈 셀 데이터 래치 트리거 회로(108``)는 검지 신호 PONRST 또는 신호 BGRONRST를 사용하여, 리셋되도록 구성하여도 좋다.

(제7 실시 형태)

제7 실시 형태는 퓨즈 셀(110)을 칩상에 마련할 때의 공부에 관한 것이다.

퓨즈 셀(110)을 구성하는 메모리 셀 MC는 데이터 FUSEBIT 하나이므로, 하나라도 좋다. 그 때문에, 워드선은 한줄로 된다. 즉, 워드선과 이 워드선에 교차하는 복수의 비트선을 형성하고, 워드선과 복수의 비트선의 각 전기적 교점에 부유 게이트 FG를 갖는 복수의 메모리 셀 MC를 일렬로 형성하면 좋다.

그러나, 메모리 셀 MC의 워드선(제어 게이트)를 한줄만, 칩상에 형성하는 것은 미세화가 진행한 오늘날에는 매우 어려운 기술로 되어 있다.

즉, 레지스터 패터닝에 의해 워드선을 형성하는 기술에서는 미세한 워드선을 한줄만 독립시키기 위한 패턴의 재현성이 현저히 나쁘게 되기 때문이다. 워드선을 설계 방법의 사이즈로 기판상에 재현할 수 없으면, 메모리 셀 MC의 특성이 설계값에서 크게 어긋나 버리는 일이 있고, 올바른 데이터를 기록/판독할 수 없게 된다. 이것은 퓨즈 셀(110)의 신뢰성을 나쁘게 한다.

제7 실시 형태의 목적은 퓨즈 셀(110)을 미세화하여도, 퓨즈 셀(110)의 신뢰성을 악화시키지 않는 것이다.

이를 위해, 제7 실시 형태에서는 퓨즈 셀(110)이 늘어서 있는 어레이(이하, 퓨즈 셀 어레이라 함)에 더미 패턴을 마련하고, 퓨즈 셀(110)이 늘어선 정규의 패턴을 더미 패턴 사이에 두도록 하였다.

도 29는 제7 실해 형태에 관한 퓨즈 셀 어레이의 패턴 평면도, 도 30은 그의 등가 회로도이다.

도 29, 도 30에 도시한 바와 같이, 퓨즈 셀 어레이(114)에는 복수의 워드선 WL과 이들 워드선 WL에 교차하는 복수의 비트선 FUSEBIT가 형성된다. 메모리 셀 MC는 복수의 워드선 WL과 복수의 비트선 FUSEBIT의 각 전기적 교점에 형성되고, 퓨즈 셀 어레이(114)에 매트릭스 형상으로 배치된다.

제7 실시 형태에 관한 퓨즈 셀 어레이(114)에는 6줄의 워드선 WL1∼WL6이 형성되어 있다. 이들 워드선 WL1∼WL6중, 대략 중앙에 배치되는 워드선 WL4가 정규 메모리 셀 MC의 워드선으로 된다. 정규 메모리 셀 MC의 워드선 WL4에는 신호 FSWL이 공급된다. 다른 워드선 WL1∼WL3, WL5, WL6은 모두 더미 패턴 워드선DPWL(DPWL1∼DPWL3, DPWL5, DPWL6)이다. 더미 패턴 워드선 DPWL은 예를 들면, 항상 접지된다.

메모리 셀 MC의 소스선 SL은 워드선 WL을 마스크로 사용한 셀프 얼라인 소스 기술(SAS TEC)를 사용하여 형성된다.

제7 실시 형태에 관한 퓨즈 셀 어레이(114)에는 3줄의 소스선 SL이 형성되어 있다. 3줄의 소스선 SL중, 중앙의 소스선 SL이 정규 메모리 셀 MC의 소스선으로 된다. 정규 메모리 셀 MC의 소스선 SL에는 신호 FSVS가 공급된다. 신호 FSVS는 기록/판독/소거의 각 동작 모드에 따라 그의 전압이 변화된다. 다른 소스선은 모두 더미 패턴 소스선 DPSL이고, 예를 들면, 플로팅으로 된다.

비트선 FUSEBIT를 따라 늘어선 메모리 셀 MC1∼MC6중, MC4가 정규 메모리 셀 MC이다. 다른 메모리 셀 MC1∼MC3, MC5, MC6은 모두 더미 패턴 메모리 셀 DPMC(DPMC1∼DPMC3, DPMC5, DPMC6)이다. 정규 메모리 셀 MC4는 퓨즈 비트 콘택트(501)를 거쳐 비트선 FUSEBIT에 전기적으로 접속된다.

제7 실시 형태에 관한 퓨즈 셀 어레이(114)에서는 퓨즈 비트 콘택트(501)가 인접하는 메모리 셀 MC 끼리 공유된다. 정규 메모리 셀 MC4는 퓨즈 비트 콘택트(501)를 더미 패턴 메모리 셀 DPMC5와 공유하지만, 더미 패턴 메모리 셀 DPMC5의 워드선 DPWL5는 항상 접지되므로, 더미 패턴 메모리 셀 DPMC5가 선택되는 일은 없다.

각 비트선 FUSEBIT1∼FUSEBIT8의 한쪽끝은 래치 회로(111)에 접속되고, 다른쪽끝은 퓨즈 셀 데이터 프로그램 회로(115)에 접속되어 있다. 퓨즈 셀 데이터 프로그램 회로(115)는 메모리 셀 MC에 데이터를 기록할 때에 사용되는 회로이다.

이와 같이 퓨즈 셀 어레이(114)에 더미 패턴을 마련하고, 특히 정규 워드선 WL을 더미 패턴 워드선 DPWL 사이에 둔다. 이것에 의해, 본래 독립 패턴으로 되어야할 정류 워드선 WL이어도, 기판상에는 설계된 사이즈대로 충실히 재현할 수 있다. 이것에 의해, 정규 메모리 셀 MC의 특성이 설계값보다 크게 어긋나는 사정도 해소되고, 올바른 데이터를 기록/판독할 수 있고, 퓨즈 셀(110)의 신뢰성이 향상한다.

(제8 실시 형태)

이 제8 실시 형태는 퓨즈 셀(110)에 기억시키는 데이터의 종류에 관한 것이다.

퓨즈 셀(110)에 기억시키는 데이터의 종류로서는 제1 실시예에서도 설명한 바와 같이 여러 가지 케이스가 상정되지만, 대표적 케이스를 다시 기술하면,

(a) 리던던시의 불량 어드레스 및 스페어 디코더를 활성/비활성으로 하는 리던던시 데이터,

(b) 기록/소거 금지 블록의 어드레스를 나타내는 데이터,

(c) 입/출력 데이터의 비트수를 정하는 비트 구성 설정 데이터,

(d) 패키지에 대응한 패드 위치의 전환 데이터,

(e) 데이터 소거의 블록 사이즈를 정하는 탑 부트/바텀 부트(TOP BOOT/BOTTOM BOOT)의 전환 데이터,

(f) 칩의 테스트에 사용되고 있던 예를 들면, 빌트인 테스트 회로로 대표되는 내부 테스트 회로를 불활성(사용 금지)으로 하는 데이터

등이 고려된다.

퓨즈 셀(110)에는 이들과 같은 칩의 동작/기능 설정 정보가 기억되고, 칩의 동작/기능은 이들 동작/기능 설정 정보에 따라 설정된다.

도 31은 제8 실시 형태에 관한 퓨즈 셀 어레이의 등가 회로도이다.

종래 개념에서는 상기 데이터(a)∼(f)는 메이커에 의해 설정되는 것이다. 이 때문에, 상기 데이터(a)∼(f)는 퓨즈, 본딩 옵션 등, 리라이트 가능한 ROM에 의해 기억된다.

그러나, 제1∼제7 실시 형태에 의해 설명한 플래시 EEPROM에서는 본래 메모리 셀에 리라이트 가능한 ROM을 사용한다. 이 때문에, 퓨즈 셀(110)의 메모리 셀 MC도 리라이트 가능한 ROM으로 할 수 있다. 이것에 의해, 데이터의 리라이트가 가능하게 된다.

도 31에 도시한 바와 같이, 제8 실시 형태에서는 상기 데이터(a)∼(f)의 리라이트를 가능하게 하기 위해, 메모리 셀 MC의 비트선 FUSEBIT에 퓨즈 셀 데이터 프로그램/소거 회로(115`)를 접속하고 있다.

이와 같은 제8 실시 형태에 의하면, 상기 데이터(a)∼(f)중, 예를 들면

(b) 기록/소거 금지 블록의 어드레스를 나타내는 데이터,

(c) 입/출력 데이터의 비트수를 정하는 비트 구성의 설정 데이터,

등을 메이커측뿐만 아니라 필요에 따라 사용자측에서도 전환할 수 있다. 이들 데이터(b), (c), (e) 등을 사용자측에서 기호에 따라 전환하는 것을 가능하게 함으로써, 사용자에게 편리한 제품을 제공할 수 있다.

(제9 실시 형태)

제9 실시 형태는 칩상으로의 퓨즈 셀 어레이(114)의 배치 공부에 관한 것이다.

도 32는 제9 실시 형태에 관한 플래시 EEPROM의 하나의 구성예를 도시한 블록도이다.

도 32에 도시한 바와 같이, 퓨즈 셀(110)은 몇 개를 하나의 퓨즈 셀 어레이(114)로 모으고, 칩상의 어느 장소에 집중시켜 배치하는 것이 좋다.

이와 같이, 퓨즈 셀(110)을 하나의 퓨즈 셀 어레이(114)로 모으고, 집중적으로 배치하는 것에 의해, 칩상에 효율 좋게 배치할 수 있고, 특히 칩의 면적 증가를 억제할 수 있다.

제9 실시 형태에서는 퓨즈 셀 어레이(114)가 퓨즈 셀 데이터 래치 회로(111) 근방에 배치되어 있다.

(제10 실시 형태)

제10 실시 형태는 퓨즈 셀 어레이(114)에 형성되는 워드선 WL의 형성 방법의 공부에 관한 것이다.

도 33은 제10 실시 형태에 관한 플래시 EEPROM의 퓨즈 셀 어레이와 본체 메모리 셀 어레이의 관계를 도시한 도면이다.

도 23에 도시한 바와 같이, 하나의 칩(601)에는 퓨즈 셀 어레이(114)와 본체 메모리 셀 어레이(11)가 각각 형성되어 있다. 퓨즈 셀 어레이(114) 및 본체 메모리 셀 어레이(11)에는 각각 복수의 워드선 WL과 이들 복수의 워드선 WL에 교차하는 도시하지 않는 복수의 비트선이 형성된다. 복수의 워드선 WL과 복수의 비트선의 각 전기적 교점에는 부유 게이트 FG를 갖는 복수의 메모리 셀이 형성된다.

이와 같은 퓨즈 셀 어레이(114) 및 본체 메모리 셀 어레이(11)에 있어서, 퓨즈 셀 어레이(114)에 형성되는 워드선 WL의 방향은 본체 메모리 셀 어레이(11)에 형성되는 워드선 WL의 방향과 일치시키는 것이 바람직하다.

워드선 WL의 방향이 서로 일치하지 않으면, 퓨즈 셀 어레이(114)에 형성되는 메모리 셀의 특성과 본체 메모리 셀 어레이(11)에 형성되는 메모리 셀의 특성이 프로세스상의 사정에 의해, 크게 다르게 되어 버릴 가능성이 있기 때문이다. 특성이 크게 다르게 되어 버리면, 같은 승압 전압 VDDR을 사용하여, 신뢰성 높은 데이터 기록이 어렵게 된다.

프로세스상의 사정이라 함은 예를 들면, "셰이드 효과"이다. 메모리 셀의 소스/드레인 영역은 반도체의 도너/억셉터로 되는 불순물을 워드선 WL을 마스크로 사용하여, 이온 주입하는 기술에 의해 형성된다. 그리고, 이들 이온은 실리콘 웨이퍼와 같은 반도체 기판에 대하여, 소정의 각도, 기울여 주입하는 것이 일반적이다. 이와 같은 주입에서는 예를 들면, 소스/드레인 영역에 주입되는 불순물이 워드선 WL에 의해 막히고, 소스/드레인 영역에 농도차를 발생시킨다. 이것이, 소위 "셰이드 효과"이다. 소스/드레인 영역의 농도차는 메모리 셀의 특성을 좌우한다.

이와 같은 사정을 제10 실시 형태에서는 퓨즈 셀 어레이(114)에 형성되는 워드선 WL의 방향을 본체 메모리 셀 어레이(11)에 형성되는 워드선 WL의 방향에 일치시키는 것에 의해 해소한다.

즉, 퓨즈 셀 어레이(114)와 본체 메모리 셀 어레이(11)에서, 서로 워드선 WL의 형성 방향을 일치시키는 것에 의해, 퓨즈 셀 어레이(114)에 형성되는 메모리 셀의 예를 들면, 소스/드레인 영역 및 본체 메모리 셀 어레이(11)의 메모리 셀, 예를 들면 소스/드레인 영역이 모두 같은 조건에서 형성할 수 있다. 이것에 의해, 쌍방 메모리 셀의 특성을 맞추기 쉽게 된다.

퓨즈 셀 어레이(114) 및 본체 메모리 셀 어레이(11) 각각에 형성되는 메모리 셀의 특성을 맞추는 것은 퓨즈 셀 어레이(114) 및 본체 메모리 셀 어레이(11) 각각으로부터 예를 들면 같은 승압 전압 VDDR을 사용하여, 데이터를 판독할 때, 신뢰성이 높은 데이터 판독을 가능하게 한다고 하는 효과가 있다.

또한, 퓨즈 셀 어레이(114) 및 본체 메모리 셀 어레이(11) 각각으로부터 예를 들면 같은 승압 전압 VDDR을 사용하여 데이터를 판독하는 것은 승압 전압 VDDR을 발생시키는 발생 회로, 제1∼제9 실시 형태에서는 링 오실레이터(104), 차지 펌프 회로(105) 및 VDDR 레벨 검지 회로(106) 등에 의해 구성되는 회로 부분을 퓨즈 셀 어레이(114)와 본체 메모리 셀 어레이(11)에서 공유하는 것을 가능하게 한다.

승압 전위 VDDR을 발생시키는 회로 부분을 퓨즈 셀 어레이(114)와 본체 메모리 셀 어레이(11)에서 공유하는 것은 칩 면적의 증가를 억제하는 효과가 있다. 특히, 차지 펌프 회로(105)에 포함되는 커패시터는 큰 면적이 필요하다. 이와 같은차지 펌프 회로(105)를 포함하는 회로, 즉 부스터(81)를 퓨즈 셀 어레이(114)와 본체 메모리 셀 어레이(11)에서 공유하는 것은 칩 면적의 증가를 억제하는 효과를 매우 높인다.

이상 설명한 바와 같이, 본 발명에 의하면, 데이터 기억부의 전원을 칩 내부에서 발생하는 내부 전원으로 함으로써, 외부 전원의 전원 요동 등에 기인하는 데이터 기억부의 오동작을 억제하고, 데이터 기억부로부터의 데이터 판독에 전원 전압보다 높은 승압 전압으로 실행함으로써, 데이터 기억부가 불휘발성 메모리 셀에 의해 데이터를 기억하여도, 그 불휘발성 메모리 셀의 "온" 상태의 임계값 전압과 그의 제어 게이트 전압의 차를 확대함으로써 데이터 판독의 정도가 높아지는 효과가 있다.

Claims

반도체 집적 회로 장치에 있어서,

반도체 칩 내에 형성된 집적 회로;

상기 집적 회로의 동작/기능 설정 정보를 기억하는 설정 정보 메모리를 구비하며, 상기 집적 회로의 동작/기능 설정 정보에 따라 동작/기능 설정 신호를 출력하는 동작/기능 설정 신호 제너레이터;

전원 전압을 승압하여 전원 전압보다도 높은 승압 전압을 발생시키기 위한 부스터(booster); 및

상기 승압 전압을 사용하여 상기 설정 정보 메모리로부터 상기 동작/기능 설정 정보를 판독하고, 상기 동작/기능 설정 신호 제너레이터를 제어하는 컨트롤러

를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 동작/기능 설정 신호 제너레이터는,

상기 동작/기능 설정 정보를 래치하여 상기 동작/기능 설정 정보에 따라 상기 동작/기능 설정 신호를 발생시키는 래치 회로; 및

상기 동작/기능 설정 정보를, 상기 설정 정보 메모리로부터 상기 래치 회로로 전달하기 위한 전달 회로

를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제2항에 있어서, 상기 전달 회로는 상기 컨트롤러로부터의 커맨드에 따라 파워 온(power-on)시에 상기 설정 정보 메모리를 상기 래치 회로에 연결시키는 것을 특징으로 하는 반도체 집적 회로 장치.
제3항에 있어서, 상기 전달 회로는, 상기 컨트롤러로부터의 커맨드에 따라, 상기 동작/기능 설정 정보가 상기 래치 회로에 래치된 후에 상기 설정 정보 메모리를 상기 래치 회로로부터 접속해제시키는 것을 특징으로 하는 반도체 집적 회로 장치.
제3항에 있어서, 상기 컨트롤러는 상기 동작/기능 설정 정보가 상기 래치 회로(40)에 래치된 후, 상기 설정 정보 메모리로부터의 상기 동작/기능 설정 정보의 판독을 정지하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 설정 정보 메모리는, 상기 동작/기능 설정 정보를 임계값 전압에 의해 기억하는 임계값 전압 가변형 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제6항에 있어서, 상기 컨트롤러는 상기 임계값 전압 가변형 트랜지스터의 게이트에 상기 승압 전압을 공급하여, 상기 임계값 전압 가변형 트랜지스터에 저장된 상기 동작/기능 설정 정보를 판독하는 것을 특징으로 하는 반도체 집적 회로 장치.
제6항에 있어서, 상기 동작/기능 설정 신호 제너레이터는, 상기 임계값 전압 가변형 트랜지스터의 드레인 또는 소스중 하나에 전류를 공급하는 부하를 포함하며,

상기 동작/기능 설정 정보는, 상기 임계값 전압 가변형 트랜지스터와 상기 부하 사이의 전기적 접속 노드로 판독되는 것을 특징으로 하는 반도체 집적 회로 장치.
제8항에 있어서, 상기 부하는 상기 설정 정보 메모리로부터 상기 동작/기능 설정 정보를 판독할 때에 상기 임계값 전압 가변형 트랜지스터의 드레인 또는 소스중 하나에 전류를 공급하는 스위칭 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제9항에 있어서, 상기 제어기는, 상기 동작/기능 설정 정보가 상기 래치 회로에 래치된 후에 상기 스위칭 트랜지스터를 턴 오프시키는 것을 특징으로 하는 반도체 집적 회로 장치.
제6항에 있어서, 상기 장치는 상기 임계값 전압 가변형 트랜지스터와, 상기 임계값 전압 가변형 트랜지스터를 중간에 끼고 있는 더미(dummy) 트랜지스터를 갖는 설정 정보 메모리 어레이를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제11항에 있어서, 상기 설정 정보 메모리 어레이는,

서로 병렬로 형성되는 세 개 이상의 소스선;

상기 소스선 각각의 양쪽에 각각 배열되는 여섯 개 이상의 워드선;

상기 워드선에 교차되는 다수의 비트선; 및

상기 워드선과 상기 비트선의 전기적 교차부분에 배열되는 임계값 전압 가변형 트랜지스터

를 포함하고,

상기 동작/기능 설정 정보를 임계값 전압에 의해 기억하는 임계값 전압 가변형 트랜지스터는, 상기 세 개 이상의 소스선중 중앙에 배치되는 소스선의 양측에 배치되는 워드선중 어느 하나를 게이트로 하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 동작/기능 설정 정보는,

(a) 리던던시 정보,

(b) 기록/소거 금지 블록 정보,

(c) 비트 구성 정보,

(d) 패드 위치 정보,

(e) 탑 부트/바텀 부트(TOP BOOT/BOTTOM BOOT) 정보, 및

(f) 내부 테스트 회로 정보의 사용을 금지시키는 정보

중 하나 이상을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제13항에 있어서, 상기 집적 회로는 반도체 메모리인 것을 특징으로 하는 반도체 집적 회로 장치.
제14항에 있어서, 상기 반도체 메모리는 플래시 메모리인 것을 특징으로 하는 반도체 집적 회로 장치.
제15항에 있어서, 상기 플래시 메모리는 기록된 정보를 임계값 전압에 의해 기억하는 메모리 셀 트랜지스터를 매트릭스 형상으로 배치한 메모리 셀 어레이를 갖고,

상기 설정 정보 메모리는, 상기 동작/기능 설정 정보를 임계값 전압에 의해 기억하는 임계값 전압 가변형 트랜지스터를 가지며,

상기 임계값 전압 가변형 트랜지스터는 상기 메모리 셀 트랜지스터 각각과 유사한 구성을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
제16항에 있어서, 상기 메모리 셀 트랜지스터 내의 기록된 정보를 판독할 때 상기 승압 전압이 상기 메모리 셀 트랜지스터의 게이트에 공급되는 것을 특징으로 하는 반도체 집적 회로 장치.
제16항에 있어서, 상기 임계값 가변형 트랜지스터를 어레이 형상으로 배치한 설정 정보 메모리 어레이를 더 포함하며,

상기 설정 정보 메모리 어레이의 워드선이 연장하는 방향은 상기 메모리 셀 어레이의 워드선이 연장하는 방향과 일치하는 것을 특징으로 하는 반도체 집적 회로 장치.
반도체 집적 회로 장치에 있어서,

반도체 칩 내에 형성된 집적 회로;

상기 집적 회로의 동작/기능 설정 정보를 기억하는 설정 정보 메모리를 구비하며, 상기 집적 회로의 동작/기능 설정 정보에 따라 동작/기능 설정 신호를 출력하는 동작/기능 설정 신호 제너레이터;

전원 전압을 승압하여 전원 전압보다도 높은 승압 전압을 발생시키기 위한 부스터;

상기 승압 전위가 설정된 레벨로 되었는지의 여부를 검지하는 디텍터; 및

상기 디텍터가 상기 승압 전압이 설정된 레벨로 된 것을 검지한 후, 상기 승압 전압을 사용하여 상기 설정 정보 메모리로부터 상기 동작/기능 설정 정보를 판독하고, 상기 동작/기능 설정 신호 제너레이터를 제어하는 컨트롤러

를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제19항에 있어서,

전원 전압이 검지 레벨에 도달하였을 때, 파워 온을 검지한 것을 나타내는 신호를 출력하는 파워 온 리셋 회로;

기준 전압을 발생시키는 기준 전압 발생 회로; 및

상기 기준 전압 발생 회로가 갖는 시정수 이상의 시정수를 갖고, 상기 파워 온을 검지한 것을 나타내는 신호의 타이밍을 조정하는 타이밍 조정 회로

를 더 포함하며,

상기 부스터는 상기 타이밍 조정 회로에 의해 타이밍이 조정된 상기 파워 온을 검지한 것을 나타내는 신호에 의해 동작을 개시하는 것을 특징으로 하는 반도체 집적 회로 장치.
제20항에 있어서, 상기 디텍터는,

상기 승압 전압과 상기 기준 전압을 비교하여, 상기 승압 전위가 설정된 레벨로 되었는지의 여부를 검지하고, 상기 승압 전위가 설정된 레벨을 유지하도록 상기 부스터를 피드백 제어하는 신호를 출력하는 검지 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제21항에 있어서, 상기 파워 온 리셋 회로의 검지 레벨은 상기 기준 전압 발생 회로의 동작 전압에 정합하는 것을 특징으로 하는 반도체 집적 회로 장치.
제21항에 있어서, 상기 부스터는,

상기 타이밍 조정 회로에 의해 타이밍이 조정된 상기 파워 온을 검지한 것을 나타내는 신호에 의해 발진 신호를 발진하는 발진 회로와,

상기 발진 신호에 의해 구동되는 차지 펌프 회로를 포함하고,

상기 부스터를 피드백 제어하는 신호는, 상기 발진 회로에 피드백되어 상기 발진 회로를 피드백 제어하는 것을 특징으로 하는 반도체 집적 회로 장치.
제21항에 있어서,

상기 타이밍 조정 회로에 의해 타이밍이 조정된, 상기 파워 온을 검지한 것을 나타내는 신호에 의해 리셋되고, 상기 부스터를 피드백 제어하는 신호에 의해 세트되고, 상기 승압 전위가 상기 설정된 레벨로 된 것을 나타내는 신호를 상기 컨트롤러로 출력하는 플립플롭을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
반도체 집적 회로 장치에 있어서,

반도체 칩 내에 형성된 집적 회로;

상기 집적 회로의 동작/기능 설정 정보를 기억하는 설정 정보 메모리를 구비하며, 상기 집적 회로의 동작/기능 설정 정보에 따라 동작/기능 설정 신호를 출력하는 동작/기능 설정 신호 제너레이터;

전원 전압을 승압하여 전원 전압보다도 높은 승압 전압을 발생시키기 위한부스터;

상기 승압 전압을 사용하여 상기 설정 정보 메모리로부터 상기 동작/기능 설정 정보를 판독하고, 상기 판독이 종료한 것을 나타내는 신호를 출력하고, 상기 동작/기능 설정 신호 제너레이터를 제어하는 컨트롤러; 및

상기 판독이 종료한 것을 나타내는 신호와, 칩 외부에서 인가되는 칩 인에이블 신호에 의해 내부 칩 인에이블 신호를 발생시키는 내부 칩 인에이블 신호 발생 회로

를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
반도체 집적 회로 장치에 있어서,

반도체 칩 내에 형성된 집적 회로;

상기 집적 회로의 동작/기능 설정 정보를 임계값 전압에 의해 기억하는 임계값 전압 가변형 트랜지스터를 갖고, 상기 집적 회로의 동작/기능 설정 정보에 따라 상기 동작/기능 설정 신호를 출력하는 동작/기능 설정 신호 제너레이터; 및

상기 임계값 전압 가변형 트랜지스터로부터의 동작/기능 설정 정보의 판독 시퀀스 동안, 상기 임계값 전압 가변형 트랜지스터의 소스 및 드레인 사이와, 게이트 및 기판 사이에 전위차를 부여하여 데이터를 판독하고, 상기 임계값 전압 가변형 트랜지스터로부터의 상기 동작/기능 설정 정보의 판독 시퀀스 이외의 동안에, 상기 임계값 전압 가변형 트랜지스터의 소스 및 드레인 사이의 전위차와, 게이트 및 기판 사이의 전위차를 각각, 상기 임계값 전압 가변형 트랜지스터로부터의동작/기능 설정 정보의 판독 시퀀스 동안보다도 낮게 하여, 상기 동작/기능 설정 신호 제너레이터를 제어하는 컨트롤러

를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제26항에 있어서, 상기 임계값 전압 가변형 트랜지스터로부터의 동작/기능 설정 정보의 판독 시퀀스 이외의 동안에, 상기 임계값 전압 가변형 트랜지스터의 게이트를 접지하는 것을 특징으로 하는 반도체 집적 회로 장치.