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DE112017006212T5 - Resistive Speicherzelle mit wahlfreiem Zugriff - Google Patents

Resistive Speicherzelle mit wahlfreiem Zugriff Download PDF

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DE112017006212T5
DE112017006212T5 DE112017006212.8T DE112017006212T DE112017006212T5 DE 112017006212 T5 DE112017006212 T5 DE 112017006212T5 DE 112017006212 T DE112017006212 T DE 112017006212T DE 112017006212 T5 DE112017006212 T5 DE 112017006212T5
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resistive random
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DE112017006212.8T
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Inventor
John L. McCollum
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Microsemi SoC Corp
Original Assignee
Microsemi SoC Corp
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Publication date
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Abstract

Eine resistive Speicherzelle mit wahlfreiem Zugriff schließt drei resistive Speichervorrichtungen mit wahlfreiem Zugriff (102, 104, 106) ein, wobei jede resistive Speichervorrichtung mit wahlfreiem Zugriff eine Ionenquellenschicht (156, 166, 186) und eine Festelektrolytschicht (154, 164, 188) aufweist. Die ersten und zweiten resistiven Speichervorrichtungen mit wahlfreiem Zugriff sind in Reihe geschaltet, derart, dass entweder beide Ionenquellenschichten oder beide Festelektrolytschichten benachbart zueinander sind. Die dritte resistive Speichervorrichtung mit wahlfreiem Zugriff ist in Reihe mit der ersten und zweiten resistiven Speichervorrichtung mit wahlfreiem Zugriff geschaltet.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich auf feldprogrammierbare Gate-Array (FPGA)-Technologie. Genauer gesagt, betrifft die vorliegende Erfindung programmierbare Elemente zur Verwendung in FPGA-Vorrichtungen, und insbesondere programmierbare Elemente, die aus resistiven Speichern mit wahlfreiem Zugriff (ReRAMs), die aus einzelnen ReRAM-Vorrichtungen gebildet sind, konfiguriert sind.
  • Integrierte FPGA-Schaltungen sind vielseitig, aber groß, daher kosten empfindlich und verbrauchen beträchtliche Mengen an Strom. Ein Hauptziel besteht darin, sie flächeneffizient zu machen.
  • ReRAMs werden zur Herstellung von Multiplexern in FPGA-Vorrichtungen vorgeschlagen. Eine ReRAM-Vorrichtung ist eine Zweipolvorrichtung mit einer Ionenquellenschicht und einer Festelektrolytschicht. Um eine ReRAM-Vorrichtung zu programmieren, bewirkt ein an den beiden Polen der Vorrichtung angelegtes Spannungspotential, dass Metallionen aus der Ionenquellenschicht in die Festelektrolytschicht wandern und einen leitenden Pfad über die gesamte Vorrichtung bilden. Die ReRAM-Vorrichtung wird gelöscht, indem ein Spannungspotential an den beiden Polen der Vorrichtung angelegt wird, das dem Potential, das zur Programmierung der Vorrichtung verwendet wurde, entgegengesetzt ist. Dies bewirkt, dass die Metallionen von der Festelektrolytschicht zurück in die Ionenquellschicht wandern, um den leitenden Pfad über die gesamte Vorrichtung zu eliminieren. Die meisten Vorschläge legen nahe, ein Paar ReRAM-Vorrichtungen in Back-to-Back-Orientierung (bei denen entweder die Ionenquellenschichten oder die Festelektrolytschichten der beiden ReRAM-Vorrichtungen miteinander verbunden sind) zu verwenden, so dass sich eine Vorrichtung immer im umgekehrten Vorspannungszustand befindet, um Störungen (unbeabsichtigte Programmierung der ReRAM-Speichervorrichtung in den eingeschalteten Zustand) während des logischen Schaltens zu vermeiden.
  • 1A ist ein schematisches Diagramm einer älteren ReRAM-Speicherzelle 10, die aus einem Paar von ReRAM-Vorrichtungen 12 und 14 gebildet wird, die in einer Back-to-Back-Konfiguration angeordnet sind. Der Pol jeder der ReRAM-Vorrichtungen 12 und 14 mit dem abgewinkelten Ende ist der Ionenquellenpol der Vorrichtung. Ein Programmiertransistor 16 ist mit seinem Drain an den gemeinsamen Knoten 18 der Ionenquellenenden der ReRAM-Vorrichtungen 12 und 14 gekoppelt. Die Source von Programmiertransistors 16 ist mit einer Y-Dekodierleitung 20 gekoppelt, und sein Gate ist mit einer X-Dekodierleitung 22 gekoppelt.
  • Während des normalen Schaltbetriebs ist ein erstes Ende 24 der Speicherzelle 10 mit einem ersten Schaltungsknoten der Schaltung verbunden, in der die Speicherzelle 10 verwendet wird, und ein zweites Ende 26 der Speicherzelle 10 ist mit einem zweiten Schaltungsknoten der Schaltung verbunden, in der die Speicherzelle 10 verwendet wird. Wenn die ReRAM-Vorrichtungen 12 und 14 gelöscht werden, bleibt der erste Knoten 24 nicht mit dem zweiten Knoten 26 verbunden, und wenn die ReRAM-Vorrichtungen 12 und 14 programmiert werden, wird der erste Knoten 24 über die Speicherzelle 10 mit dem zweiten Knoten 26 verbunden. Wie von der Fachwelt anerkannt, können der erste Knoten 24 und der zweite Knoten 26 beliebige Knoten in der integrierten Schaltung sein, die die ReRAM-Zelle 10 programmierbar miteinander verbindet. Nicht einschränkende Beispiele schließen Ein- und Ausgänge von getakteten oder statischen logischen Funktionsschaltungen oder Verbindungsleiter in einer Schaltungsroutingarchitektur einer integrierten Schaltung mit benutzerprogrammierbaren Verbindungen ein.
  • Zur Programmierung der Speicherzelle 10 werden die ReRAM-Vorrichtungen individuell programmiert. Ein erstes Programmierpotential wird auf die Y-Dekodierleitung 20 gelegt, ein zweites Programmierpotential auf die ersten und zweiten Enden 24 und 26 der ReRAM-Zelle 10, und der Programmiertransistor 16 wird durch Anlegen einer geeigneten Spannung an sein Gate aus der X-Dekodierleitung 20 eingeschaltet. Um die Speicherzelle 10 zu löschen, werden die ReRAM-Vorrichtungen einzeln gelöscht. Ein erstes Löschpotential wird auf die Y-Dekodierleitung 20 gelegt, ein zweites Löschpotential auf die ersten und zweiten Enden 24 und 26 der ReRAM-Zelle 10, und der Programmiertransistor 16 wird durch Anlegen einer geeigneten Spannung an sein Gate aus der X-Dekodierleitung 20 eingeschaltet. Die ReRAM-Zellen 12 und 14 können entweder gleichzeitig, wie vorstehend beschrieben, oder einzeln programmiert und gelöscht werden, indem die Spannungspotentiale gesteuert werden, die an die ersten und zweiten Enden 24 und 26 der ReRAM-Zelle 10 sowie an die X-Dekodierleitung 22 und die Y-Dekodierleitung 20 angelegt werden. Das Entwickeln von Schaltungen zum Liefern solcher Programm- und Löschspannungen bei geeigneten Spannungspegeln, Polaritäten und Timings für resistive Speichervorrichtungen mit wahlfreiem Zugriff, die aus bestimmten Materialien gebildet werden und spezifische Geometrien aufweisen, liegt weit unter dem Niveau der üblichen Fachkenntnisse in der Technik.
  • 1B ist ein Querschnittsdiagramm einer veranschaulichenden Ausführungsform einer Implementierung der Speicherzelle 10 aus 1A. Das Halbleitersubstrat oder die Wanne 30 schließt diffuse Bereiche 32 und 34 ein, die als Drain bzw. Source für Transistor 16 von 1 dienen. Die Source 34 ist mit der Y-Dekodierleitung 20 von 1 verbunden. Die Polysiliziumleitung 36 bildet das Gate von Transistor 16 von 1A und kann auch als X-Dekodierleitung 22 (dargestellt in 1) zur Programmierung der Speicherzelle 10 dienen.
  • Ein Kontakt 38 verbindet den Drain-Bereich 32 des Transistors 16 mit einem Segment 40 einer ersten metallischen Verbindungsleitung, über die die ReRAM-Vorrichtungen 12 und 14 von 1A gebildet werden. Ein Kontakt 42 verbindet das Segment 40 der ersten metallischen Verbindungsleitung mit der Festelektrolytschicht 44 der ReRAM-Vorrichtung 12 (in 1 B in gestrichelten Linien dargestellt). Die Ionenquelle 46 der ersten ReRAM-Vorrichtung 12 ist über den Kontakt 48 mit dem Segment 50 einer zweiten metallischen Verbindungsleitung verbunden. Ebenso verbindet ein Kontakt 52 das Segment 40 der ersten metallischen Verbindungsleitung mit der Festelektrolytschicht 54 der ReRAM-Vorrichtung 14 (in 1 B in gestrichelten Linien dargestellt). Die Ionenquelle 56 der ersten ReRAM-Einrichtung 14 ist durch den Kontakt 58 mit dem Segment 60 der zweiten metallischen Verbindungsleitung verbunden. Die Fachwelt versteht, dass aus Gründen der Bequemlichkeit die Bezeichnungen der ersten und zweiten metallischen Verbindungsleitungen verwendet werden.
  • In 2 ist eine typische Draufsicht von einem Stand-der-Technik-Paar von 4:1-Multiplexern 70 in ReRAM-Zellen, wie oben beschrieben, gezeigt. Die Segmente 72, 74, 76 und 78 einer zweiten metallischen Verbindungsleitung bilden Eingang 1, Eingang 2, Eingang 3 und Eingang 4 der Multiplexer. Die Segmente 80 und 82 der zweiten metallischen Verbindungsleitung bilden Ausgang 1 und Ausgang 2 der Multiplexer. Die Segmente 84, 86, 88 und 90 einer ersten metallischen Verbindungsleitung bilden das erste metallische Leitungssegment 40 für jede der in 1B abgebildeten ReRAM-Zellen, das zum Verbinden von Eingang 1, Eingang 2, Eingang 3 und Eingang 4 der Multiplexer mit Ausgang 1 des ersten Multiplexers verwendet wird, und die Segmente 92; 94, 96 und 98 der ersten metallischen Verbindungsleitung bilden das erste metallische Leitungssegment 40 für jede der in 1B dargestellten ReRAM-Zellen, das zum Verbinden von Eingang 1, Eingang 2, Eingang 3 und Eingang 4 der Multiplexer mit Ausgang 2 des zweiten Multiplexers verwendet wird.
  • Die kleinen Quadrate aus gestrichelten Linien stellen die ReRAM-Vorrichtungen 12 und 14 für jede in den Multiplexern 70 von 2 verwendete ReRAM-Zelle dar. Um einen Eingang mit einem Ausgang zu verbinden, müssen die beiden ReRAM-Vorrichtungen 12 und 14 im ausgewählten Multiplexer-Ein-/Ausgangspaar programmiert werden, um Verbindungen herzustellen. Für den ersten Multiplexer sind die ReRAM-Vorrichtungen 12-1-1-1 und 14-1-1-1 so programmiert, dass sie Eingang 1 mit Ausgang 1 verbinden; die ReRAM-Vorrichtungen 12-1-2 und 14-1-2 sind so programmiert, dass sie Eingang 2 mit Ausgang 1 verbinden; die ReRAM-Vorrichtungen 12-1-3 und 14-1-3 sind so programmiert, dass sie Eingang 3 mit Ausgang 1 verbinden; und ReRAM-Vorrichtungen 12-1-4 und 14-1-4 sind so programmiert, dass sie Eingang 4 mit Ausgang 1 verbinden. Für den zweiten Multiplexer sind die ReRAM-Vorrichtungen 12-2-1 und 14-2-1 so programmiert, dass sie Eingabe-1 mit Ausgabe-2 verbinden; die ReRAM-Vorrichtungen 12-2-2 und 14-2-2 sind so programmiert, dass sie Eingang 2 mit Ausgang 2 verbinden; die ReRAM-Vorrichtungen 12-2-3 und 14-2-3 sind so programmiert, dass sie Eingang 3 mit Ausgang 2 verbinden; und die ReRAM-Vorrichtungen 12-2-4 und 14-2-4 sind so programmiert, dass sie Eingang 4 mit Ausgang 2 verbinden. Die Bitleitungen 22a und 22b werden verwendet, um die Programmiertransistoren (nicht dargestellt) zum Programmieren der ReRAM-Zellen für den ersten bzw. zweiten Multiplexer einzuschalten.
  • Ein Hauptproblem bei der Verwendung von ReRAM-Speicherzellen, die aus Paaren von ReRAM-Vorrichtungen in Back-to-Back-Orientierung gebildet werden, ist der mögliche Ausfall einer Speicherzelle, da eine der ReRAM-Vorrichtungen entweder kurzgeschlossen wird oder ihre Fähigkeit verliert, nach der Programmierung ausgeschaltet zu werden. Wenn eine der Vorrichtungen im eingeschalteten Zustand feststeckt, erzeugt die Wahrscheinlichkeit, dass eine Störung letztendlich zu einer gelöschten ReRAM-Speicherzelle führt, in der beide ReRAM-Vorrichtungen in ihren gelöschten Zustand geschaltet werden sollen, zu scheitern, indem die arbeitende gelöschte ReRAM-Vorrichtung während des normalen Gebrauchs der FPGA-Vorrichtung in ihren programmierten Zustand versetzt wird, ein erhebliches Dauerproblem für integrierte Schaltungen, die diese Speicherzellen beinhalten, insbesondere in Schaltungen wie Multiplexern und Lookup-Tabellen (LUTs), in denen unvorhersehbare Logikpegelspannungen an einem Ende von ReRAM-Zellen auftreten, die in nicht ausgewählten Schaltungspfaden angeordnet sind.
  • In der in 2 dargestellten beispielhaften Stand-der-Technik-Multiplexerschaltung geht man davon aus, dass Eingang 1 programmierbar mit Ausgang 1 verbunden ist, indem man die ReRAM-Speicherzelle programmiert, die aus den ReRAM-Vorrichtungen 14-1-1 und 12-1-1 gebildet wird, und dass Eingang 1 weiterhin ein Erdpotenzial trägt, das einem logischen Zustand 0 zugeordnet ist. Wenn man ferner davon ausgeht, dass Eingang 2 mit einem Schaltkreisknoten verbunden ist, der ein Vdd-Potenzial trägt, das einen Zustand der Logik 1 darstellt, entsteht ein potenzielles Störungsproblem, wenn entweder die ReRAM-Vorrichtung 14-1-2 oder 12-1-2 kurzschließt oder nicht löscht, weil dann das gesamte Logikpotenzial von Vdd über der gelöschten der ReRAM-Vorrichtungen 14-1-2 oder 12-1-2 besteht.
  • KURZDARSTELLUNG
  • Gemäß der vorliegenden Erfindung wird eine dritte ReRAM-Vorrichtung in Reihe mit zwei Back-to-Back-ReRAM-Vorrichtungen geschaltet. Diese dritte Vorrichtung wird zu einem redundanten Element, falls eine der drei Vorrichtungen es nicht schafft, zu löschen (offen geschaltet zu werden). Die verbleibenden beiden funktionsfähigen ReRAM-Vorrichtungen sind noch in der Lage, die Funktion zu übernehmen. Die Ausrichtung der dritten Vorrichtung ist nicht wichtig, da die Logikspannung so niedrig ist (~ 0,8 V), dass die Aufteilung auf zwei beliebige ReRAM-Vorrichtungen die Spannung auf jede der Vorrichtungen auf 0,4 V reduziert, ein Wert, unterhalb dessen die Spannung die Integrität der programmierten Vorrichtung gefährdet.
  • Gemäß einem Aspekt der vorliegenden Erfindung schließt eine resistive Direktzugriffsspeicherzelle drei resistive Speichervorrichtungen mit wahlfreiem Zugriff ein, wobei jede resistive Speichervorrichtung mit wahlfreiem Zugriff eine Ionenquellenschicht und eine Festelektrolytschicht aufweist. Die ersten und zweiten resistiven Speichervorrichtungen mit wahlfreiem Zugriff sind in Reihe geschaltet, derart, dass entweder beide Ionenquellenschichten oder beide Festelektrolytschichten benachbart zueinander sind. Eine dritte resistive Speichervorrichtung mit wahlfreiem Zugriff ist in Reihe mit der ersten und zweiten resistiven Speichervorrichtung mit wahlfreiem Zugriff verbunden. Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist die ReRAM-Zelle der vorliegenden Erfindung zwischen einem ersten Schaltungsknoten und einem zweiten Schaltungsknoten verbunden und kann verwendet werden, um den ersten Schaltungsknoten programmierbar mit dem zweiten Schaltungsknoten zu verbinden.
  • Nach anderen Aspekten der vorliegenden Erfindung werden Verfahren zur Bildung einer integrierten Schaltung einschließlich der resistiven Speichervorrichtungen mit wahlfreiem Zugriff der vorliegenden Erfindung offenbart.
  • Die Verwendung einer ReRAM-Zelle, die aus drei in Reihe geschalteten ReRAM-Vorrichtungen gebildet ist, zur Konfiguration programmierbarer Schaltungen ist ein wesentlicher Vorteil der vorliegenden Erfindung, da sie eine gute Lösung für das Dauerproblem darstellt, das durch das Störphänomen hervorgerufen wird, für das ReRAM-Speicherzellen, die aus einem Paar von Back-to-Back-ReRAM-Vorrichtungen konfiguriert sind, anfällig sind, und stellt immer noch eine wesentliche Verbesserung der Dichte gegenüber früheren Lösungen dar die andere programmierbare Vorrichtungstechnologien einsetzen.
  • Figurenliste
  • Die Erfindung wird im Folgenden unter Bezugnahme auf Ausführungsformen und die Zeichnung ausführlicher erläutert, bei denen:
    • 1A ist ein schematisches Diagramm einer Stand-der-Technik-ReRAM-Speicherzelle, die aus einem Paar von ReRAM-Vorrichtungen gebildet wird, die in einer Back-to-Back-Konfiguration angeordnet sind;
    • 1B ist ein Querschnittsdiagramm einer veranschaulichenden Ausführungsform einer Implementierung der Speicherzelle von 1A;
    • 2 ist eine typische Draufsicht eines Stand-der-Technik-Paares von 4:1-Multiplexern unter Verwendung von Stand-der-Technik-ReRAM-Zellen;
    • 3A ist ein schematisches Diagramm einer veranschaulichenden ReRAM-Speicherzelle gemäß einem Aspekt der vorliegenden Erfindung;
    • 3B ist ein Querschnittsdiagramm einer veranschaulichenden Ausführungsform einer Implementierung der Speicherzelle von 1A;
    • 4 ist ein schematisches Diagramm, das ein beispielhaftes Schema für die Programmierung der ReRAM-Vorrichtungen in einem Multiplexer veranschaulicht, der aus ReRAM-Speicherzellen gemäß der vorliegenden Erfindung konfiguriert ist;
    • 5 ist eine Draufsicht auf ein veranschaulichendes Layout eines Multiplexers gemäß einem Aspekt der vorliegenden Erfindung; und
    • 6 ist ein schematisches Diagramm mit einer veranschaulichenden 4-Eingang-LUT, die mit den ReRAM-Zellen gemäß der vorliegenden Erfindung implementiert werden kann.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Fachleute werden erkennen, dass die folgende Beschreibung der vorliegenden Erfindung nur der Veranschaulichung dient und in keinerlei Weise einschränkend zu verstehen ist. Andere Ausführungsformen der Erfindung werden für diese Fachleute offensichtlich sein.
  • Unter Bezugnahme auf 3A und 3B schließt die ReRAM-Zelle 100 die ReRAM-Vorrichtungen 102 und 104 ein, die in Reihe geschaltet und in einer Back-to-Back-Konfiguration mit ihren Enden der Ionenquellen miteinander verbunden sind. Eine dritte ReRAM-Vorrichtung 106 ist in Reihe mit der Kombination der ReRAM-Vorrichtungen 102 und 104 geschaltet. Die in 3A dargestellte besondere Ausführungsform weist das Festelektrolytende der ReRAM-Vorrichtung 102 in Kontakt mit dem Festelektrolytende der ReRAM-Vorrichtung 104 auf, und die Ionenquelle der ReRAM-Vorrichtung 104 ist mit dem Ionenquellenende der dritten ReRAM-Vorrichtung 106 verbunden, aber die Ausrichtung der dritten ReRAM-Vorrichtung 106 ist nicht wichtig, da die Logikspannung, mit der die Schaltung bei normalem Gebrauch arbeitet, so niedrig ist (~ 0,8 V) dass im Falle eines Ausfalls einer der ReRAM-Vorrichtungen die Aufteilung der Logikspannung auf zwei der verbleibenden funktionalen ReRAM-Vorrichtungen 102, 104 und 106 die Spannungsbeanspruchung auf 0,4 V über eine der Vorrichtungen reduziert.
  • Die Reihenschaltung der ReRAM-Vorrichtungen 102, 104 und 106 ist mit einem Leiter 108 verbunden. Der Leiter 108 kann jeder beliebige Schaltungsknoten in einer integrierten Schaltung sein, der programmierbar mit einem anderen Schaltungsknoten in der integrierten Schaltung verbunden werden kann. In dem nicht einschränkenden Beispiel von 3A ist gezeigt, dass der Leiter 108 dem Eingang eines Puffers zugeordnet ist, der einer anderen Vorrichtung auf der integrierten Schaltung zugeordnet ist, wie beispielsweise einem Multiplexer oder einer anderen Schaltung, aber Fachleute erkennen, dass der Leiter 108 jeder Leiter in der integrierten Schaltung sein kann, zu dem eine programmierbare Verbindung unter Verwendung der ReRAM-Zelle der vorliegenden Erfindung hergestellt werden soll. Nicht einschränkende Beispiele sind Ein- und Ausgänge von programmierbaren oder fest verdrahteten getakteten oder statischen logischen Funktionsschaltungen, Ein- und Ausgänge von fest verdrahteten dedizierten Funktionsschaltungen in der integrierten Schaltung oder Verbindungsleiter in einer Schaltungsroutingarchitektur einer integrierten Schaltung, die benutzerprogrammierbare Verbindungen zwischen programmierbaren oder fest verdrahteten Schaltungen in der integrierten Schaltung verwendet.
  • Ein erster Programmiertransistor 110 ist mit seinem Drain mit dem Leiter 112 verbunden, der einen beliebigen Leiter darstellt, wie beispielsweise eine programmierbare Routingressource oder der Ausgangsknoten eines Schaltungselements im FPGA oder eine andere integrierte Schaltung, die mit dem durch den Leiter 108 dargestellten Schaltungsknoten unter Verwendung der ReRAM-Zelle 100 verbunden wird. Das Ende der Ionenquelle der ReRAM-Vorrichtung 102 ist mit dem Leiter 112 verbunden. Die Source des ersten Programmiertransistors 110 ist mit einem Programmierspannungsknoten 114 verbunden, und sein Gate ist mit einer Wortleitung 116 verbunden.
  • Ein zweiter Programmiertransistor 118 ist mit seinem Drain mit den gemeinsamen festen Elektrolytenden der ReRAM-Vorrichtungen 102 und 104 verbunden, seine Source ist mit einer Programmierspannung am Bitleitungsknoten 120 verbunden, und sein Gate ist mit einer Wortleitung 122 verbunden. Ein dritter Programmiertransistor 124 ist mit seinem Drain mit dem Ionenquellenende der ReRAM-Vorrichtung 104 und dem Ionenquellenende der ReRAM-Vorrichtung 106 verbunden, seine Source ist mit einem Programmierspannungs-Bitleitungsknoten 126 und sein Gate mit einer Wortleitung 128 verbunden. Ein vierter Programmiertransistor 130 ist mit seinem Drain an die gemeinsame Verbindung zwischen dem Festelektrolytende der ReRAM-Vorrichtung 106 und dem Gate des Eingangspuffers 108 angeschlossen, seine Source ist mit einer Programmierspannung am Bitleitungsknoten 132 verbunden und sein Gate ist mit einer Wortleitung 134 verbunden. Die Wortleitungen 122, 128 und 134 können gemeinsam miteinander verbunden und beispielsweise aus einem einzigen Streifen aus Polysilizium-Gate-Material konfiguriert werden.
  • Unter nunmehriger Bezugnahme auf 3B zeigt ein Querschnittsdiagramm ein Ausführungsbeispiel einer Implementierung der Speicherzelle 100 von 2A. Das Halbleite.rsubstrat oder die Wanne 140 schließt diffuse Bereiche 142 und 144 ein, die als Source bzw. Drain des zweiten Programmiertransistors 118 von 3A dienen (in 3B innerhalb gestrichelter Linien 118 dargestellt). Die Polysiliziumleitung 146 bildet das Gate des Transistors 118 von 3A und kann auch als gemeinsame Bitleitung, wie vorstehend erwähnt, zur Programmierung der Speicherzelle 100 dienen. Die Quelle 142 ist mit der Bitleitung 120 von 3A verbunden.
  • Ein Kontakt 148 verbindet den Drain-Bereich 144 des Transistors 118 mit einem Segment 150 einer ersten metallischen Verbindungsleitung, über die die ReRAM-Vorrichtungen 102 und 104 von 3A gebildet werden. Ein Kontakt 152 verbindet das Segment 150 der ersten metallischen Verbindungsleitung mit der Festelektrolytschicht 154 der ReRAM-Vorrichtung 102 (innerhalb der gestrichelten Linien 102 von 3B dargestellt). Die Ionenquellenschicht 156 der ersten ReRAM-Vorrichtung 102 ist durch Kontakt 158 mit Segment 160 einer zweiten metallischen Verbindungsleitung verbunden. Ebenso verbindet ein Kontakt 162 das Segment 150 der ersten metallischen Verbindungsleitung mit der Festelektrolytschicht 164 der zweiten ReRAM-Vorrichtung 104. Die Ionenquellenschicht 166 der zweiten ReRAM-Vorrichtung 104 ist durch Kontakt 168 mit Segment 170 der zweiten metallischen Verbindungsleitung verbunden. Die Fachwelt erkennt, dass aus praktischen Gründen die Bezeichnungen der ersten und zweiten metallischen Verbindungsleitungen verwendet werden.
  • Die diffusen Bereiche 172 und 174 dienen als Source bzw. Drain des Transistors 124 von 3A (in 3B innerhalb der gestrichelten Linien 124 dargestellt). Die Polysiliziumleitung 176 bildet das Gate des Transistors 124 von 3A und kann, wie vorstehend erwähnt, auch als gemeinsame Bitleitung zur Programmierung der Speicherzelle 100 dienen. Die Source 172 des dritten Programmiertransistors 124 ist mit der Bitleitung 126 von 3A verbunden.
  • Der Drain 174 des dritten Programmiertransistors 124 ist durch den Kontakt 178 mit dem Segment 180 der ersten metallischen Verbindungsleitung verbunden. Der Kontakt 182 verbindet das Segment 180 der ersten metallischen Verbindungsleitung mit dem Segment 170 der zweiten metallischen Verbindungsleitung. Der Kontakt 184 verbindet das Segment 170 der zweiten metallischen Verbindungsleitung mit der Ionenquellenschicht 186 der dritten ReRAM-Vorrichtung 106. Die Festelektrolytschicht 188 der ReRAM-Vorrichtung 106 ist durch Kontakt 190 mit dem Segment 192 der ersten metallischen Verbindungsschicht verbunden. Der Kontakt 194 verbindet das Segment 192 der ersten metallischen Verbindungsschicht mit dem diffusen Bereich 196, der als Drain des vierten Programmierungstransistors 130 dient. Die Source 198 des vierten Programmiertransistors 130 ist mit der Bitleitung 132 von 3A verbunden. Die Polysiliziumleitung 200 bildet das Gate von Transistor 130 von 3A und kann, wie vorstehend erwähnt, auch als gemeinsame Bitleitung 134 zur Programmierung der Speicherzelle 100 dienen.
  • In der in 3B dargestellten bestimmten Ausführungsform ist das Segment 192 der ersten metallischen Verbindungsschicht (die den Leiter 108 in 3A darstellt) durch den Kontakt 202 mit dem Gate 204 verbunden, das einer Vorrichtung wie einem Puffer zugeordnet ist, wie im nicht einschränkenden Beispiel von 3A gezeigt.
  • Der erste Programmiertransistor 110 von 3A ist im Querschnittsdiagramm von 3B nicht dargestellt, aber die Fachwelt weiß, dass das Segment 160 der zweiten metallischen Verbindungsschicht als Leiter 112 in 3A dienen kann, das den Ausgangsknoten eines Schaltungselements im FPGA darstellt, das unter Verwendung der ReRAM-Zelle 100 mit einem anderen Schaltungsknoten verbunden ist.
  • Verfahren zur Herstellung der ReRAM-Zellen der vorliegenden Erfindung sind für Entwickler integrierter Schaltungen aus einer Untersuchung von 3B unschwer ersichtlich. Grundsätzlich beinhaltet ein Verfahren zum Bilden einer programmierbaren Verbindung in einer integrierten Schaltung das Bilden einer ersten metallischen Verbindungsschicht mit mindestens einem ersten und einem zweiten Segment, die elektrisch voneinander isoliert sind, und das Bilden einer ersten und zweiten resistiven Speichervorrichtung mit wahlfreiem Zugriff über und in elektrischem Kontakt mit dem ersten Segment der ersten metallischen Verbindungsschicht, wobei jede der ersten und zweiten resistiven Speichervorrichtungen mit wahlfreiem Zugriff eine Ionenquellenschicht und einer Festelektrolytschicht aufweist, so dass beide Ionenquellenschichten an das erste Segment der ersten Metallverbindungsschicht angrenzen und eine dritte resistive Speichervorrichtung mit wahlfreiem Zugriff mit einer Ionenquellenschicht und einer Festelektrolytschicht über und in elektrischem Kontakt mit dem zweiten Segment der ersten Metallverbindungsschicht bilden, sodass die Ionenquellenschicht an das zweite Segment der ersten Metallverbindungsschicht angrenzt, Bilden einer zweiten metallischen Verbindungsschicht über den ersten und zweiten resistiven Speichervorrichtungen mit wahlfreiem Zugriff, wobei die zweite metallische Verbindungsschicht mindestens ein erstes und ein zweites Segment aufweist, die elektrisch voneinander isoliert sind, wobei das erste Segment der zweiten metallischen Verbindungsschicht in elektrischem Kontakt mit der ersten resistiven Speichervorrichtung mit wahlfreiem Zugriff steht, so dass die Festelektrolytschicht der ersten resistiven Speichervorrichtung mit wahlfreiem Zugriff dem ersten Segment der zweiten metallischen Verbindungsschicht benachbart ist, das zweite Segment der zweiten metallischen Verbindungsschicht in elektrischem Kontakt mit der zweiten und dritten resistiven Speichervorrichtung mit wahlfreiem Zugriff ist, so dass die Festelektrolytschichten der zweiten und dritten resistiven Speichervorrichtungen mit wahlfreiem Zugriff an das zweite Segment der zweiten metallischen Verbindungsschicht angrenzen. In alternativen Ausführungsformen können die Positionen der Ionenquellen- und Festelektrolytschichten der einzelnen ReRAM-Vorrichtungen, wie hierin gelehrt, umgekehrt werden.
  • Zunächst befinden sich alle ReRAM-Vorrichtungen 102, 104 und 106 in der ReRAM-Speicherzelle 100 in einem gelöschten (d. h. nichtleitenden) Zustand. Die ReRAM-Vorrichtungen 104 und 106 werden vorzugsweise zuerst programmiert. Die Programmierung der ReRAM-Vorrichtung 104 erfolgt durch Anlegen eines Programmierpotentials (z. B. ca. 4 V) zwischen den Bitleitungen 120 und 126 und Einschalten der zweiten und dritten Programmiertransistoren 118 und 124 durch Anlegen entsprechender Spannungen an die Wortleitungen 122 und 128. Ebenso wird die ReRAM-Vorrichtung 106 programmiert, indem ein Programmierpotential (z. B. ca. 4 V) zwischen den Bitleitungen 126 und 132 angelegt wird und die dritten und vierten Programmiertransistoren 124 und 130 durch Anlegen entsprechender Spannungen an die Wortleitungen 128 und 134 eingeschaltet werden. Die ReRAM-Vorrichtung 102 kann programmiert werden, indem ein Programmierpotential zwischen den Bitleitungen 114 und 120 angelegt und an die ReRAM-Vorrichtung 102 angelegt wird, indem die ersten und zweiten Programmiertransistoren 110 und 118 eingeschaltet werden, indem geeignete Spannungen an die Wortleitungen 116 und 122 angelegt werden. Das Löschen der ReRAM-Vorrichtungen 102, 104 und 106 erfolgt auf die gleiche Weise wie das Programmieren dieser Vorrichtungen, mit der Ausnahme, dass die Polaritäten der Programmierpotentiale umgekehrt werden. Das Entwickeln von Schaltungen zum Liefern solcher Programm- und Löschspannungen bei geeigneten Spannungspegeln, Polaritäten und Timings für resistive Speichervorrichtungen mit wahlfreiem Zugriff, die aus bestimmten Materialien gebildet werden und spezifische Geometrien aufweisen, liegt weit unter dem Niveau der üblichen Fachkenntnisse in der Technik.
  • Unter Bezugnahme auf 4 veranschaulicht ein Schaltplan eine Schaltung 220, die ein Beispielschema für die Programmierung der ReRAM-Vorrichtungen in einem Multiplexer darstellt, der aus ReRAM-Speicherzellen gemäß der vorliegenden Erfindung konfiguriert ist. Der Durchschnittsfachmann wird erkennen, dass andere Schemata möglich sind.
  • Die Schaltung 220 schließt einen 4:1-Multiplexer mit den Eingängen In 1 (angezeigt mit der Bezugszeichen 222), In 2 (angezeigt bei Bezugszeichen 224), In 3 (angezeigt bei Bezugszeichen 226) und In 4 (angezeigt bei Bezugszeichen 228) ein. Die Ausgabe des Multiplexers wird mit dem Bezugszeichen 230 am Ausgang des Puffers 232 angezeigt.
  • In 1 bei Bezugszeichen 222 ist mit dem Eingang des Ausgangspuffers 232 durch Programmieren der ReRAM-Speicherzelle verbindbar, die in den gestrichelten Zeilen 234 angezeigt wird und ReRAM-Vorrichtungen 236, 238 und 240 einschließt. In 2 bei Bezugszeichen 224 ist an den Eingang des Ausgangspuffers 232 anschließbar, indem die innerhalb der gestrichelten Zeilen 242 angezeigte ReRAM-Speicherzelle programmiert wird, einschließlich der ReRAM-Vorrichtungen 244, 246 und 248. In 3 bei Bezugszeichen 226 ist an den Eingang des Ausgangspuffers 232 anschließbar, indem die innerhalb der gestrichelten Zeilen 250 angezeigte ReRAM-Speicherzelle programmiert wird, einschließlich der ReRAM-Vorrichtungen 252, 254 und 256. In 4 bei Bezugszeichen 228 ist an den Eingang des Ausgangspuffers 232 anschließbar, indem die innerhalb der gestrichelten Zeilen 260 angezeigte ReRAM-Speicherzelle programmiert wird, einschließlich der ReRAM-Vorrichtungen 262, 264 und 266. In jedem Fall entsprechen die drei ReRAM-Vorrichtungen den in 3A dargestellten ReRAM-Vorrichtungen 102, 104 bzw. 106. Ebenso entsprechen die Transistoren (z. B. 268, 270 und 272) den in 3A dargestellten zweiten, dritten und vierten Programmiertransistoren, mit der Maßgabe, dass Transistor 272 der vierte Programmiertransistor von 3A ist, den die vier ReRAM-Speicherzellen 234, 242, 250 und 260 in 4 untereinander gemeinsam nutzen. Die Transistoren 296, 298, 300 und 302 entsprechen dem in 3A dargestellten ersten Programmiertransistor 110, und zwar einer für jeden der Multiplexereingänge 222, 224, 226 und 228, wie in 4 dargestellt.
  • In der in 4 dargestellten Ausführungsform wird die Wortleitung 286 von den Transistoren 268 und 270, die Wortleitung 288 von den Transistoren 274 und 276, die Wortleitung 290 von den Transistoren 278 und 280 und die Wortleitung 292 von den Transistoren 282 und 284 gemeinsam genutzt. Wie bereits erwähnt, ist dies nicht erforderlich, vereinfacht aber das Layout der Metallleitung der integrierten Schaltung erheblich. Die Wortleitungen 304, 306, 308 und 310 für die ersten Programmiertransistoren 296, 298, 300 und 302 sind jeweils separat dargestellt, ebenso wie die MuxIn-Bitleitung 312 an der Source des gemeinsamen vierten Programmiertransistors 272. Aus den Erläuterungen zu den 3A und 3B kann der Programmier- und Löschvorgang für die ReRAM-Speicherzellen der in 4 dargestellten Schaltungskonfiguration von gewöhnlichen Fachleuten unschwer verstanden werden.
  • Unter Bezugnahme auf 5 ist eine Draufsicht auf ein veranschaulichendes Layout eines Multiplexers gemäß einem Aspekt der vorliegenden Erfindung gezeigt. Um ein Verständnis des in 5 dargestellten Layouts zu vermitteln, wurden in 5 Bezugszeichen aus der Querschnittsansicht von 4 aufgenommen, um den Weg vom ersten Eingang des Multiplexers am Segment 160 der zweiten Metallschicht zum Polysiliziumgatter 200 des vierten Programmierungstransistors für die ReRAM-Zelle des ersten Eingangs des Multiplexers darzustellen. Der Durchschnittsfachmann erkennt, dass alle Merkmale in der Draufsicht von 5 nicht unbedingt seitlich mit den entsprechenden Merkmalen der Querschnittsansicht von 4 ausgerichtet sind.
  • Der Weg führt vom Segment 160 der zweiten metallischen Verbindungsschicht durch die ReRAM-Vorrichtung 102 (Kontakte 152 und 158 nicht dargestellt) zum Segment 150 der ersten metallischen Verbindungsschicht. Von dort aus geht der Weg zum Segment 170 der zweiten metallischen Verbindungsschicht durch die ReRAM-Vorrichtung 104 (Kontakte 162 und 168 nicht dargestellt). Das Segment 150 der ersten metallischen Verbindungsschicht ist dargestellt, das mit der Drain-Diffusion 144 des zweiten Programmiertransistors 118 über den Kontakt 148 verbunden ist. Die ReRAM-Vorrichtung 106 ist zwischen dem Segment 170 der zweiten metallischen Verbindungsschicht und dem Segment 192 der ersten metallischen Verbindungsschicht angeordnet (Kontakte 186 und 190 nicht dargestellt). Der Kontakt 194 verbindet das Segment 192 der ersten metallischen Verbindungsschicht mit der Drain-Diffusion 196 des vierten Programmiertransistors 130. Die Polysiliziumleitung 200 bildet das Gate des vierten Programmiertransistors 130. Die Source-Diffusion 198 des vierten Programmiertransistors ist durch einen Kontakt mit einer MuxIn-Bitleitung 312 (dargestellt in 4) verbunden, die aus einem Segment des zweiten metallischen Verbindungsleiters gebildet ist.
  • Unter nunmehriger Bezugnahme auf 6 zeigt ein schematisches Diagramm eine veranschaulichende 4-Eingangs-LUT 320, die mit den ReRAM-Zellen gemäß der vorliegenden Erfindung implementiert werden kann. Die LUT 320 hat den Eingang A (identifiziert durch das Bezugszeichen 322), den Eingang B (identifiziert durch das Bezugszeichen 324), den Eingang C (identifiziert mit dem Bezugszeichen 326) und den Eingang D (identifiziert durch das Bezugszeichen 328). Ergänzungen der Eingänge A, B, C und D werden jeweils von den Wechselrichtern 330, 332, 334 und 336 erzeugt.
  • Die LUT 320 wird aus Sätzen von vier CMOS-Durchlassgates gebildet, deren erster Satz innerhalb der gestrichelten Linien 338 dargestellt ist. Jedes Durchlassgate in jedem Satz besteht aus einem Paar von n-Kanal- und p-Kanal-Transistoren, wie durch den n-Kanal-Transistor 340 und den parallel geschalteten p-Kanal-Transistor 342 dargestellt. Jeder Satz von vier Durchlassgates kann zwischen einer Eingangsleitung und dem Ausgang der LUT gekoppelt werden, abhängig von den Zuständen der vier Eingänge A, B, C und D.
  • Die Gates des n-Kanals und der p-Kanal-Transistoren in den Durchlassgates jedes Satzes sind eindeutig mit den Eingängen A, B, C und D und deren Komplementen verbunden, um eine eins-von-sechzehn Zustandsanordnung zu dekodieren. Diejenigen aus den Sätzen von CMOS-Durchlassgates, die die Eingänge (0000), (0001), (1110) und (1111) decodieren, sind gezeigt. Wenn somit die Zustände der Eingänge A, B, C und D alle 0 sind, werden alle vier Durchlassgates in nur dem ersten Satz 342 der Durchlassgates eingeschaltet, wodurch die Eingangsleitung 344 mit der Ausgangsleitung 346 verbunden wird. Die Eingangsleitung 344 ist entweder mit Vdd auf Leitung 348 oder GND auf Leitung 350 unter Verwendung einer ReRAM-Speicherzelle 352 bzw. 354 programmierbar verbunden. Aus der obigen Erläuterung ist die Bedienung der anderen Durchlassgate-Sätze (einschließlich derjenigen, die nicht in 6 dargestellt sind) für jeden gewöhnlichen Fachmann intuitiv ersichtlich, z. B. wird durch Programmieren einer des Paares von ReRAM-Zellen 358 und 360, einer des Paares von ReRAM-Zellen 364 und 366 und einer des Paares von ReRAM-Zellen 370 und 372 entweder Vdd oder Masse von den Eingangsleitungen 356, 362 und 368 zur Ausgangsleitung 346 geleitet, wenn das durch die Eingänge A, B, C und D adressierte Durchlassgate entsprechend aktiviert ist. Aus einer Untersuchung von 6 erkennen Fachleute, dass bei der nicht programmierten ReRAM-Zelle 352 oder 354 die volle Vdd -Spannung über ihr liegt. Aufgrund dieser Bedingung ist die Verwendung der hierin offenbarten ReRAM-Speicherzellen vorteilhaft, da selbst dann, wenn eine der drei ReRAM-Speichervorrichtungen in der Speicherzelle in ihrem programmierten Zustand stecken bleibt, die Spannung der Betriebsspannung VDD über die anderen zwei ReRAM-Speichervorrichtungen verteilt wird. Dies reduziert die Störspannung an jeder ReRAM-Vorrichtung, wodurch die Ausfallrate der ReRAM-Speicherzellen reduziert wird.
  • Wenngleich die Ausführungsformen und Anwendungen dieser Erfindung dargestellt und beschrieben wurden, wäre für den Fachmann ersichtlich, dass zahlreiche weitere Modifikationen als die oben angegebenen möglich sind, ohne von den erfindungsgemäßen Konzepten abzuweichen. Die Erfindung ist daher außer hinsichtlich des Grundgedankens der beigefügten Ansprüche als nicht eingeschränkt anzusehen.

Claims (19)

  1. Resistive Speicherzelle mit wahlfreiem Zugriff umfassend: eine erste resistive Speichervorrichtung mit wahlfreiem Zugriff mit einer Ionenquellenschicht und einer Festelektrolytschicht; eine zweite resistive Speichervorrichtung mit wahlfreiem Zugriff mit einer Ionenquellenschicht und einer Festelektrolytschicht, die in Reihe mit der ersten resistiven Speichervorrichtung mit wahlfreiem Zugriff verbunden ist, sodass entweder beide Ionenquellenschichten oder beide Festelektrolytschichten benachbart zueinander sind; und und eine dritte resistive Speichervorrichtung mit wahlfreiem Zugriff mit einer Ionenquellenschicht und einer Festelektrolytschicht, die mit den ersten und zweiten resistiven Speichervorrichtung mit wahlfreiem Zugriff in Reihe geschaltet sind.
  2. ReRAM-Speicherzelle nach Anspruch 1, wobei die zweite resistive Speichervorrichtung mit wahlfreiem Zugriff in Reihe mit der ersten resistiven Speichervorrichtung mit wahlfreiem Zugriff derart geschaltet ist, dass beide Ionenquellenschichten benachbart zueinander sind.
  3. ReRAM-Speicherzelle nach Anspruch 1, wobei die zweite resistive Speichervorrichtung mit wahlfreiem Zugriff mit der ersten resistiven Speichervorrichtung mit wahlfreiem Zugriff derart in Reihe geschaltet ist, dass beide Festelektrolytschichten benachbart zueinander sind.
  4. ReRAM-Speicherzelle nach Anspruch 1, wobei die erste, zweite und dritte ReRAM-Speichervorrichtung alle zwischen Segmenten desselben Paars benachbarter metallischer Verbindungsschichten gebildet sind.
  5. Programmierbare Schaltungskonfiguration in einer integrierten Schaltung, umfassend: einen ersten Schaltungsknoten; einem zweiten Schaltungsknoten; und. eine resistive Speicherzelle mit wahlfreiem Zugriff, die zwischen dem ersten Schaltungsknoten und dem zweiten Schaltungsknoten geschaltet ist, wobei die resistive Speicherzelle mit wahlfreiem Zugriff Folgendes beinhaltet: eine erste resistive Speichervorrichtung mit wahlfreiem Zugriff mit einer Ionenquellenschicht und einer Festelektrolytschicht; eine zweite resistive Speichervorrichtung mit wahlfreiem Zugriff mit einer Ionenquellenschicht und einer Festelektrolytschicht, die in Reihe mit der ersten resistiven Speichervorrichtung mit wahlfreiem Zugriff verbunden ist, so dass entweder beide Ionenquellenschichten oder beide Festelektrolytschichten benachbart zueinander sind; und und eine dritte resistive Speichervorrichtung mit wahlfreiem Zugriff mit einer Ionenquellenschicht und einer Festelektrolytschicht, die mit den ersten und zweiten resistiven Speichervorrichtung mit wahlfreiem Zugriff in Reihe geschaltet sind.
  6. Programmierbare Schaltungskonfiguration nach Anspruch 5, wobei die zweite resistive Speichervorrichtung mit wahlfreiem Zugriff mit der ersten resistiven Speichervorrichtung mit wahlfreiem Zugriff in Reihe geschaltet ist, so dass beide Ionenquellenschichten benachbart zueinander sind.
  7. Programmierbare Schaltungskonfiguration nach Anspruch 5, wobei die zweite resistive Speichervorrichtung mit wahlfreiem Zugriff mit der ersten resistiven Speichervorrichtung mit wahlfreiem Zugriff derart in Reihe geschaltet ist, dass beide Festelektrolytschichten benachbart zueinander sind.
  8. Programmierbare Schaltungskonfiguration nach Anspruch 5, wobei die erste, zweite und dritte ReRAM-Speichervorrichtung alle zwischen Segmenten des gleichen Paares benachbarter metallischer Verbindungsschichten gebildet sind.
  9. Programmierbare Schaltungskonfiguration nach Anspruch 5, wobei der erste Schaltungsknoten ein Verbindungsleiter in einer programmierbaren integrierten Schaltung ist.
  10. Programmierbare Schaltungskonfiguration nach Anspruch 9, wobei der zweite Schaltungsknoten ein Verbindungsleiter in einer programmierbaren integrierten Schaltung ist.
  11. Schaltung nach Anspruch 5, wobei: der erste Schaltungsknoten ein Eingangsknoten eines Multiplexers ist; und der zweite Schaltungsknoten ist ein Ausgang des Multiplexers ist.
  12. Schaltung nach Anspruch 5, wobei: der erste Schaltungsknoten ein Schaltungsknoten ist, der eine konstante Spannung trägt, die einen Logikpegel darstellt; und der zweite Schaltungsknoten ein adressierbarer Knoten einer Lookup-Tabelle ist.
  13. Schaltung nach Anspruch 5, wobei: der erste Schaltungsknoten ein Ausgangsknoten einer Funktionsschaltung in der integrierten Schaltung ist; und der zweite Schaltungsknoten ein Verbindungsleiter in der integrierten Schaltung ist.
  14. Verfahren zum Bilden einer programmierbaren Verbindung in einer integrierten Schaltung, umfassend: Bilden einer ersten metallischen Verbindungsschicht mit zumindest einem ersten und einem zweiten Segment, die elektrisch voneinander isoliert sind; Bilden einer ersten und zweiten resistiven Speichervorrichtung mit wahlfreiem Zugriff über und in elektrischem Kontakt mit dem ersten Segment der ersten metallischen Verbindungsschicht, wobei jede der ersten und zweiten resistiven Speichervorrichtungen mit wahlfreiem Zugriff eine Ionenquellenschicht und eine Festelektrolytschicht aufweist, derart dass beide Festelektrolytschichten zu dem ersten Segment der ersten metallischen Verbindungsschicht benachbart sind; Bilden einer dritten resistiven Speichervorrichtung mit wahlfreiem Zugriff mit einer Ionenquellenschicht und einer Festelektrolytschicht über und in elektrischem Kontakt mit dem zweiten Segment der ersten metallischen Verbindungsschicht, so dass die Festelektrolytschicht zu dem zweiten Segment der ersten metallischen Verbindungsschicht benachbart ist; und Bilden einer zweiten metallischen Verbindungsschicht über die ersten und zweiten resistiven Speichervorrichtungen mit wahlfreiem Zugriff, wobei die zweite metallische Verbindungsschicht mindestens ein erstes und ein zweites Segment aufweist, die elektrisch voneinander isoliert sind, wobei das erste Segment der zweiten metallischen Verbindungsschicht in elektrischem Kontakt mit der ersten resistiven Speichervorrichtung mit wahlfreiem Zugriff steht, derart dass die Ionenquellenschicht der ersten resistiven Speichervorrichtung mit wahlfreiem Zugriff dem ersten Segment der zweiten metallischen Verbindungsschicht benachbart ist, das zweite Segment der zweiten metallischen Verbindungsschicht in elektrischem Kontakt mit der zweiten und dritten resistiven Speichervorrichtung mit wahlfreiem Zugriff ist, derart dass die Ionenquellenschichten der zweiten und dritten resistiven Speichervorrichtungen mit wahlfreiem Zugriff zu dem zweite Segment der zweiten metallischen Verbindungsschicht benachbart sind.
  15. Verfahren nach Anspruch 14, wobei das Bilden einer ersten metallischen Verbindungsschicht ferner das Bilden eines dritten Segments umfasst, das von dem ersten und dem zweiten Segment elektrisch isoliert ist, wobei die integrierte Schaltung ferner umfasst: Bilden eines ersten Programmiertransistors in der integrierten Schaltung, wobei der erste Programmiertransistor einen Drain aufweist, der elektrisch mit dem ersten Segment der zweiten metallischen Verbindungsschicht verbunden ist; Bilden eines zweiten Programmiertransistors in der integrierten Schaltung, wobei der zweite Programmiertransistor einen Drain aufweist, der elektrisch mit dem ersten Segment der ersten metallischen Verbindungsschicht verbunden ist; Bilden eines dritten Programmiertransistors in der integrierten Schaltung, wobei der zweite Programmiertransistor mit einen Drain aufweist, der elektrisch mit dem zweiten Segment der zweiten metallischen Verbindungsschicht verbunden ist; und Bilden eines vierten Programmiertransistors in der integrierten Schaltung, wobei der vierte Programmiertransistor einen Drain aufweist, der elektrisch mit dem dritten Segment der ersten metallischen Verbindungsschicht verbunden ist.
  16. Verfahren nach Anspruch 14, ferner umfassend: Bilden eines ersten Routing-Verbindungsleiters, der elektrisch mit dem ersten Abschnitt der zweiten metallischen Verbindungsschicht verbunden ist; und Bilden eines zweiten Routing-Verbindungsleiters, der elektrisch mit dem dritten Abschnitt der ersten metallischen Verbindungsschicht verbunden ist.
  17. Verfahren zum Bilden einer programmierbaren Verbindung in einer integrierten Schaltung, umfassend: Bilden einer ersten metallischen Verbindungsschicht mit zumindest einem ersten und einem zweiten Segment, die elektrisch voneinander isoliert sind; Bilden der ersten und zweiten resistiven Speichervorrichtungen mit wahlfreiem Zugriff über und in elektrischem Kontakt mit dem ersten Abschnitt des ersten metallischen Verbindungsschicht, die erste und zweite resistive Speichervorrichtung mit wahlfreiem Zugriff jeweils mit einer Ionenquelle und einer festen Elektrolytschicht, derart dass beide Ionenquellenschichten benachbart zu dem ersten Abschnitt des ersten metallischen Verbindungsschicht sind; eine dritte resistive Speichervorrichtung mit wahlfreiem Zugriff mit einer Ionenquelle und einer festen Elektrolytschicht über und in elektrischem Kontakt mit dem zweiten Segment der ersten metallischen Verbindungsschicht, derart dass die Ionenquelle benachbart zu dem zweiten Abschnitt der ersten metallischen Verbindungsschicht ist; und Bilden einer zweiten metallischen Verbindungsschicht über den ersten und zweiten resistiven Speichervorrichtungen mit wahlfreiem Zugriff, die zweite metallische Verbindungsschicht mit zumindest ersten und zweiten Segmenten, die elektrisch voneinander isoliert sind, das erste Segment der zweiten metallischen Verbindungsschicht in elektrischem Kontakt mit der ersten resistiven Speichervorrichtung mit wahlfreiem Zugriff, derart dass die Festelektrolytschicht der ersten resistiven Speichervorrichtung mit wahlfreiem Zugriff benachbart zu dem ersten Segment der zweiten metallischen Verbindungsschicht ist, das zweite Segment der zweiten metallischen Verbindungsschicht in elektrischem Kontakt mit der zweiten und dritten resistiven Speichervorrichtung mit wahlfreiem Zugriff ist, derart dass die Festelektrolytschichten der zweiten und dritten resistiven Speichervorrichtung mit wahlfreiem Zugriff benachbart zu dem zweiten Abschnitt der zweiten metallischen Verbindungsschicht sind.
  18. Verfahren nach Anspruch 17 wobei das Bilden einer ersten metallischen Verbindungsschicht ferner das Bilden eines dritten Segmentes umfasst, das von dem ersten und dem zweiten Segment elektrisch isoliert ist, wobei die integrierte Schaltung ferner umfasst: Bilden eines ersten Programmiertransistors in der integrierten Schaltung, wobei der erste Programmiertransistor einen Drain aufweist, der elektrisch mit dem ersten Segment der zweiten metallischen Verbindungsschicht verbunden ist; Bilden eines zweiten Programmiertransistors in der integrierten Schaltung, wobei der zweite Programmiertransistor einen Drain aufweist, der elektrisch mit dem ersten Segment der ersten metallischen Verbindungsschicht verbunden ist; Bilden eines dritten Programmiertransistors in der integrierten Schaltung, wobei der zweite Programmiertransistor mit einen Drain aufweist, der elektrisch mit dem zweiten Segment der zweiten metallischen Verbindungsschicht verbunden ist; und Bilden eines vierten Programmiertransistors in der integrierten Schaltung, wobei der vierte Programmiertransistor einen Drain aufweist, der elektrisch mit dem dritten Segment der ersten metallischen Verbindungsschicht verbunden ist.
  19. Verfahren nach Anspruch 17, ferner umfassend: Bilden eines ersten Routing-Verbindungsleiters, der elektrisch mit dem ersten Abschnitt der zweiten metallischen Verbindungsschicht verbunden ist; und Bilden eines zweiten Routing-Verbindungsleiters, der elektrisch mit dem dritten Abschnitt der ersten metallischen Verbindungsschicht verbunden ist.
DE112017006212.8T 2016-12-09 2017-11-21 Resistive Speicherzelle mit wahlfreiem Zugriff Pending DE112017006212T5 (de)

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