JP3160160B2 - 半導体記憶装置 - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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Landscapes
- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、冗長置換用アドレスや
デバイスの初期状態などのデータ保持に用いられるフロ
ーティングゲート型トランジスタを有する半導体記憶装
置に関する。
デバイスの初期状態などのデータ保持に用いられるフロ
ーティングゲート型トランジスタを有する半導体記憶装
置に関する。
【０００２】
【従来の技術】近年、大容量のメモリデバイスにおいて
は、メモリセルの欠陥による不良を救済する手段とし
て、冗長回路による不良メモリセルの置き換えが行われ
ている。この冗長回路は、不良のメモリセルが存在した
場合にその代役を果たすための予備のメモリセルと、不
良メモリセルのアドレスを記憶し、その不良メモリセル
と予備メモリセルとを切り替えるための回路とで構成さ
れている。この不良アドレスを記憶させる方法として、
デバイスの種類によりおおよそ以下の２種類の方法が用
いられている。
は、メモリセルの欠陥による不良を救済する手段とし
て、冗長回路による不良メモリセルの置き換えが行われ
ている。この冗長回路は、不良のメモリセルが存在した
場合にその代役を果たすための予備のメモリセルと、不
良メモリセルのアドレスを記憶し、その不良メモリセル
と予備メモリセルとを切り替えるための回路とで構成さ
れている。この不良アドレスを記憶させる方法として、
デバイスの種類によりおおよそ以下の２種類の方法が用
いられている。
【０００３】まず、ＤＲＡＭやＳＲＡＭのような揮発性
のメモリでは、デバイス内にポリシリコンやメタルなど
で形成されたヒューズを複数配置し、それを電気的に切
断したり、レーザービームなどによって切断したりし
て、不良アドレスを記憶させる方法が取られている。ま
た、ＥＰＲＯＭやフラッシュメモリでは、メモリセルそ
のものが不揮発性であるため、そのメモリセルをヒュー
ズの代わりに用いて不良アドレスを記憶させている。ま
た、デバイスの初期状態を記憶させるための記憶素子と
しても、上記の方法を用いることができる。
のメモリでは、デバイス内にポリシリコンやメタルなど
で形成されたヒューズを複数配置し、それを電気的に切
断したり、レーザービームなどによって切断したりし
て、不良アドレスを記憶させる方法が取られている。ま
た、ＥＰＲＯＭやフラッシュメモリでは、メモリセルそ
のものが不揮発性であるため、そのメモリセルをヒュー
ズの代わりに用いて不良アドレスを記憶させている。ま
た、デバイスの初期状態を記憶させるための記憶素子と
しても、上記の方法を用いることができる。
【０００４】図７は従来のＥＰＲＯＭやフラッシュメモ
リに用いられている冗長用の不良アドレス記憶回路の回
路図である。この記憶回路に関しては、既に米国で成立
している特許（ＵＳ００５２６７２１３Ａ）でその詳細
を知ることができる。
リに用いられている冗長用の不良アドレス記憶回路の回
路図である。この記憶回路に関しては、既に米国で成立
している特許（ＵＳ００５２６７２１３Ａ）でその詳細
を知ることができる。
【０００５】図７において、ＣＡＭ（Ｃｏｎｔｅｎｔｓ
Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）セル１は不
良アドレスを１ビット記憶させることができる不良アド
レス記憶回路であり、２個のフローティングゲート型の
トランジスタ２、３と、Ｎ型トランジスタ４、５、６、
７およびＰ型トランジスタ８、９とで構成されている。
一般にこのような記憶回路をＣＡＭセルと呼び、その集
まりをＣＡＭと呼んでいる。このようなＣＡＭセル１内
のフローティングゲート型トランジスタ２、３のゲート
はそれぞれ共通にバイアス電圧発生回路１０に接続され
ており、フローティングゲート型トランジスタ２、３の
ゲートにバイアス電圧を供給している。また、Ｎ型トラ
ンジスタ４、５のゲート電位はそれぞれ共通にバイアス
電圧発生回路１１に接続されており、Ｎ型トランジスタ
４、５のゲートにバイアス電圧を供給している。これら
Ｐ型トランジスタ８、Ｎ型トランジスタ４およびフロー
ティングゲート型のトランジスタ２の直列回路はＶｃｃ
電位とＶｓｓ電位の間に介装され、同様に、Ｐ型トラン
ジスタ９、Ｎ型トランジスタ５およびフローティングゲ
ート型トランジスタ３の直列回路もＶｃｃ電位とＶｓｓ
電位の間に介装されている。Ｐ型トランジスタ８のゲー
トはＰ型トランジスタ９とＮ型トランジスタ５の接続点
に接続され、Ｐ型トランジスタ９のゲートはＰ型トラン
ジスタ８とＮ型トランジスタ４の接続点に接続されてい
る。さらに、Ｎ型トランジスタ６、７のドレインは電流
供給回路１２の出力端に共通に接続され、Ｎ型トランジ
スタ６、７のゲートはそれぞれデコーダ回路１３に接続
されており、Ｎ型トランジスタ６のソースはフローティ
ングゲート型トランジスタ２とＮ型トランジスタ４の接
続点に接続され、Ｎ型トランジスタ７のソースはフロー
ティングゲート型トランジスタ３とＮ型トランジスタ５
の接続点に接続されている。以上のようなＣＡＭセル１
が複数設けられ、それぞれのＰ型トランジスタ９とＮ型
トランジスタ５の接続点である出力Ｎ４からデータ出力
する。
Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）セル１は不
良アドレスを１ビット記憶させることができる不良アド
レス記憶回路であり、２個のフローティングゲート型の
トランジスタ２、３と、Ｎ型トランジスタ４、５、６、
７およびＰ型トランジスタ８、９とで構成されている。
一般にこのような記憶回路をＣＡＭセルと呼び、その集
まりをＣＡＭと呼んでいる。このようなＣＡＭセル１内
のフローティングゲート型トランジスタ２、３のゲート
はそれぞれ共通にバイアス電圧発生回路１０に接続され
ており、フローティングゲート型トランジスタ２、３の
ゲートにバイアス電圧を供給している。また、Ｎ型トラ
ンジスタ４、５のゲート電位はそれぞれ共通にバイアス
電圧発生回路１１に接続されており、Ｎ型トランジスタ
４、５のゲートにバイアス電圧を供給している。これら
Ｐ型トランジスタ８、Ｎ型トランジスタ４およびフロー
ティングゲート型のトランジスタ２の直列回路はＶｃｃ
電位とＶｓｓ電位の間に介装され、同様に、Ｐ型トラン
ジスタ９、Ｎ型トランジスタ５およびフローティングゲ
ート型トランジスタ３の直列回路もＶｃｃ電位とＶｓｓ
電位の間に介装されている。Ｐ型トランジスタ８のゲー
トはＰ型トランジスタ９とＮ型トランジスタ５の接続点
に接続され、Ｐ型トランジスタ９のゲートはＰ型トラン
ジスタ８とＮ型トランジスタ４の接続点に接続されてい
る。さらに、Ｎ型トランジスタ６、７のドレインは電流
供給回路１２の出力端に共通に接続され、Ｎ型トランジ
スタ６、７のゲートはそれぞれデコーダ回路１３に接続
されており、Ｎ型トランジスタ６のソースはフローティ
ングゲート型トランジスタ２とＮ型トランジスタ４の接
続点に接続され、Ｎ型トランジスタ７のソースはフロー
ティングゲート型トランジスタ３とＮ型トランジスタ５
の接続点に接続されている。以上のようなＣＡＭセル１
が複数設けられ、それぞれのＰ型トランジスタ９とＮ型
トランジスタ５の接続点である出力Ｎ４からデータ出力
する。
【０００６】上記構成により、以下、その動作を説明す
る。
る。
【０００７】まず、この記憶回路１に不良アドレスを記
憶させる方法について説明する。その一例として、ＣＡ
Ｍセル１に”０”を記憶（プログラム）させる場合（Ｎ
４＝”０”）について説明する。
憶させる方法について説明する。その一例として、ＣＡ
Ｍセル１に”０”を記憶（プログラム）させる場合（Ｎ
４＝”０”）について説明する。
【０００８】このＣＡＭセル１内の全てのフローティン
グゲート型メモリセルはＵＶ消去（紫外線消去）されて
おり、そのスレッシュホールド電圧（以下Ｖｔｈとい
う）は２〜３Ｖ程度に中和されている。バイアス電圧発
生回路１０、１１はそれぞれ、通常、中間電位、Ｖｃｃ
電位を出力するようになっているが、プログラム時には
バイアス電圧発生回路１０の出力Ｎ１０を１０Ｖ以上の
高電圧に設定し、バイアス電圧発生回路１１の出力Ｎ１
１のバイアス電圧をＶｓｓレベルに下げてＮ型トランジ
スタ４、５をオフし、デコーダ１３の出力のうち出力Ｎ
１３−１ａのみを７〜８Ｖ程度に上げる。デコーダ１３
の出力Ｎ１３−１ｂについては他のプログラム時にのみ
使用する。この状態で、一定期間、電流供給回路１２の
出力Ｎ１２を１０〜１２Ｖ程度の高電圧に上げる。この
場合、トランジスタ７はオフしており、トランジスタ６
のみがオンしているので、トランジスタ６を介してフロ
ーティングゲート型トランジスタ２のドレイン側の出力
Ｎ１に、６〜７Ｖ程度の電圧が印加され、フローティン
グゲート型トランジスタ２のドレイン−ソース間に電流
が流れることになる。この電流により発生したホットエ
レクトロンは、フローティングゲート型トランジスタ２
に印加されているバイアス電圧である出力Ｎ１０により
トランジスタ２のフローティングゲートに注入され、ト
ランジスタ２のＶｔｈが上がる。このＶｔｈは、おおよ
そＶｃｃ電位かそれ以上に引き上げられる。また、トラ
ンジスタ３のＶｔｈは２〜３Ｖ程度に中和されたままで
ある。このようにして、トランジスタ２、３のＶｔｈの
差によりＣＡＭセル１に”０”を記憶させることができ
る。これは、一般のホットエレクトロン注入型のＥＰＲ
ＯＭやフラッシュメモリの書き込みと全く同じである。
グゲート型メモリセルはＵＶ消去（紫外線消去）されて
おり、そのスレッシュホールド電圧（以下Ｖｔｈとい
う）は２〜３Ｖ程度に中和されている。バイアス電圧発
生回路１０、１１はそれぞれ、通常、中間電位、Ｖｃｃ
電位を出力するようになっているが、プログラム時には
バイアス電圧発生回路１０の出力Ｎ１０を１０Ｖ以上の
高電圧に設定し、バイアス電圧発生回路１１の出力Ｎ１
１のバイアス電圧をＶｓｓレベルに下げてＮ型トランジ
スタ４、５をオフし、デコーダ１３の出力のうち出力Ｎ
１３−１ａのみを７〜８Ｖ程度に上げる。デコーダ１３
の出力Ｎ１３−１ｂについては他のプログラム時にのみ
使用する。この状態で、一定期間、電流供給回路１２の
出力Ｎ１２を１０〜１２Ｖ程度の高電圧に上げる。この
場合、トランジスタ７はオフしており、トランジスタ６
のみがオンしているので、トランジスタ６を介してフロ
ーティングゲート型トランジスタ２のドレイン側の出力
Ｎ１に、６〜７Ｖ程度の電圧が印加され、フローティン
グゲート型トランジスタ２のドレイン−ソース間に電流
が流れることになる。この電流により発生したホットエ
レクトロンは、フローティングゲート型トランジスタ２
に印加されているバイアス電圧である出力Ｎ１０により
トランジスタ２のフローティングゲートに注入され、ト
ランジスタ２のＶｔｈが上がる。このＶｔｈは、おおよ
そＶｃｃ電位かそれ以上に引き上げられる。また、トラ
ンジスタ３のＶｔｈは２〜３Ｖ程度に中和されたままで
ある。このようにして、トランジスタ２、３のＶｔｈの
差によりＣＡＭセル１に”０”を記憶させることができ
る。これは、一般のホットエレクトロン注入型のＥＰＲ
ＯＭやフラッシュメモリの書き込みと全く同じである。
【０００９】一方、ＣＡＭセル１に”１”（Ｎ４＝”
Ｈ”）を記憶させる場合について説明する。
Ｈ”）を記憶させる場合について説明する。
【００１０】上記デコーダ１３の出力Ｎ１３−１ｂのみ
をＶｃｃ電位以上に設定にする。この状態で、一定期
間、電流供給回路１２の出力Ｎ１２を１０〜１２Ｖ程度
の高電圧に上げる。このとき、トランジスタ６はオフし
ており、トランジスタ７のみがオンしているので、トラ
ンジスタ７を介してフローティングゲート型トランジス
タ３のドレイン側のノードＮ２に、６〜７Ｖ程度の電圧
が印加され、フローティングゲート型トランジスタ３の
ドレイン−ソース間に電流が流れる。このようにして、
上記した場合と同様に、トランジスタ３のＶｔｈを引き
上げる。また、トランジスタ２のＶｔｈは２〜３Ｖ程度
に中和されたままである。このようにして、トランジス
タ２、３のＶｔｈの差によりＣＡＭセル１に”１”を記
憶させることができる。
をＶｃｃ電位以上に設定にする。この状態で、一定期
間、電流供給回路１２の出力Ｎ１２を１０〜１２Ｖ程度
の高電圧に上げる。このとき、トランジスタ６はオフし
ており、トランジスタ７のみがオンしているので、トラ
ンジスタ７を介してフローティングゲート型トランジス
タ３のドレイン側のノードＮ２に、６〜７Ｖ程度の電圧
が印加され、フローティングゲート型トランジスタ３の
ドレイン−ソース間に電流が流れる。このようにして、
上記した場合と同様に、トランジスタ３のＶｔｈを引き
上げる。また、トランジスタ２のＶｔｈは２〜３Ｖ程度
に中和されたままである。このようにして、トランジス
タ２、３のＶｔｈの差によりＣＡＭセル１に”１”を記
憶させることができる。
【００１１】デバイス出荷前に、以上の操作がＣＡＭ内
の全てのＣＡＭセル１に対して行われ、それぞれ”０”
または”１”が記憶（プログラム）されることになる。
の全てのＣＡＭセル１に対して行われ、それぞれ”０”
または”１”が記憶（プログラム）されることになる。
【００１２】次に、以上のようにしてプログラムされた
デバイスが出荷された後、ユーザにおいて使用される場
合の動作について説明する。この場合は、ＣＡＭセル１
に”０”（Ｎ４＝”Ｌ”）が記憶（プログラム）されて
いるものとする。
デバイスが出荷された後、ユーザにおいて使用される場
合の動作について説明する。この場合は、ＣＡＭセル１
に”０”（Ｎ４＝”Ｌ”）が記憶（プログラム）されて
いるものとする。
【００１３】このデバイスに電源が投入されると、バイ
アス電位の出力Ｎ１０はＶｃｃ電位に設定され、バイア
ス電位の出力Ｎ１１はトランジスタ４、５のスレッシュ
ホールド電圧の２倍程度（約２Ｖ程度）の電位まで上げ
られて、トランジスタ４、５は導通状態になる。このと
き、トランジスタ２、３のゲート電位となる出力Ｎ１０
はＶｃｃ電位であり、この電位はトランジスタ３のＶｔ
ｈより高く、トランジスタ２のＶｔｈより低い中間電位
であるので、トランジスタ３は電流を流し、トランジス
タ２は不導通になる。したがって、出力Ｎ４はトランジ
スタ３およびトランジスタ５によって”Ｌ”レベルに引
かれる。また、出力Ｎ４はトランジスタ８のゲートに接
続されているため、出力Ｎ４が”Ｌ”レベルに下がるこ
とによって、トランジスタ８が導通するが、トランジス
タ２は不導通状態であるので出力Ｎ３は完全にＶｃｃレ
ベルまで引き上げられる。この出力Ｎ３がＶｃｃレベル
に引き上げられることによって、それをゲート電位とす
るトランジスタ９が不導通になり、出力Ｎ４は完全にＶ
ｓｓレベルになる。この段階で、出力Ｎ３、Ｎ４はそれ
ぞれ完全にＶｃｃレベルとＶｓｓレベルになっているの
で、もはやＤＣ電流は流れない。出力Ｎ４から”０”
（Ｎ４＝”Ｌ”）が出力されることになる。
アス電位の出力Ｎ１０はＶｃｃ電位に設定され、バイア
ス電位の出力Ｎ１１はトランジスタ４、５のスレッシュ
ホールド電圧の２倍程度（約２Ｖ程度）の電位まで上げ
られて、トランジスタ４、５は導通状態になる。このと
き、トランジスタ２、３のゲート電位となる出力Ｎ１０
はＶｃｃ電位であり、この電位はトランジスタ３のＶｔ
ｈより高く、トランジスタ２のＶｔｈより低い中間電位
であるので、トランジスタ３は電流を流し、トランジス
タ２は不導通になる。したがって、出力Ｎ４はトランジ
スタ３およびトランジスタ５によって”Ｌ”レベルに引
かれる。また、出力Ｎ４はトランジスタ８のゲートに接
続されているため、出力Ｎ４が”Ｌ”レベルに下がるこ
とによって、トランジスタ８が導通するが、トランジス
タ２は不導通状態であるので出力Ｎ３は完全にＶｃｃレ
ベルまで引き上げられる。この出力Ｎ３がＶｃｃレベル
に引き上げられることによって、それをゲート電位とす
るトランジスタ９が不導通になり、出力Ｎ４は完全にＶ
ｓｓレベルになる。この段階で、出力Ｎ３、Ｎ４はそれ
ぞれ完全にＶｃｃレベルとＶｓｓレベルになっているの
で、もはやＤＣ電流は流れない。出力Ｎ４から”０”
（Ｎ４＝”Ｌ”）が出力されることになる。
【００１４】なお、出力Ｎ４から”１”（Ｎ４＝”
Ｈ”）が出力される場合は、トランジスタ２、３のＶｔ
ｈの高低の関係が逆の場合であり、それ以降は上記動作
と同様である。
Ｈ”）が出力される場合は、トランジスタ２、３のＶｔ
ｈの高低の関係が逆の場合であり、それ以降は上記動作
と同様である。
【００１５】以上がＣＡＭセル１の動作であり、電源の
投入後に、この状態にラッチされる。他の全てのＣＡＭ
セル１についても同様にラッチされそれぞれの出力Ｎ４
から”１”または”０”を出力する。
投入後に、この状態にラッチされる。他の全てのＣＡＭ
セル１についても同様にラッチされそれぞれの出力Ｎ４
から”１”または”０”を出力する。
【００１６】
【発明が解決しようとする課題】上記従来のＣＡＭセル
１には以下に述べるような問題がある。
１には以下に述べるような問題がある。
【００１７】上記米国特許（ＵＳ００５２６７２１３
Ａ）において、改良されたバイアス電圧発生回路１１の
回路は図８に示すようになっている。この回路において
は、消費される電流を減らすことができ、かつ出力が既
定値に達する時間を短縮できることが特徴となっている
が、実際には、安定した出力電圧を得るためにトランジ
スタ１４、１５の直列回路に微少ながらもやはりＤＣ電
流を流している。それを完全に無くすためには、外部か
らのパワーダウン信号を入力し、この回路をオフさせる
必要があるが、次にそれをオンさせた時にトランジスタ
動作などによりどうしても出力電圧が既定値に達するま
でに、いくらかのリカバリ時間が必要となり、メモリの
場合では、アクセスタイムを増大させることになる。
Ａ）において、改良されたバイアス電圧発生回路１１の
回路は図８に示すようになっている。この回路において
は、消費される電流を減らすことができ、かつ出力が既
定値に達する時間を短縮できることが特徴となっている
が、実際には、安定した出力電圧を得るためにトランジ
スタ１４、１５の直列回路に微少ながらもやはりＤＣ電
流を流している。それを完全に無くすためには、外部か
らのパワーダウン信号を入力し、この回路をオフさせる
必要があるが、次にそれをオンさせた時にトランジスタ
動作などによりどうしても出力電圧が既定値に達するま
でに、いくらかのリカバリ時間が必要となり、メモリの
場合では、アクセスタイムを増大させることになる。
【００１８】さらに、もう１つの問題として、上記ＣＡ
Ｍセル１において、上昇してプログラムされているフロ
ーティングゲート型トランジスタ（Ｖｔｈが高い側のＴ
ｒ）２のＶｔｈをＶｃｃ電位が越えた場合、例えば、Ｖ
ｃｃ＝５．５ＶでＶｔｈ＝５．３Ｖのとき、バイアス電
圧発生回路１０の出力Ｎ１０の電位はＶｃｃになってい
るので、不導通であるべきトランジスタ２は導通状態と
なってしまう。このとき、トランジスタ３も導通状態で
出力Ｎ４がＬレベルになることにより、トランジスタ８
は導通状態となっている。また、トランジスタ４はもと
もと導通状態であるため、トランジスタ８、４、２の直
列回路を通してＤＣ電流がＶｃｃ電位からＶｓｓ電位に
流れることになる。さらに、１個当りのＣＡＭセル１の
ＤＣ電流が微少であっても、ＣＡＭセル１は複数個用い
られているため、デバイス全体ではそれらが加算されて
大きくなり、そのスタンバイ電流に悪影響を与えること
になる。このように、高いＶｃｃ電位でもＤＣ電流が流
れないようにするための１つの解決策として、プログラ
ムされるフローティングゲート型トランジスタのＶｔｈ
を高くする必要があるが、これを行うためには、ＣＡＭ
セル１へのプログラムの際に、バイアス電圧の出力Ｎ１
０を高くしなければならず、トランジスタ２、３の耐
圧、信頼性が問題になってくる。さらに、もう１つの解
決策として、出力Ｎ１０の電位をＶｃｃ電位から常に一
定電圧だけ下げるように設定することが考えられるが、
Ｖｃｃ電位から常にある電圧だけ下げるような回路を作
った場合、逆にＶｃｃ電位が低くなった場合、例えば、
バイアス電圧の出力Ｎ１０がＶｃｃ電位から１Ｖ低く設
定されており、Ｖｃｃ電位が３Ｖ程度に下がったとき、
出力Ｎ１０の電位は、２Ｖ程度になり、通常は導通して
いなければならないはずのトランジスタ３が、そのＶｔ
ｈが２〜３Ｖ程度であるので不導通となり、このＣＡＭ
セルはもはや正常に動作しなくなる。Ｖｃｃ電位が高い
ときだけ出力Ｎ１０の電圧を下げるような回路を考案す
ることは可能であるが、もともと電流消費の多いバイア
ス電圧発生回路が更に付加されることになるので、その
回路自身でＤＣ電流を消費してしまうため、スタンバイ
電流をできる限り下げようとしている本来の目的に対し
て妨げとなる。
Ｍセル１において、上昇してプログラムされているフロ
ーティングゲート型トランジスタ（Ｖｔｈが高い側のＴ
ｒ）２のＶｔｈをＶｃｃ電位が越えた場合、例えば、Ｖ
ｃｃ＝５．５ＶでＶｔｈ＝５．３Ｖのとき、バイアス電
圧発生回路１０の出力Ｎ１０の電位はＶｃｃになってい
るので、不導通であるべきトランジスタ２は導通状態と
なってしまう。このとき、トランジスタ３も導通状態で
出力Ｎ４がＬレベルになることにより、トランジスタ８
は導通状態となっている。また、トランジスタ４はもと
もと導通状態であるため、トランジスタ８、４、２の直
列回路を通してＤＣ電流がＶｃｃ電位からＶｓｓ電位に
流れることになる。さらに、１個当りのＣＡＭセル１の
ＤＣ電流が微少であっても、ＣＡＭセル１は複数個用い
られているため、デバイス全体ではそれらが加算されて
大きくなり、そのスタンバイ電流に悪影響を与えること
になる。このように、高いＶｃｃ電位でもＤＣ電流が流
れないようにするための１つの解決策として、プログラ
ムされるフローティングゲート型トランジスタのＶｔｈ
を高くする必要があるが、これを行うためには、ＣＡＭ
セル１へのプログラムの際に、バイアス電圧の出力Ｎ１
０を高くしなければならず、トランジスタ２、３の耐
圧、信頼性が問題になってくる。さらに、もう１つの解
決策として、出力Ｎ１０の電位をＶｃｃ電位から常に一
定電圧だけ下げるように設定することが考えられるが、
Ｖｃｃ電位から常にある電圧だけ下げるような回路を作
った場合、逆にＶｃｃ電位が低くなった場合、例えば、
バイアス電圧の出力Ｎ１０がＶｃｃ電位から１Ｖ低く設
定されており、Ｖｃｃ電位が３Ｖ程度に下がったとき、
出力Ｎ１０の電位は、２Ｖ程度になり、通常は導通して
いなければならないはずのトランジスタ３が、そのＶｔ
ｈが２〜３Ｖ程度であるので不導通となり、このＣＡＭ
セルはもはや正常に動作しなくなる。Ｖｃｃ電位が高い
ときだけ出力Ｎ１０の電圧を下げるような回路を考案す
ることは可能であるが、もともと電流消費の多いバイア
ス電圧発生回路が更に付加されることになるので、その
回路自身でＤＣ電流を消費してしまうため、スタンバイ
電流をできる限り下げようとしている本来の目的に対し
て妨げとなる。
【００１９】つまり、ＣＡＭ回路をデータ（アドレス）
の保持（ラッチ）用として使う場合に、記憶（プログラ
ム）されているデータを出力する際には、従来方式では
その保持部分を活性化しつづけなくてはならず、そのた
めに、保持回路へのバイアス電圧発生回路１０、１１を
常時オンさせていなくてはならなかった。このバイアス
電圧発生回路をオンさせると電流が消費されてしまい問
題になるばかりではなく、データ読み出しの時に、バイ
アス電圧発生回路１０、１１からオンさせてデータを保
持回路で確定させねばならず、それには時間を要してい
た。
の保持（ラッチ）用として使う場合に、記憶（プログラ
ム）されているデータを出力する際には、従来方式では
その保持部分を活性化しつづけなくてはならず、そのた
めに、保持回路へのバイアス電圧発生回路１０、１１を
常時オンさせていなくてはならなかった。このバイアス
電圧発生回路をオンさせると電流が消費されてしまい問
題になるばかりではなく、データ読み出しの時に、バイ
アス電圧発生回路１０、１１からオンさせてデータを保
持回路で確定させねばならず、それには時間を要してい
た。
【００２０】本発明は、上記従来の問題を解決するもの
で、電源電圧の変動にも強く、低消費電力で高速な半導
体記憶装置を提供することを目的とする。
で、電源電圧の変動にも強く、低消費電力で高速な半導
体記憶装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１のフローティングゲート型トランジスタに蓄え
られる電荷量を、第２のフローティングゲート型トラン
ジスタの電荷量と異ならしめることにより、該第１およ
び第２のフローティングゲート型トランジスタのスレッ
シュホールド電圧の差を利用して２値データを保持する
半導体記憶装置において、該第１および第２のフローテ
ィングゲート型トランジスタのスレッシュホールド電圧
の差により電圧差を発生させた後、該第１および第２の
フローティングゲート型トランジスタを不導通とするよ
うに制御する制御部と、該電圧差を２値データとして保
持するデータ保持部とを少なくとも１構成設けたもので
あり、そのことにより上記目的が達成される。
は、第１のフローティングゲート型トランジスタに蓄え
られる電荷量を、第２のフローティングゲート型トラン
ジスタの電荷量と異ならしめることにより、該第１およ
び第２のフローティングゲート型トランジスタのスレッ
シュホールド電圧の差を利用して２値データを保持する
半導体記憶装置において、該第１および第２のフローテ
ィングゲート型トランジスタのスレッシュホールド電圧
の差により電圧差を発生させた後、該第１および第２の
フローティングゲート型トランジスタを不導通とするよ
うに制御する制御部と、該電圧差を２値データとして保
持するデータ保持部とを少なくとも１構成設けたもので
あり、そのことにより上記目的が達成される。
【００２２】また、好ましくは、本発明の半導体記憶装
置における制御部は、データ保持部のセンス動作が全て
完了したことを感知して第１および第２のフローティン
グゲート型トランジスタを不導通とする。
置における制御部は、データ保持部のセンス動作が全て
完了したことを感知して第１および第２のフローティン
グゲート型トランジスタを不導通とする。
【００２３】さらに、好ましくは、本発明の半導体記憶
装置における制御部は、第１の電位にプルアップされた
ラインを第２の電位にプルダウンしたスイッチング素子
がデータ保持部毎に該ラインに設けられ、第１および第
２のフローティングゲート型トランジスタのスレッシュ
ホールド電圧の差による電圧差を検出した検出出力を用
いて該スイッチング素子を駆動させ、該データ保持部毎
のスイッチング素子が全て駆動したことを検出してデー
タ保持部のセンス動作が全て完了したことを感知する。
装置における制御部は、第１の電位にプルアップされた
ラインを第２の電位にプルダウンしたスイッチング素子
がデータ保持部毎に該ラインに設けられ、第１および第
２のフローティングゲート型トランジスタのスレッシュ
ホールド電圧の差による電圧差を検出した検出出力を用
いて該スイッチング素子を駆動させ、該データ保持部毎
のスイッチング素子が全て駆動したことを検出してデー
タ保持部のセンス動作が全て完了したことを感知する。
【００２４】さらに、好ましくは、本発明の半導体記憶
装置における制御部に、第１および第２のフローティン
グゲート型トランジスタのゲートにバイアス電圧を供給
する第１のバイアス電圧発生部と、該第１のフローティ
ングゲート型トランジスタとその上流側に直列接続され
た第１の第１導電型トランジスタと、該第２のフローテ
ィングゲート型トランジスタとその上流側に直列接続さ
れた第２の第１導電型トランジスタと、第１および第２
の第１導電型トランジスタのゲートにバイアス電圧を供
給する第２のバイアス電圧発生部とを有し、該第１およ
び第２のフローティングゲート型トランジスタの不導通
は、該第１および第２の第１導電型トランジスタをオフ
にすることにより行う。
装置における制御部に、第１および第２のフローティン
グゲート型トランジスタのゲートにバイアス電圧を供給
する第１のバイアス電圧発生部と、該第１のフローティ
ングゲート型トランジスタとその上流側に直列接続され
た第１の第１導電型トランジスタと、該第２のフローテ
ィングゲート型トランジスタとその上流側に直列接続さ
れた第２の第１導電型トランジスタと、第１および第２
の第１導電型トランジスタのゲートにバイアス電圧を供
給する第２のバイアス電圧発生部とを有し、該第１およ
び第２のフローティングゲート型トランジスタの不導通
は、該第１および第２の第１導電型トランジスタをオフ
にすることにより行う。
【００２５】さらに、好ましくは、本発明の半導体記憶
装置におけるデータ保持部は、第１の電位と第２の電位
との間にスイッチングトランジスタを介して設けられ、
第１のフローティングゲート型トランジスタは第１の第
１導電型トランジスタを介して該データ保持部に接続さ
れ、第２のフローティングゲート型トランジスタは第２
の第１導電型トランジスタを介して該データ保持部に接
続され、制御部は、第１の電位と第２の電位との電位差
がある特定の電圧以上に変化したとき、該第１および第
２の第１導電型トランジスタを導通させて該第１および
第２のフローティングゲート型トランジスタに電流を供
給した後、該第１および第２の第１導電型トランジスタ
のドレイン電圧のどちらか片方が、該第１の電位および
第２の電位の中間程度に設定された電圧より下がったこ
とに同期して、該スイッチングトランジスタを導通さ
せ、かつ該第１および第２の第１導電型トランジスタを
不導通にするように制御する。
装置におけるデータ保持部は、第１の電位と第２の電位
との間にスイッチングトランジスタを介して設けられ、
第１のフローティングゲート型トランジスタは第１の第
１導電型トランジスタを介して該データ保持部に接続さ
れ、第２のフローティングゲート型トランジスタは第２
の第１導電型トランジスタを介して該データ保持部に接
続され、制御部は、第１の電位と第２の電位との電位差
がある特定の電圧以上に変化したとき、該第１および第
２の第１導電型トランジスタを導通させて該第１および
第２のフローティングゲート型トランジスタに電流を供
給した後、該第１および第２の第１導電型トランジスタ
のドレイン電圧のどちらか片方が、該第１の電位および
第２の電位の中間程度に設定された電圧より下がったこ
とに同期して、該スイッチングトランジスタを導通さ
せ、かつ該第１および第２の第１導電型トランジスタを
不導通にするように制御する。
【００２６】さらに、好ましくは、本発明の半導体記憶
装置におけるデータ保持部は、第１の第２導電型トラン
ジスタと第３の第１導電型トランジスタの直列回路と、
第２の第２導電型トランジスタと第４の第１導電型トラ
ンジスタの直列回路との並列回路で構成され、該第１の
第２導電型トランジスタと第３の第１導電型トランジス
タのゲートが第２の第２導電型トランジスタと第４の第
１導電型トランジスタの接続点に接続され、該第２の第
２導電型トランジスタと第４の第１導電型トランジスタ
のゲートが該第１の第２導電型トランジスタと第３の第
１導電型トランジスタの接続点に接続され、該第１およ
び第２の第２導電型トランジスタに電圧が印加される。
装置におけるデータ保持部は、第１の第２導電型トラン
ジスタと第３の第１導電型トランジスタの直列回路と、
第２の第２導電型トランジスタと第４の第１導電型トラ
ンジスタの直列回路との並列回路で構成され、該第１の
第２導電型トランジスタと第３の第１導電型トランジス
タのゲートが第２の第２導電型トランジスタと第４の第
１導電型トランジスタの接続点に接続され、該第２の第
２導電型トランジスタと第４の第１導電型トランジスタ
のゲートが該第１の第２導電型トランジスタと第３の第
１導電型トランジスタの接続点に接続され、該第１およ
び第２の第２導電型トランジスタに電圧が印加される。
【００２７】
【作用】請求項１の構成においては、従来のように第１
および第２のフローティングゲート型トランジスタを用
いて２値データを保持するのではなく、第１および第２
のフローティングゲート型トランジスタとは別にデータ
保持部を設け、第１および第２のフローティングゲート
型トランジスタのスレッシュホールド電圧の差により電
圧差を発生させ、この電圧差を２値データとして保持
し、その後、第１および第２のフローティングゲート型
トランジスタを不導通とするので、従来のように第１お
よび第２のフローティングゲート型トランジスタのゲー
トにバイアス電圧が印加されて微小電流が常時流れ、こ
の微小電流がセルの数だけ加算されて大きな電流値とな
るが、このような微小電流を防止でき省電力化が可能と
なる。また、フローティングゲート型トランジスタをオ
フさせているので、従来、問題となっていた電源電圧の
変動などによる誤動作もなくなる。
および第２のフローティングゲート型トランジスタを用
いて２値データを保持するのではなく、第１および第２
のフローティングゲート型トランジスタとは別にデータ
保持部を設け、第１および第２のフローティングゲート
型トランジスタのスレッシュホールド電圧の差により電
圧差を発生させ、この電圧差を２値データとして保持
し、その後、第１および第２のフローティングゲート型
トランジスタを不導通とするので、従来のように第１お
よび第２のフローティングゲート型トランジスタのゲー
トにバイアス電圧が印加されて微小電流が常時流れ、こ
の微小電流がセルの数だけ加算されて大きな電流値とな
るが、このような微小電流を防止でき省電力化が可能と
なる。また、フローティングゲート型トランジスタをオ
フさせているので、従来、問題となっていた電源電圧の
変動などによる誤動作もなくなる。
【００２８】また、請求項４の構成のように、第１およ
び第２のバイアス電圧発生部をオフすることにより第１
および第２のフローティングゲート型トランジスタを不
導通とすれば、上記省電力化と同時にバイアス電圧発生
部における直流微小電流も防止できてより省電力化が可
能となる。このように、このバイアス電圧発生部は、ト
ランジスタに微小電流を流して出力バイアス電圧を得て
いるので、所定の出力バイアス電圧を得るのにある程度
の時間がかかるが、このバイアス電圧発生部をオフして
データ保持部からデータを取り出せば、バイアス電圧発
生部が動作する時間が省略されて高速化が図られる。さ
らに、フローティングゲート型トランジスタの上流にト
ランジスタを設けているので、フローティングゲート型
トランジスタに印加される電圧を低くでき、フローティ
ングゲート型トランジスタからの電荷の抜けが少なくな
る。さらに、好ましくは、フローティングゲート型トラ
ンジスタのドレイン電圧をソース電圧と同等の電圧にな
るように設定すれば、トランジスタからの電荷の抜けは
最小となる。
び第２のバイアス電圧発生部をオフすることにより第１
および第２のフローティングゲート型トランジスタを不
導通とすれば、上記省電力化と同時にバイアス電圧発生
部における直流微小電流も防止できてより省電力化が可
能となる。このように、このバイアス電圧発生部は、ト
ランジスタに微小電流を流して出力バイアス電圧を得て
いるので、所定の出力バイアス電圧を得るのにある程度
の時間がかかるが、このバイアス電圧発生部をオフして
データ保持部からデータを取り出せば、バイアス電圧発
生部が動作する時間が省略されて高速化が図られる。さ
らに、フローティングゲート型トランジスタの上流にト
ランジスタを設けているので、フローティングゲート型
トランジスタに印加される電圧を低くでき、フローティ
ングゲート型トランジスタからの電荷の抜けが少なくな
る。さらに、好ましくは、フローティングゲート型トラ
ンジスタのドレイン電圧をソース電圧と同等の電圧にな
るように設定すれば、トランジスタからの電荷の抜けは
最小となる。
【００２９】さらに、請求項２の構成のように、データ
保持部のセンス動作が全て完了した後に第１および第２
のフローティングゲート型トランジスタを不導通とすれ
ば、より確実にデータが保持されることになる。例え
ば、請求項３の構成のように、第１および第２のフロー
ティングゲート型トランジスタのスレッシュホールド電
圧の差による電圧差を検出した検出出力を用いてスイッ
チング素子を駆動させ、データ保持部毎のスイッチング
素子が全て駆動したことを検出するようにすれば、簡単
な回路構成となる。
保持部のセンス動作が全て完了した後に第１および第２
のフローティングゲート型トランジスタを不導通とすれ
ば、より確実にデータが保持されることになる。例え
ば、請求項３の構成のように、第１および第２のフロー
ティングゲート型トランジスタのスレッシュホールド電
圧の差による電圧差を検出した検出出力を用いてスイッ
チング素子を駆動させ、データ保持部毎のスイッチング
素子が全て駆動したことを検出するようにすれば、簡単
な回路構成となる。
【００３０】さらに、請求項５の構成のようにすれば、
上記作用に加えて、第１および第２のフローティングゲ
ート型トランジスタのスレッシュホールド電圧の差によ
る電圧差を、容易に２値データとして保持可能となる。
また、データ保持部は、例えば請求項６のように構成す
ることができ、データ保持において回路に直流電流は流
れない。
上記作用に加えて、第１および第２のフローティングゲ
ート型トランジスタのスレッシュホールド電圧の差によ
る電圧差を、容易に２値データとして保持可能となる。
また、データ保持部は、例えば請求項６のように構成す
ることができ、データ保持において回路に直流電流は流
れない。
【００３１】
【実施例】以下、本発明の実施例について説明する。
【００３２】図１は本発明の一実施例を示すＥＰＲＯＭ
やフラッシュメモリに用いられている半導体記憶装置の
ブロック図である。
やフラッシュメモリに用いられている半導体記憶装置の
ブロック図である。
【００３３】図１において、複数の第１データ保持回路
２１−１〜２１−ｎ（ｎは自然数）は、フローティング
ゲート型トランジスタを２個組み合わせることにより構
成され、第１のフローティングゲート型トランジスタに
蓄えられる電荷量を、第２のフローティングゲート型ト
ランジスタの電荷量と異ならしめることにより、第１お
よび第２のフローティングゲート型トランジスタのスレ
ッシュホールド電圧Ｖｔｈの差を利用して２値データを
それぞれ出力する。これら各第１データ保持回路２１−
１〜２１−ｎに、デコーダ回路２２が電流供給回路２３
を介してそれぞれ接続されており、プログラム時に、第
１および第２のフローティングゲート型トランジスタの
いずれかに電流を供給して、各第１データ保持回路２１
−１〜２１−ｎの第１のフローティングゲート型トラン
ジスタに蓄えられる電荷量を、第２のフローティングゲ
ート型トランジスタの電荷量と異ならしめることによ
り、各トランジスタのＶｔｈの差を得る。また、第２デ
ータ保持回路２４−１〜２４−ｎ（ｎは自然数）はそれ
ぞれ制御回路２５を介して第１データ保持回路２１−１
〜２１−ｎにそれぞれ接続され、各第１データ保持回路
２１の第１および第２のフローティングゲート型トラン
ジスタのＶｔｈの差による各電圧差を２値データとして
それぞれ第２データ保持回路２４に保持する。この制御
回路２５は、第１および第２のフローティングゲート型
トランジスタのＶｔｈの差により電圧差を発生させた
後、この電圧差を２値データとして第２データ保持回路
２４にデータ保持させ、さらに、これら第１および第２
のフローティングゲート型トランジスタを不導通とする
ように制御する。
２１−１〜２１−ｎ（ｎは自然数）は、フローティング
ゲート型トランジスタを２個組み合わせることにより構
成され、第１のフローティングゲート型トランジスタに
蓄えられる電荷量を、第２のフローティングゲート型ト
ランジスタの電荷量と異ならしめることにより、第１お
よび第２のフローティングゲート型トランジスタのスレ
ッシュホールド電圧Ｖｔｈの差を利用して２値データを
それぞれ出力する。これら各第１データ保持回路２１−
１〜２１−ｎに、デコーダ回路２２が電流供給回路２３
を介してそれぞれ接続されており、プログラム時に、第
１および第２のフローティングゲート型トランジスタの
いずれかに電流を供給して、各第１データ保持回路２１
−１〜２１−ｎの第１のフローティングゲート型トラン
ジスタに蓄えられる電荷量を、第２のフローティングゲ
ート型トランジスタの電荷量と異ならしめることによ
り、各トランジスタのＶｔｈの差を得る。また、第２デ
ータ保持回路２４−１〜２４−ｎ（ｎは自然数）はそれ
ぞれ制御回路２５を介して第１データ保持回路２１−１
〜２１−ｎにそれぞれ接続され、各第１データ保持回路
２１の第１および第２のフローティングゲート型トラン
ジスタのＶｔｈの差による各電圧差を２値データとして
それぞれ第２データ保持回路２４に保持する。この制御
回路２５は、第１および第２のフローティングゲート型
トランジスタのＶｔｈの差により電圧差を発生させた
後、この電圧差を２値データとして第２データ保持回路
２４にデータ保持させ、さらに、これら第１および第２
のフローティングゲート型トランジスタを不導通とする
ように制御する。
【００３４】図２は図１の半導体記憶装置の具体的一例
を示す回路図である。図２において、フローティングゲ
ート型トランジスタ３１、３２はそれぞれ、半導体基板
上に絶縁膜を介して形成されたフローティングゲート
と、このフローティングゲートと絶縁膜を介して容量結
合される制御ゲートと、半導体基板内に設けられ、この
フローティングゲート下の基板部分と接続される基板と
反対導電型の不純物拡散領域とを備えており、これらト
ランジスタ３１、３２に、冗長置換用アドレスや、その
他の製品初期状態設定用の情報などを記憶させる。これ
らトランジスタ３１、３２を２個組み合わせることによ
り上記第１データ保持回路２１が構成され、かつこれら
２個のトランジスタ３１、３２のうちトランジスタ３１
のフローティングゲートに蓄えられる電荷量と、トラン
ジスタ３２のフローティングゲートの電荷量とを異なら
しめることにより、そのスレッシュホールド電圧である
Ｖｔｈの差を利用して２値の電圧データを出力する。
を示す回路図である。図２において、フローティングゲ
ート型トランジスタ３１、３２はそれぞれ、半導体基板
上に絶縁膜を介して形成されたフローティングゲート
と、このフローティングゲートと絶縁膜を介して容量結
合される制御ゲートと、半導体基板内に設けられ、この
フローティングゲート下の基板部分と接続される基板と
反対導電型の不純物拡散領域とを備えており、これらト
ランジスタ３１、３２に、冗長置換用アドレスや、その
他の製品初期状態設定用の情報などを記憶させる。これ
らトランジスタ３１、３２を２個組み合わせることによ
り上記第１データ保持回路２１が構成され、かつこれら
２個のトランジスタ３１、３２のうちトランジスタ３１
のフローティングゲートに蓄えられる電荷量と、トラン
ジスタ３２のフローティングゲートの電荷量とを異なら
しめることにより、そのスレッシュホールド電圧である
Ｖｔｈの差を利用して２値の電圧データを出力する。
【００３５】このトランジスタ３１のドレインと第１導
電型（本実施例の場合Ｎ型）トランジスタ３３のソース
を接続し、トランジスタ３２のドレインと第１導電型ト
ランジスタ３４のソースを接続している。このトランジ
スタ３３のドレインと第１導電型トランジスタ３５のド
レインを接続し、トランジスタ３４のドレインと第１導
電型トランジスタ３６のドレインを接続し、トランジス
タ３３のドレインと第２導電型（本実施例の場合Ｐ型）
トランジスタ３７、３８のドレインを接続し、トランジ
スタ３４のドレインと第２導電型トランジスタ３９、４
０のドレインを接続している。これらトランジスタ３５
のゲートとトランジスタ３７のゲートを共にトランジス
タ３６のドレインに接続し、トランジスタ３６のゲート
とトランジスタ３９のゲートを共にトランジスタ３５の
ドレインに接続している。これらトランジスタ３７〜４
０のソースを共にＶｃｃ電位に接続し、フローティング
ゲート型トランジスタ３１、３２のソースを共にＶｓｓ
電位に接続している。さらに、トランジスタ３５、３６
のソースを第１導電型トランジスタ４１のドレインに接
続し、このトランジスタ４１のソースをＶｓｓ電位に接
続している。以上のトランジスタ３５、３６、３７、３
９で相補回路が２個設けられた第２データ保持回路２４
が構成されており、トランジスタ３１、３２のＶｔｈの
差による電圧差を第２データ保持回路２４で２値データ
として保持することができる。
電型（本実施例の場合Ｎ型）トランジスタ３３のソース
を接続し、トランジスタ３２のドレインと第１導電型ト
ランジスタ３４のソースを接続している。このトランジ
スタ３３のドレインと第１導電型トランジスタ３５のド
レインを接続し、トランジスタ３４のドレインと第１導
電型トランジスタ３６のドレインを接続し、トランジス
タ３３のドレインと第２導電型（本実施例の場合Ｐ型）
トランジスタ３７、３８のドレインを接続し、トランジ
スタ３４のドレインと第２導電型トランジスタ３９、４
０のドレインを接続している。これらトランジスタ３５
のゲートとトランジスタ３７のゲートを共にトランジス
タ３６のドレインに接続し、トランジスタ３６のゲート
とトランジスタ３９のゲートを共にトランジスタ３５の
ドレインに接続している。これらトランジスタ３７〜４
０のソースを共にＶｃｃ電位に接続し、フローティング
ゲート型トランジスタ３１、３２のソースを共にＶｓｓ
電位に接続している。さらに、トランジスタ３５、３６
のソースを第１導電型トランジスタ４１のドレインに接
続し、このトランジスタ４１のソースをＶｓｓ電位に接
続している。以上のトランジスタ３５、３６、３７、３
９で相補回路が２個設けられた第２データ保持回路２４
が構成されており、トランジスタ３１、３２のＶｔｈの
差による電圧差を第２データ保持回路２４で２値データ
として保持することができる。
【００３６】また、これらフローティングゲート型トラ
ンジスタ３１、３２のゲートはバイアス電圧発生回路４
２の出力Ｎ４２に接続され、トランジスタ３３、３４の
ゲートはバイアス電圧発生回路４３の出力Ｎ４３に接続
されている。また、コントロール回路４４の出力Ｎ４４
ａはバイアス電圧発生回路４２とインバータ４５を介し
てトランジスタ３８、４０のゲートにそれぞれ接続され
ている。これらトランジスタ３８、４０は各ＣＡＭセル
５３毎に設けられており、トランジスタ３３、３４に電
流を供給する。また、コントロール回路４４の出力Ｎ４
４ｂはバイアス電圧発生回路４３とトランジスタ４１の
ゲートに接続されており、バイアス電圧発生回路４３の
オン・オフ制御と、トランジスタ４１を介して第２デー
タ保持回路２４をオン・オフ制御させる。このトランジ
スタ４１は各ＣＡＭセル５３毎に設けられた第２データ
保持回路２４毎に設けられ、その一端が第２データ保持
回路２４に接続され、他端はＶｓｓ電位に接続されてい
る。
ンジスタ３１、３２のゲートはバイアス電圧発生回路４
２の出力Ｎ４２に接続され、トランジスタ３３、３４の
ゲートはバイアス電圧発生回路４３の出力Ｎ４３に接続
されている。また、コントロール回路４４の出力Ｎ４４
ａはバイアス電圧発生回路４２とインバータ４５を介し
てトランジスタ３８、４０のゲートにそれぞれ接続され
ている。これらトランジスタ３８、４０は各ＣＡＭセル
５３毎に設けられており、トランジスタ３３、３４に電
流を供給する。また、コントロール回路４４の出力Ｎ４
４ｂはバイアス電圧発生回路４３とトランジスタ４１の
ゲートに接続されており、バイアス電圧発生回路４３の
オン・オフ制御と、トランジスタ４１を介して第２デー
タ保持回路２４をオン・オフ制御させる。このトランジ
スタ４１は各ＣＡＭセル５３毎に設けられた第２データ
保持回路２４毎に設けられ、その一端が第２データ保持
回路２４に接続され、他端はＶｓｓ電位に接続されてい
る。
【００３７】このコントロール回路４４への入力Ｎ４４
ｃは、第２導電型トランジスタ４６でプルアップされて
おり、第１導電型トランジスタ４７でプルダウンされて
いる。このトランジスタ４７は各ＣＡＭセル５３毎にワ
イヤードオアされて設けられている。一方、トランジス
タ３５とトランジスタ３７の接続点はＮＡＮＤゲート４
８の一方入力端子に接続され、また、トランジスタ３６
とトランジスタ３９の接続点はＮＡＮＤゲート４８の他
方入力端子に接続され、その出力端子はインバータ４９
を介してトランジスタ４７のゲートに接続されている。
以上によりデータ保持感知部が構成され、各第２データ
保持部２４−１〜２４−ｎでのセンス動作が全て完了し
たことを感知する。
ｃは、第２導電型トランジスタ４６でプルアップされて
おり、第１導電型トランジスタ４７でプルダウンされて
いる。このトランジスタ４７は各ＣＡＭセル５３毎にワ
イヤードオアされて設けられている。一方、トランジス
タ３５とトランジスタ３７の接続点はＮＡＮＤゲート４
８の一方入力端子に接続され、また、トランジスタ３６
とトランジスタ３９の接続点はＮＡＮＤゲート４８の他
方入力端子に接続され、その出力端子はインバータ４９
を介してトランジスタ４７のゲートに接続されている。
以上によりデータ保持感知部が構成され、各第２データ
保持部２４−１〜２４−ｎでのセンス動作が全て完了し
たことを感知する。
【００３８】電流供給部５０の出力Ｎ５０は第１導電型
トランジスタ５１、５２をそれぞれ介してトランジスタ
３１、３２にそれぞれ接続されており、これらトランジ
スタ３１、３２に電流を供給可能に構成している。これ
らトランジスタ５１、５２のゲートはそれぞれデコーダ
回路２２の出力端に接続されており、デコーダ回路２２
からの制御信号によりプログラム可能としている。これ
らトランジスタ５１、５２は各ＣＡＭセル５３毎に設け
られており、これらトランジスタ５１、５２と電流供給
部５０により電流供給回路２３が構成されている。
トランジスタ５１、５２をそれぞれ介してトランジスタ
３１、３２にそれぞれ接続されており、これらトランジ
スタ３１、３２に電流を供給可能に構成している。これ
らトランジスタ５１、５２のゲートはそれぞれデコーダ
回路２２の出力端に接続されており、デコーダ回路２２
からの制御信号によりプログラム可能としている。これ
らトランジスタ５１、５２は各ＣＡＭセル５３毎に設け
られており、これらトランジスタ５１、５２と電流供給
部５０により電流供給回路２３が構成されている。
【００３９】以上のバイアス電圧発生回路４２、４３、
コントロール回路４４、トランジスタ３３、３４、３
８、４０、４１、インバータ４５、データ保持感知部に
より制御回路２５が構成され、トランジスタ３１、３２
の駆動制御、トランジスタ３３、３４の駆動制御、およ
びトランジスタ３８、４０の駆動制御、さらにトランジ
スタ４１を駆動制御し、第２データ保持回路２４でデー
タ保持させ、データ保持感知部の感知によりバイアス電
圧発生回路４２、４３をオフする。これら第１データ保
持回路２１および第２データ保持回路２４を含む破線で
囲まれたＣＡＭセル５３は、５３−１〜５３−ｎの複数
個設けられている。
コントロール回路４４、トランジスタ３３、３４、３
８、４０、４１、インバータ４５、データ保持感知部に
より制御回路２５が構成され、トランジスタ３１、３２
の駆動制御、トランジスタ３３、３４の駆動制御、およ
びトランジスタ３８、４０の駆動制御、さらにトランジ
スタ４１を駆動制御し、第２データ保持回路２４でデー
タ保持させ、データ保持感知部の感知によりバイアス電
圧発生回路４２、４３をオフする。これら第１データ保
持回路２１および第２データ保持回路２４を含む破線で
囲まれたＣＡＭセル５３は、５３−１〜５３−ｎの複数
個設けられている。
【００４０】図３は図２のコントロール回路４４の具体
的一例を示す回路図である。図３において、Ｖｃｃ電位
とＶｓｓ電位の間に、第１導電型トランジスタ６０とダ
イオード６１の直列回路と、コンデンサ６２と第１導電
型トランジスタ６３の直列回路と、第２導電型トランジ
スタ６４と第１導電型トランジスタ６５の直列回路をそ
れぞれ設け、トランジスタ６３のゲートはトランジスタ
６０とダイオード６１の接続点に接続され、コンデンサ
６２とトランジスタ６３の接続点はトランジスタ６４の
ゲートとトランジスタ６５のゲートに接続されている。
これらトランジスタ６４とトランジスタ６５のゲートは
第２導電型トランジスタ６６を介してＶｃｃ電位に接続
され、トランジスタ６６のゲートはトランジスタ６４と
トランジスタ６５の接続点に接続されている。このトラ
ンジスタ６４とトランジスタ６５の接続点は、インバー
タ６７を介して出力Ｎ４４ａに接続され、この出力Ｎ４
４ａがＮＯＲゲート６８の一方入力端子に接続され、そ
の他方入力端子に出力Ｎ４４ｃがインバータ６９を介し
て接続され、ＮＯＲゲート６８の出力端子は出力Ｎ４４
ｂに接続されている。
的一例を示す回路図である。図３において、Ｖｃｃ電位
とＶｓｓ電位の間に、第１導電型トランジスタ６０とダ
イオード６１の直列回路と、コンデンサ６２と第１導電
型トランジスタ６３の直列回路と、第２導電型トランジ
スタ６４と第１導電型トランジスタ６５の直列回路をそ
れぞれ設け、トランジスタ６３のゲートはトランジスタ
６０とダイオード６１の接続点に接続され、コンデンサ
６２とトランジスタ６３の接続点はトランジスタ６４の
ゲートとトランジスタ６５のゲートに接続されている。
これらトランジスタ６４とトランジスタ６５のゲートは
第２導電型トランジスタ６６を介してＶｃｃ電位に接続
され、トランジスタ６６のゲートはトランジスタ６４と
トランジスタ６５の接続点に接続されている。このトラ
ンジスタ６４とトランジスタ６５の接続点は、インバー
タ６７を介して出力Ｎ４４ａに接続され、この出力Ｎ４
４ａがＮＯＲゲート６８の一方入力端子に接続され、そ
の他方入力端子に出力Ｎ４４ｃがインバータ６９を介し
て接続され、ＮＯＲゲート６８の出力端子は出力Ｎ４４
ｂに接続されている。
【００４１】上記構成により、以下、その動作を説明す
る。
る。
【００４２】まず、その動作を簡単に説明すると、トラ
ンジスタ３３、３４、４１を不導通にし、トランジスタ
３８、４０を一定期間、それぞれ導通させることによっ
て、トランジスタ３３、３４のドレインをそれぞれＶｃ
ｃレベルまで余充電する。さらに、Ｖｃｃ電位とＶｓｓ
電位との電位差がある特定の電圧以上に変化したとき、
トランジスタ３３、３４を導通させる。その後、トラン
ジスタ３１、３２に電流を流すことにより、トランジス
タ３１、３２のＶｔｈの差により、トランジスタ３３の
ドレインとトランジスタ３４のドレインの電圧に差を発
生させる。その後、これら２個のトランジスタ３３、３
４のドレイン電圧のどちらか片方が、Ｖｃｃ電位とＶｓ
ｓ電位との中間電位の程度に設定された電圧よりも下が
ったことに同期して、トランジスタ４１を導通させ、か
つトランジスタ３３、３４を不導通にする。これによっ
て、トランジスタ３３、３４のそれぞれのドレイン電圧
を完全な双安定状態にする。
ンジスタ３３、３４、４１を不導通にし、トランジスタ
３８、４０を一定期間、それぞれ導通させることによっ
て、トランジスタ３３、３４のドレインをそれぞれＶｃ
ｃレベルまで余充電する。さらに、Ｖｃｃ電位とＶｓｓ
電位との電位差がある特定の電圧以上に変化したとき、
トランジスタ３３、３４を導通させる。その後、トラン
ジスタ３１、３２に電流を流すことにより、トランジス
タ３１、３２のＶｔｈの差により、トランジスタ３３の
ドレインとトランジスタ３４のドレインの電圧に差を発
生させる。その後、これら２個のトランジスタ３３、３
４のドレイン電圧のどちらか片方が、Ｖｃｃ電位とＶｓ
ｓ電位との中間電位の程度に設定された電圧よりも下が
ったことに同期して、トランジスタ４１を導通させ、か
つトランジスタ３３、３４を不導通にする。これによっ
て、トランジスタ３３、３４のそれぞれのドレイン電圧
を完全な双安定状態にする。
【００４３】次に、上記動作をさらに詳しく説明する。
【００４４】今、トランジスタ３１のＶｔｈが５Ｖ以上
にプログラムされているものとする。なお、このトラン
ジスタ３１をプログラムする方法については、従来技術
で述べたものと同じ方法を用いる。
にプログラムされているものとする。なお、このトラン
ジスタ３１をプログラムする方法については、従来技術
で述べたものと同じ方法を用いる。
【００４５】まず、図４ａに示すように電源Ｖｃｃが投
入されると、電圧はＶｃｃ電位まで上昇してゆく。この
電源Ｖｃｃの立上りをコントロール回路４４が検知し
て、図４ｂに示すように出力Ｎ４４ａに”Ｈ”レベルが
出力される。このコントロール回路４４は、図３に示す
ように、電源Ｖｃｃが投入された直後は、トランジスタ
６０とダイオード６１の接続点の出力Ｎ６０の電位はダ
イオード６１の容量によって”Ｌ”レベルに保たれてお
り、かつコンデンサ６２とトランジスタ６３の接続点の
出力Ｎ６２の電位もトランジスタ６２がオンでコンデン
サ６２の容量によって”Ｈ”レベルに引き上げられてい
る。したがって、トランジスタ６５がオンでトランジス
タ６４とトランジスタ６５の接続点の出力Ｎ６４は”
Ｌ”レベルになり、コントロール回路４４の出力Ｎ４４
ａの電位は、インバータ６７を介して”Ｈ”レベルにな
っている。その後、出力Ｎ６０の電位は、トランジスタ
６０によって徐々に”Ｈ”レベルに充電されていき、ト
ランジスタ６３のスレッシュ電圧を越えた時点でトラン
ジスタ６３はオンし、今度は、出力Ｎ６２の電位が”
Ｌ”に徐々に下がっていく。この出力Ｎ６２の電位が次
段のトランジスタ６４、６５の反転電位を越えたとき、
トランジスタ６４がオンし、トランジスタ６５オフで出
力Ｎ６４は”Ｈ”に反転し、さらに、出力Ｎ４４ａが”
Ｌ”レベルに変化する。このように、コントロール回路
４４の出力Ｎ４４ａは、電源Ｖｃｃの投入後、図４ｂに
示すように一定期間だけ”Ｈ”レベルを出力し、その
後”Ｌ”レベルを保持することになる。
入されると、電圧はＶｃｃ電位まで上昇してゆく。この
電源Ｖｃｃの立上りをコントロール回路４４が検知し
て、図４ｂに示すように出力Ｎ４４ａに”Ｈ”レベルが
出力される。このコントロール回路４４は、図３に示す
ように、電源Ｖｃｃが投入された直後は、トランジスタ
６０とダイオード６１の接続点の出力Ｎ６０の電位はダ
イオード６１の容量によって”Ｌ”レベルに保たれてお
り、かつコンデンサ６２とトランジスタ６３の接続点の
出力Ｎ６２の電位もトランジスタ６２がオンでコンデン
サ６２の容量によって”Ｈ”レベルに引き上げられてい
る。したがって、トランジスタ６５がオンでトランジス
タ６４とトランジスタ６５の接続点の出力Ｎ６４は”
Ｌ”レベルになり、コントロール回路４４の出力Ｎ４４
ａの電位は、インバータ６７を介して”Ｈ”レベルにな
っている。その後、出力Ｎ６０の電位は、トランジスタ
６０によって徐々に”Ｈ”レベルに充電されていき、ト
ランジスタ６３のスレッシュ電圧を越えた時点でトラン
ジスタ６３はオンし、今度は、出力Ｎ６２の電位が”
Ｌ”に徐々に下がっていく。この出力Ｎ６２の電位が次
段のトランジスタ６４、６５の反転電位を越えたとき、
トランジスタ６４がオンし、トランジスタ６５オフで出
力Ｎ６４は”Ｈ”に反転し、さらに、出力Ｎ４４ａが”
Ｌ”レベルに変化する。このように、コントロール回路
４４の出力Ｎ４４ａは、電源Ｖｃｃの投入後、図４ｂに
示すように一定期間だけ”Ｈ”レベルを出力し、その
後”Ｌ”レベルを保持することになる。
【００４６】このコントロール回路４４の出力Ｎ４４ａ
が”Ｈ”レベルの期間中、図４ｃに示すようにバイアス
電圧発生回路４２の出力Ｎ４２はＶｓｓレベルに引き落
とされ、トランジスタ３１、３２はオフしている。ま
た、このとき、バイアス電圧発生回路４３は、図４ｄに
示すように出力Ｎ４３に２Ｖ程度を出力している。
が”Ｈ”レベルの期間中、図４ｃに示すようにバイアス
電圧発生回路４２の出力Ｎ４２はＶｓｓレベルに引き落
とされ、トランジスタ３１、３２はオフしている。ま
た、このとき、バイアス電圧発生回路４３は、図４ｄに
示すように出力Ｎ４３に２Ｖ程度を出力している。
【００４７】また、コントロール回路４４の出力Ｎ４４
ａが”Ｈ”レベルのとき、インバータ４５の出力Ｎ４５
は”Ｌ”レベルになり、ＣＡＭセル５３内のＰｃｈのト
ランジスタ３８、４０は導通状態になる。これにより、
トランジスタ３８とトランジスタ３３の接続点の出力Ｎ
３３と、トランジスタ４０とトランジスタ３４の接続点
の出力Ｎ３４とは、図４ｆ，ｇに示すようにＶｃｃレベ
ルまでプリチャージされ、図４ｈに示すようにＮＡＮＤ
４８の出力Ｎ４８は”Ｌ”で、インバータ４９の出力Ｎ
４９が”Ｈ”レベルとなって、トランジスタ４７は導通
状態になっている。これにより、コントロール回路４４
への入力Ｎ４４ｃは、全てのＣＡＭセル５３のうちトラ
ンジスタ４７のドレインにワイヤードＯＲされており、
１個のインピーダンスの高いＰｃｈのトランジスタ４６
によりプルアップされているので、全てのＣＡＭセル５
３における各トランジスタ４７のうち、どれか１個でも
オンしていれば、入力Ｎ４４ｃは”Ｌ”レベルに引き落
とされることになる。出力Ｎ４４ａが”Ｈ”レベルで、
入力Ｎ４４ｃが”Ｌ”レベルであるので、図３のＮＯＲ
ゲート６８からの出力Ｎ４４ｂは”Ｌ”レベルになって
いる。以上の動作が、電源Ｖｃｃの投入後のある期間内
で行われ、全てのＣＡＭセル５３の出力Ｎ３３、Ｎ３４
がプリチャージされる。
ａが”Ｈ”レベルのとき、インバータ４５の出力Ｎ４５
は”Ｌ”レベルになり、ＣＡＭセル５３内のＰｃｈのト
ランジスタ３８、４０は導通状態になる。これにより、
トランジスタ３８とトランジスタ３３の接続点の出力Ｎ
３３と、トランジスタ４０とトランジスタ３４の接続点
の出力Ｎ３４とは、図４ｆ，ｇに示すようにＶｃｃレベ
ルまでプリチャージされ、図４ｈに示すようにＮＡＮＤ
４８の出力Ｎ４８は”Ｌ”で、インバータ４９の出力Ｎ
４９が”Ｈ”レベルとなって、トランジスタ４７は導通
状態になっている。これにより、コントロール回路４４
への入力Ｎ４４ｃは、全てのＣＡＭセル５３のうちトラ
ンジスタ４７のドレインにワイヤードＯＲされており、
１個のインピーダンスの高いＰｃｈのトランジスタ４６
によりプルアップされているので、全てのＣＡＭセル５
３における各トランジスタ４７のうち、どれか１個でも
オンしていれば、入力Ｎ４４ｃは”Ｌ”レベルに引き落
とされることになる。出力Ｎ４４ａが”Ｈ”レベルで、
入力Ｎ４４ｃが”Ｌ”レベルであるので、図３のＮＯＲ
ゲート６８からの出力Ｎ４４ｂは”Ｌ”レベルになって
いる。以上の動作が、電源Ｖｃｃの投入後のある期間内
で行われ、全てのＣＡＭセル５３の出力Ｎ３３、Ｎ３４
がプリチャージされる。
【００４８】次に、コントロール回路４４からの出力Ｎ
４４ａが”Ｌ”レベルに戻ると、ダイオード４５の出力
Ｎ４５が”Ｈ”レベルになり、出力Ｎ３３、Ｎ３４をプ
リチャージしていたトランジスタ３８、４０はオフす
る。また、出力Ｎ４４ａが”Ｌ”レベルになることで、
図４ｃに示すように出力Ｎ４２が”Ｌ”レベルからＶｃ
ｃ電位に変化し、フローティングゲート型トランジスタ
３１、３２のうち、Ｖｔｈの低いトランジスタ３２のみ
が電流を流すようになり、図４ｇに示すように出力Ｎ３
４の電位はＶｃｃレベルから徐々に低くなって行く。一
方、出力Ｎ３３の電位は、トランジスタ３１のＶｔｈが
高いためにトランジスタ３１はオフ状態であり、図４ｆ
に示すように”Ｈ”レベルの状態が維持されている。即
ち、出力Ｎ３３の電位が”Ｈ”レベルを維持した状態で
出力Ｎ３４の電位がＮＡＮＤゲート４８の入力反転レベ
ルより低くなったとき、ＮＡＮＤゲート４８からの出力
Ｎ４８は”Ｌ”レベルから”Ｈ”レベルに反転してイン
バータ４９の出力Ｎ４９が”Ｌ”レベルになり、トラン
ジスタ４７はオフする。以上の動作が、全てのＣＡＭセ
ルで行われ、全てのＣＡＭセル５３うちのＮＡＮＤゲー
ト４８が”Ｈ”レベルを出力したとき、即ち、全てのＣ
ＡＭセル５３内のＮ４４ｃに接続されているトランジス
タ４７が全てオフしたとき、Ｎ４４ｃをＶｓｓ電位に引
き落とすパスは無くなり、プルアップＰｃｈのトランジ
スタ４６によって、図４ｅに示すようにコントロール回
路４４への入力Ｎ４４ｃは”Ｈ”レベルに引き上げられ
る。この入力Ｎ４４ｃが”Ｈ”レベルになることで、Ｎ
４４ａは”Ｌ”レベルであるので、図３のＮＯＲゲート
６８を介してコントロール回路４４のＮ４４ｂが”Ｈ”
レベルになり、トランジスタ４１がオンしてラッチ回路
を形成している４個のトランジスタ３５、３６、３７、
３９によって、図４ｇおよび図４ｈに示すように出力Ｎ
３４は”Ｌ”レベルで、出力Ｎ３３は”Ｈ”レベルの状
態がホールドされることになる。このように、これら出
力Ｎ３３，Ｎ３４の電位がトランジスタ３５、３６、３
７、３９によってホールドされるため、もはやフローテ
ィングゲート型トランジスタ３１、３２に電流を流す必
要はなくなるため、バイアス電圧発生回路４３からの出
力Ｎ４３を、図４ｄに示すように２Ｖ程度のバイアスレ
ベルから完全に”Ｌ”レベルに落とすように制御する。
以上が電源Ｖｃｃの投入後の本実施例の半導体記憶回路
の動作である。
４４ａが”Ｌ”レベルに戻ると、ダイオード４５の出力
Ｎ４５が”Ｈ”レベルになり、出力Ｎ３３、Ｎ３４をプ
リチャージしていたトランジスタ３８、４０はオフす
る。また、出力Ｎ４４ａが”Ｌ”レベルになることで、
図４ｃに示すように出力Ｎ４２が”Ｌ”レベルからＶｃ
ｃ電位に変化し、フローティングゲート型トランジスタ
３１、３２のうち、Ｖｔｈの低いトランジスタ３２のみ
が電流を流すようになり、図４ｇに示すように出力Ｎ３
４の電位はＶｃｃレベルから徐々に低くなって行く。一
方、出力Ｎ３３の電位は、トランジスタ３１のＶｔｈが
高いためにトランジスタ３１はオフ状態であり、図４ｆ
に示すように”Ｈ”レベルの状態が維持されている。即
ち、出力Ｎ３３の電位が”Ｈ”レベルを維持した状態で
出力Ｎ３４の電位がＮＡＮＤゲート４８の入力反転レベ
ルより低くなったとき、ＮＡＮＤゲート４８からの出力
Ｎ４８は”Ｌ”レベルから”Ｈ”レベルに反転してイン
バータ４９の出力Ｎ４９が”Ｌ”レベルになり、トラン
ジスタ４７はオフする。以上の動作が、全てのＣＡＭセ
ルで行われ、全てのＣＡＭセル５３うちのＮＡＮＤゲー
ト４８が”Ｈ”レベルを出力したとき、即ち、全てのＣ
ＡＭセル５３内のＮ４４ｃに接続されているトランジス
タ４７が全てオフしたとき、Ｎ４４ｃをＶｓｓ電位に引
き落とすパスは無くなり、プルアップＰｃｈのトランジ
スタ４６によって、図４ｅに示すようにコントロール回
路４４への入力Ｎ４４ｃは”Ｈ”レベルに引き上げられ
る。この入力Ｎ４４ｃが”Ｈ”レベルになることで、Ｎ
４４ａは”Ｌ”レベルであるので、図３のＮＯＲゲート
６８を介してコントロール回路４４のＮ４４ｂが”Ｈ”
レベルになり、トランジスタ４１がオンしてラッチ回路
を形成している４個のトランジスタ３５、３６、３７、
３９によって、図４ｇおよび図４ｈに示すように出力Ｎ
３４は”Ｌ”レベルで、出力Ｎ３３は”Ｈ”レベルの状
態がホールドされることになる。このように、これら出
力Ｎ３３，Ｎ３４の電位がトランジスタ３５、３６、３
７、３９によってホールドされるため、もはやフローテ
ィングゲート型トランジスタ３１、３２に電流を流す必
要はなくなるため、バイアス電圧発生回路４３からの出
力Ｎ４３を、図４ｄに示すように２Ｖ程度のバイアスレ
ベルから完全に”Ｌ”レベルに落とすように制御する。
以上が電源Ｖｃｃの投入後の本実施例の半導体記憶回路
の動作である。
【００４９】出力Ｎ１１の電位がトランジスタ４、５の
Ｖｔｈの２倍程度の電圧（約２Ｖ程度）に下げられてい
る理由は、電源投入後のラッチ動作の際に、過度の電流
がフローティングゲート型トランジスタ２、３に流れ、
また、ラッチ動作後にトランジスタ２、３のドレインに
印加された電圧によって、トランジスタ２、３のＶｔｈ
が変化するのを防ぐためである。なお、本実施例の場
合、フローティングゲート型トランジスタ３１、３２は
不導通であり、トランジスタ３１、３２のドレインには
電圧がかかっていないため、フローティングゲート型ト
ランジスタ３１、３２のドレイン、ソースおよびゲート
が同電位でトランジスタ３１、３２からの電荷の抜けは
最小となっている。
Ｖｔｈの２倍程度の電圧（約２Ｖ程度）に下げられてい
る理由は、電源投入後のラッチ動作の際に、過度の電流
がフローティングゲート型トランジスタ２、３に流れ、
また、ラッチ動作後にトランジスタ２、３のドレインに
印加された電圧によって、トランジスタ２、３のＶｔｈ
が変化するのを防ぐためである。なお、本実施例の場
合、フローティングゲート型トランジスタ３１、３２は
不導通であり、トランジスタ３１、３２のドレインには
電圧がかかっていないため、フローティングゲート型ト
ランジスタ３１、３２のドレイン、ソースおよびゲート
が同電位でトランジスタ３１、３２からの電荷の抜けは
最小となっている。
【００５０】ここで、冗長回路による不良メモリセルの
置き換えについて説明する。
置き換えについて説明する。
【００５１】この冗長回路は、不良のメモリセルが存在
した場合にその代役を果たすための予備のメモリセル
と、不良メモリセルのアドレスを記憶し、その不良メモ
リセルと予備メモリセルとを切り替えている。
した場合にその代役を果たすための予備のメモリセル
と、不良メモリセルのアドレスを記憶し、その不良メモ
リセルと予備メモリセルとを切り替えている。
【００５２】図５は図２のＣＡＭセル５３を冗長アドレ
ス記憶用に用いる場合の切替回路の一例を示す回路図で
ある。図５において、複数の各ＣＡＭセル５３はそれぞ
れ、一致回路としてのＥＸＮＯＲゲート７１の一方の入
力端子にそれぞれ接続され、ＥＸＮＯＲゲート７１の他
方の入力端子には、外部から入力されるアドレスが入力
されている。これら複数のＥＸＮＯＲゲート７１の出力
端子は多入力のＮＡＮＤゲート７２の入力端子にそれぞ
れ接続され、ＮＡＮＤゲート７２の出力端子は、トラン
ジスタ７３のゲートに接続されるとともに、インバータ
７４を介してトランジスタ７５のゲートに接続されてい
る。通常のメモリセルからのデータが入力されるトラン
ジスタ７３は出力バッファ７６に接続され、また、予備
（冗長）メモリセルからのデータが入力されるトランジ
スタ７５も出力バッファ７６に接続され、いずれかが出
力バッファ７６から出力される。
ス記憶用に用いる場合の切替回路の一例を示す回路図で
ある。図５において、複数の各ＣＡＭセル５３はそれぞ
れ、一致回路としてのＥＸＮＯＲゲート７１の一方の入
力端子にそれぞれ接続され、ＥＸＮＯＲゲート７１の他
方の入力端子には、外部から入力されるアドレスが入力
されている。これら複数のＥＸＮＯＲゲート７１の出力
端子は多入力のＮＡＮＤゲート７２の入力端子にそれぞ
れ接続され、ＮＡＮＤゲート７２の出力端子は、トラン
ジスタ７３のゲートに接続されるとともに、インバータ
７４を介してトランジスタ７５のゲートに接続されてい
る。通常のメモリセルからのデータが入力されるトラン
ジスタ７３は出力バッファ７６に接続され、また、予備
（冗長）メモリセルからのデータが入力されるトランジ
スタ７５も出力バッファ７６に接続され、いずれかが出
力バッファ７６から出力される。
【００５３】上記構成により、複数の各ＣＡＭセル５３
からの外部アドレスとをＥＸＮＯＲゲート７１で比較し
て全てが一致する場合に、ＮＡＮＤゲート７２から”
Ｌ”レベルが出力され、通常のメモリセルからのデータ
を冗長メモリセルからのデータにトランジスタ７３、７
５で切り替える。
からの外部アドレスとをＥＸＮＯＲゲート７１で比較し
て全てが一致する場合に、ＮＡＮＤゲート７２から”
Ｌ”レベルが出力され、通常のメモリセルからのデータ
を冗長メモリセルからのデータにトランジスタ７３、７
５で切り替える。
【００５４】また、ＣＡＭセル５３をデバイスの初期状
態を決定するために用いる図６の初期状態決定回路は、
色々な回路に使えるが、ここでは、発振器８１の出力を
分周器８２で１／２、１／４、１／８、１／１６の４通
りに分周したものの中から、アナログスイッチ８３を介
してどれを使うかをＣＡＭセル５３で論理回路８４を介
して選択するようにしたものである。この回路では、プ
ロセスばらつきなどによる発振回路の発振周波数のばら
つきを、デバイスの出荷テスト時に調整することができ
るものである。
態を決定するために用いる図６の初期状態決定回路は、
色々な回路に使えるが、ここでは、発振器８１の出力を
分周器８２で１／２、１／４、１／８、１／１６の４通
りに分周したものの中から、アナログスイッチ８３を介
してどれを使うかをＣＡＭセル５３で論理回路８４を介
して選択するようにしたものである。この回路では、プ
ロセスばらつきなどによる発振回路の発振周波数のばら
つきを、デバイスの出荷テスト時に調整することができ
るものである。
【００５５】さらに、本発明のＣＡＭ回路はウエハーテ
スト時のテスト容易性についても考慮されている。即
ち、従来回路のテスト容易性を損なわないようになって
いる。
スト時のテスト容易性についても考慮されている。即
ち、従来回路のテスト容易性を損なわないようになって
いる。
【００５６】このウエハーテスト時には、ＣＡＭセル内
の全てのフラッシュセルは、イレース状態（低Ｖｔｈ状
態）になっている。図２において、トランジスタ３１、
３２はＶｔｈが低い状態であるので、電源Ｖｃｃの投入
時には、出力Ｎ３１、Ｎ３２は共に”Ｌ”レベルであ
る。従来の回路ではこの状態が保持されるのでＣＡＭセ
ルからの出力は”Ｌ”レベルになる。したがって、従来
の回路では、何も書き込んでいないＣＡＭセルは”Ｌ”
レベルを出力する。テストに従って必要なＣＡＭセルに
順次書き込みを行うことで次々と冗長を置き換えていく
ことが可能である。ところが、本発明の回路では、電源
Ｖｃｃの投入直後にデータをラッチするので、書き込み
されていないＣＡＭセルの共に”Ｌ”レベルになってい
る出力Ｎ３１、Ｎ３２の電圧は”Ｌ”レベルにラッチさ
れるか、”Ｈ”レベルにラッチされるか決まらない。し
たがって、従来回路のように必要なＣＡＭセルだけに順
次書き込むということはできない。そこで、図２におい
て、コントロール回路４４の出力Ｎ４４ｃに回路５４を
接続している。ウエハーテスト時に、パッド５５に”
Ｈ”レベルを印加することで、出力Ｎ４４ｃの電位はＣ
ＡＭセル５３の状態に関係なくトランジスタ５６を介し
て”Ｌ”レベルになる。この出力Ｎ４４ｃが”Ｌ”レベ
ルである限り、バイアス電圧発生回路４２、４３は動作
を続け、ＣＡＭセル５３はデータをラッチする動作に入
らない。これは、従来のＣＡＭセルと全く同じ状態で、
従来と全く同じウエハーテストを行うことができ、従来
のウエハーテストを損なうことはない。
の全てのフラッシュセルは、イレース状態（低Ｖｔｈ状
態）になっている。図２において、トランジスタ３１、
３２はＶｔｈが低い状態であるので、電源Ｖｃｃの投入
時には、出力Ｎ３１、Ｎ３２は共に”Ｌ”レベルであ
る。従来の回路ではこの状態が保持されるのでＣＡＭセ
ルからの出力は”Ｌ”レベルになる。したがって、従来
の回路では、何も書き込んでいないＣＡＭセルは”Ｌ”
レベルを出力する。テストに従って必要なＣＡＭセルに
順次書き込みを行うことで次々と冗長を置き換えていく
ことが可能である。ところが、本発明の回路では、電源
Ｖｃｃの投入直後にデータをラッチするので、書き込み
されていないＣＡＭセルの共に”Ｌ”レベルになってい
る出力Ｎ３１、Ｎ３２の電圧は”Ｌ”レベルにラッチさ
れるか、”Ｈ”レベルにラッチされるか決まらない。し
たがって、従来回路のように必要なＣＡＭセルだけに順
次書き込むということはできない。そこで、図２におい
て、コントロール回路４４の出力Ｎ４４ｃに回路５４を
接続している。ウエハーテスト時に、パッド５５に”
Ｈ”レベルを印加することで、出力Ｎ４４ｃの電位はＣ
ＡＭセル５３の状態に関係なくトランジスタ５６を介し
て”Ｌ”レベルになる。この出力Ｎ４４ｃが”Ｌ”レベ
ルである限り、バイアス電圧発生回路４２、４３は動作
を続け、ＣＡＭセル５３はデータをラッチする動作に入
らない。これは、従来のＣＡＭセルと全く同じ状態で、
従来と全く同じウエハーテストを行うことができ、従来
のウエハーテストを損なうことはない。
【００５７】以上のように本実施例によれば、電源投入
時のみＣＡＭセル５３内のフローティングゲート型トラ
ンジスタに電圧を印加して電流を流し、上記ラッチ動作
を行わせ、その後は、ＣＡＭセル５３をオフし、別の第
２データ保持回路２４でその内容を保持するようにする
ことで、通常の使用モードではバイアス電圧発生回路４
２、４３やフローティングゲート型トランジスタ３１、
３２で消費されるＤＣ電流を完全に無くすができる。ま
た、コントロール回路４４は、全てのＣＡＭセル５３が
センス動作をある程度完了したことを検知し、別の第２
データ保持回路２４へのトリガ信号を発生させるように
したものである。これは、ＣＡＭセル５３内のフローテ
ィングゲート型トランジスタ３１、３２のＶｔｈのばら
つきによって、ＣＡＭセル５３間でセンス時間が異なる
ために、もっともセンスの遅いＣＡＭセル５３のセンス
動作が完了したことを検知して第２データ保持回路２４
へのトリガ信号を発生させるものである。さらに、この
記憶回路のさらなる特徴として、Ｎ１３，Ｎ１４の電位
をホールドしているトランジスタ３３、３４のＶｔｈの
絶対値が、フローティングゲート型トランジスタ３１、
３２のＶｔｈの絶対値よりも一般的に低いために、電源
電圧が低い方に変動してトランジスタ３１、３２のうち
低い方のＶｔｈより下がっても、ホールドしているトラ
ンジスタのＶｔｈの絶対値より下がらない限りは、ホー
ルド状態を十分に保つことが可能となり、電源電圧の変
動にも強くなる。
時のみＣＡＭセル５３内のフローティングゲート型トラ
ンジスタに電圧を印加して電流を流し、上記ラッチ動作
を行わせ、その後は、ＣＡＭセル５３をオフし、別の第
２データ保持回路２４でその内容を保持するようにする
ことで、通常の使用モードではバイアス電圧発生回路４
２、４３やフローティングゲート型トランジスタ３１、
３２で消費されるＤＣ電流を完全に無くすができる。ま
た、コントロール回路４４は、全てのＣＡＭセル５３が
センス動作をある程度完了したことを検知し、別の第２
データ保持回路２４へのトリガ信号を発生させるように
したものである。これは、ＣＡＭセル５３内のフローテ
ィングゲート型トランジスタ３１、３２のＶｔｈのばら
つきによって、ＣＡＭセル５３間でセンス時間が異なる
ために、もっともセンスの遅いＣＡＭセル５３のセンス
動作が完了したことを検知して第２データ保持回路２４
へのトリガ信号を発生させるものである。さらに、この
記憶回路のさらなる特徴として、Ｎ１３，Ｎ１４の電位
をホールドしているトランジスタ３３、３４のＶｔｈの
絶対値が、フローティングゲート型トランジスタ３１、
３２のＶｔｈの絶対値よりも一般的に低いために、電源
電圧が低い方に変動してトランジスタ３１、３２のうち
低い方のＶｔｈより下がっても、ホールドしているトラ
ンジスタのＶｔｈの絶対値より下がらない限りは、ホー
ルド状態を十分に保つことが可能となり、電源電圧の変
動にも強くなる。
【００５８】このように、上記したようなデータを読み
出す際には、パワーオン直後だけ、バイアス回路を働か
せて、記憶されているデータを読み出し、次に”別の”
保持回路（ラッチ回路）にこのデータを保持させ、かつ
バイアス電圧発生回路や、従来の保持回路部分をオフさ
せている。以後、データは別の保持回路（電流は消費さ
れない）から出力されたままになっているので、ＣＡＭ
回路全体では電流は消費されないし、データ読み出しの
応答性もバイアス電圧発生回路を介していないので全く
問題はない。また、仮にＶｃｃ電位が変動したとして
も、保持回路のフローティングゲート型トランジスタ３
１、３２はオフされており、”別の”保持回路はＶｃｃ
電位の変動に対し、大きなマージンを有しているので、
データのミスも生じにくい。
出す際には、パワーオン直後だけ、バイアス回路を働か
せて、記憶されているデータを読み出し、次に”別の”
保持回路（ラッチ回路）にこのデータを保持させ、かつ
バイアス電圧発生回路や、従来の保持回路部分をオフさ
せている。以後、データは別の保持回路（電流は消費さ
れない）から出力されたままになっているので、ＣＡＭ
回路全体では電流は消費されないし、データ読み出しの
応答性もバイアス電圧発生回路を介していないので全く
問題はない。また、仮にＶｃｃ電位が変動したとして
も、保持回路のフローティングゲート型トランジスタ３
１、３２はオフされており、”別の”保持回路はＶｃｃ
電位の変動に対し、大きなマージンを有しているので、
データのミスも生じにくい。
【００５９】また、フラッシュメモリでは、冗長セル部
分はブロックに分かれたそれぞれの一端にある。通常セ
ルの中の欠陥セルは、ＣＡＭでアドレスが記憶されてい
る。ＣＡＭからはこのアドレス情報がデータとして常時
出力されているので、外部から欠陥セルのアドレスがア
クセスされたとき、別に設けられているアドレス判定器
によって、冗長セルからのデータが選択されるうように
なっている。
分はブロックに分かれたそれぞれの一端にある。通常セ
ルの中の欠陥セルは、ＣＡＭでアドレスが記憶されてい
る。ＣＡＭからはこのアドレス情報がデータとして常時
出力されているので、外部から欠陥セルのアドレスがア
クセスされたとき、別に設けられているアドレス判定器
によって、冗長セルからのデータが選択されるうように
なっている。
【００６０】なお、上記実施例においては、ＣＡＭに冗
長アドレスをプログラムした場合について説明したが、
その他一般のデータをプログラムして使用することもで
きる。
長アドレスをプログラムした場合について説明したが、
その他一般のデータをプログラムして使用することもで
きる。
【００６１】
【発明の効果】以上のように本発明によれば、ＣＡＭを
コントロールする制御部に常時中間電圧を発生させる必
要が無くなり、バイアス電圧発生部自体をオフしてフロ
ーティングゲート型トランジスタを不導通とするため、
ＤＣ電流をまったく消費しなくなる。また、ＤＣ電流を
消費しないため、バイアス電圧発生部の駆動が無くな
り、データは別の保持回路でラッチされているので、オ
フ時からオン時に復帰したときに従来必要であった待ち
時間がなく、アクセス時間を通常のリード時と同等にす
ることができて、高速化を図ることができる。また、電
源電圧の変動に対しても、例えばフローティングゲート
型トランジスタのＶｔｈより高くなっても、このトラン
ジスタが従来方式ではオンであったが、本発明ではオフ
しているため、誤動作もなくＤＣ電流を消費することも
ない。
コントロールする制御部に常時中間電圧を発生させる必
要が無くなり、バイアス電圧発生部自体をオフしてフロ
ーティングゲート型トランジスタを不導通とするため、
ＤＣ電流をまったく消費しなくなる。また、ＤＣ電流を
消費しないため、バイアス電圧発生部の駆動が無くな
り、データは別の保持回路でラッチされているので、オ
フ時からオン時に復帰したときに従来必要であった待ち
時間がなく、アクセス時間を通常のリード時と同等にす
ることができて、高速化を図ることができる。また、電
源電圧の変動に対しても、例えばフローティングゲート
型トランジスタのＶｔｈより高くなっても、このトラン
ジスタが従来方式ではオンであったが、本発明ではオフ
しているため、誤動作もなくＤＣ電流を消費することも
ない。
【図１】本発明の一実施例を示すＥＰＲＯＭやフラッシ
ュメモリに用いられている半導体記憶装置のブロック図
である。
ュメモリに用いられている半導体記憶装置のブロック図
である。
【図２】図１の半導体記憶装置の具体的一例を示す回路
図である。
図である。
【図３】図２のコントロール回路４４の具体的一例を示
す回路図である。
す回路図である。
【図４】ａ〜ｈは図１の半導体記憶装置における各要部
の動作波形図である。
の動作波形図である。
【図５】図２のＣＡＭセル５３を冗長アドレス記憶用に
用いる場合の切替回路の一例を示す回路図である。
用いる場合の切替回路の一例を示す回路図である。
【図６】図２のＣＡＭセル５３をデバイスの初期状態を
決定するために用いる初期状態決定回路の回路図であ
る。
決定するために用いる初期状態決定回路の回路図であ
る。
【図７】従来のＥＰＲＯＭやフラッシュメモリに用いら
れている冗長用の不良アドレス記憶回路である。
れている冗長用の不良アドレス記憶回路である。
【図８】図７のバイアス電圧発生回路１１の具体的一例
を示す回路図である。
を示す回路図である。
２１、２１−１〜２１−ｎ 第１データ保持回路 ２２ デコーダ回路 ２３ 電流供給回路 ２４、２４−１〜２４−ｎ 第２データ保持回路 ２５ 制御回路 ３１、３２ フローティングゲート型トランジスタ ３３〜４１、４６、４７、５１、５２ トランジスタ ４２、４３ バイアス電圧発生回路 ４４ コントロール回路 ４５、４９ インバータ ４８ ＮＡＮＤゲート ５０ 電流供給部 ５３、５３−１〜５３−ｎ ＣＡＭセル ６０、６３〜６６ トランジスタ ６１ ダイオード ６２ コンデンサ ６７、６９ インバータ ６８ ＮＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−254297（ＪＰ，Ａ) 特開 平８−63996（ＪＰ，Ａ) 特開 平８−22699（ＪＰ，Ａ) 特開 平７−326199（ＪＰ，Ａ) 特開 平８−7595（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/04 G11C 11/401 G11C 29/00 H01L 21/8247 H01L 27/115
Claims (6)
- 【請求項１】 第１のフローティングゲート型トランジ
スタに蓄えられる電荷量を、第２のフローティングゲー
ト型トランジスタの電荷量と異ならしめることにより、
該第１および第２のフローティングゲート型トランジス
タのスレッシュホールド電圧の差を利用して２値データ
を保持する半導体記憶装置において、 該第１および第２のフローティングゲート型トランジス
タのスレッシュホールド電圧の差により電圧差を発生さ
せた後、該第１および第２のフローティングゲート型ト
ランジスタを不導通とするように制御する制御部と、 該電圧差を２値データとして保持するデータ保持部とを
少なくとも１構成設けた半導体記憶装置。 - 【請求項２】 前記制御部は、前記データ保持部のセン
ス動作が全て完了したことを感知して前記第１および第
２のフローティングゲート型トランジスタを不導通とす
る請求項１記載の半導体記憶装置。 - 【請求項３】 前記制御部は、第１の電位にプルアップ
されたラインを第２の電位にプルダウンしたスイッチン
グ素子が前記データ保持部毎に該ラインに設けられ、前
記第１および第２のフローティングゲート型トランジス
タのスレッシュホールド電圧の差による電圧差を検出し
た検出出力を用いて該スイッチング素子を駆動させ、該
データ保持部毎のスイッチング素子が全て駆動したこと
を検出してデータ保持部のセンス動作が全て完了したこ
とを感知する請求項２記載の半導体記憶装置。 - 【請求項４】 前記制御部に、前記第１および第２のフ
ローティングゲート型トランジスタのゲートにバイアス
電圧を供給する第１のバイアス電圧発生部と、 該第１のフローティングゲート型トランジスタとその上
流側に直列接続された第１の第１導電型トランジスタ
と、 該第２のフローティングゲート型トランジスタとその上
流側に直列接続された第２の第１導電型トランジスタ
と、 第１および第２の第１導電型トランジスタのゲートにバ
イアス電圧を供給する第２のバイアス電圧発生部とを有
し、 該第１および第２のフローティングゲート型トランジス
タの不導通は、該第１および第２の第１導電型トランジ
スタをオフにすることにより行う請求項１〜３のうちい
ずれかに記載の半導体記憶装置。 - 【請求項５】 前記データ保持部は第１の電位と第２の
電位との間にスイッチングトランジスタを介して設けら
れ、前記第１のフローティングゲート型トランジスタは
第１の第１導電型トランジスタを介して該データ保持部
に接続され、前記第２のフローティングゲート型トラン
ジスタは第２の第１導電型トランジスタを介して該デー
タ保持部に接続され、 前記制御部は、第１の電位と第２の電位との電位差があ
る特定の電圧以上に変化したとき、該第１および第２の
第１導電型トランジスタを導通させて該第１および第２
のフローティングゲート型トランジスタに電流を供給し
た後、該第１および第２の第１導電型トランジスタのド
レイン電圧のどちらか片方が、該第１の電位および第２
の電位の中間程度に設定された電圧より下がったことに
同期して、該スイッチングトランジスタを導通させ、か
つ該第１および第２の第１導電型トランジスタを不導通
にするように制御する請求項１〜４のうちいずれかに記
載の半導体記憶装置。 - 【請求項６】 前記データ保持部は、第１の第２導電型
トランジスタと第３の第１導電型トランジスタの直列回
路と、第２の第２導電型トランジスタと第４の第１導電
型トランジスタの直列回路との並列回路で構成され、該
第１の第２導電型トランジスタと第３の第１導電型トラ
ンジスタのゲートが第２の第２導電型トランジスタと第
４の第１導電型トランジスタの接続点に接続され、該第
２の第２導電型トランジスタと第４の第１導電型トラン
ジスタのゲートが該第１の第２導電型トランジスタと第
３の第１導電型トランジスタの接続点に接続され、該第
１および第２の第２導電型トランジスタに電圧が印加さ
れる請求項１〜５のうちいずれかに記載の半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23374394A JP3160160B2 (ja) | 1994-09-28 | 1994-09-28 | 半導体記憶装置 |
| US08/449,022 US5602777A (en) | 1994-09-28 | 1995-05-24 | Semiconductor memory device having floating gate transistors and data holding means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23374394A JP3160160B2 (ja) | 1994-09-28 | 1994-09-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08102197A JPH08102197A (ja) | 1996-04-16 |
| JP3160160B2 true JP3160160B2 (ja) | 2001-04-23 |
Family
ID=16959886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23374394A Expired - Lifetime JP3160160B2 (ja) | 1994-09-28 | 1994-09-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5602777A (ja) |
| JP (1) | JP3160160B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3570038B2 (ja) * | 1994-11-21 | 2004-09-29 | ソニー株式会社 | 半導体不揮発性記憶装置 |
| FR2740601B1 (fr) * | 1995-10-26 | 1997-12-05 | Sgs Thomson Microelectronics | Procede de programmation d'une memoire adressable par son contenu a cellules memoires a grille flottante |
| KR100233283B1 (ko) * | 1996-12-24 | 1999-12-01 | 김영환 | 플래쉬 메모리 셀을 이용한 리페어 퓨즈 초기화 회로 |
| JP2000123593A (ja) * | 1998-08-13 | 2000-04-28 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US6219290B1 (en) | 1998-10-14 | 2001-04-17 | Macronix International Co., Ltd. | Memory cell sense amplifier |
| FR2784783B1 (fr) * | 1998-10-16 | 2001-11-02 | St Microelectronics Sa | Cellule memoire a programmation unique |
| JP4413306B2 (ja) * | 1999-03-23 | 2010-02-10 | 株式会社東芝 | 半導体記憶装置 |
| JP3532444B2 (ja) | 1999-03-30 | 2004-05-31 | シャープ株式会社 | 半導体記憶装置 |
| JP3701160B2 (ja) * | 1999-12-24 | 2005-09-28 | シャープ株式会社 | 冗長機能を有する不揮発性半導体メモリ装置 |
| US6426910B1 (en) * | 2000-08-30 | 2002-07-30 | Micron Technology, Inc. | Enhanced fuse configurations for low-voltage flash memories |
| US7154140B2 (en) * | 2002-06-21 | 2006-12-26 | Micron Technology, Inc. | Write once read only memory with large work function floating gates |
| US6804136B2 (en) * | 2002-06-21 | 2004-10-12 | Micron Technology, Inc. | Write once read only memory employing charge trapping in insulators |
| US6888739B2 (en) | 2002-06-21 | 2005-05-03 | Micron Technology Inc. | Nanocrystal write once read only memory for archival storage |
| US7193893B2 (en) * | 2002-06-21 | 2007-03-20 | Micron Technology, Inc. | Write once read only memory employing floating gates |
| US6996009B2 (en) * | 2002-06-21 | 2006-02-07 | Micron Technology, Inc. | NOR flash memory cell with high storage density |
| US7221586B2 (en) | 2002-07-08 | 2007-05-22 | Micron Technology, Inc. | Memory utilizing oxide nanolaminates |
| US7847344B2 (en) * | 2002-07-08 | 2010-12-07 | Micron Technology, Inc. | Memory utilizing oxide-nitride nanolaminates |
| US7221017B2 (en) * | 2002-07-08 | 2007-05-22 | Micron Technology, Inc. | Memory utilizing oxide-conductor nanolaminates |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| US7709402B2 (en) * | 2006-02-16 | 2010-05-04 | Micron Technology, Inc. | Conductive layers for hafnium silicon oxynitride films |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5046046A (en) * | 1978-03-10 | 1991-09-03 | Intel Corporation | Redundancy CAM using word line from memory |
| US5031142A (en) * | 1989-02-10 | 1991-07-09 | Intel Corporation | Reset circuit for redundant memory using CAM cells |
| US5200922A (en) * | 1990-10-24 | 1993-04-06 | Rao Kameswara K | Redundancy circuit for high speed EPROM and flash memory devices |
| US5267213A (en) * | 1992-03-31 | 1993-11-30 | Intel Corporation | Bias circuitry for content addressable memory cells of a floating gate nonvolatile memory |
-
1994
- 1994-09-28 JP JP23374394A patent/JP3160160B2/ja not_active Expired - Lifetime
-
1995
- 1995-05-24 US US08/449,022 patent/US5602777A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08102197A (ja) | 1996-04-16 |
| US5602777A (en) | 1997-02-11 |
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Legal Events
| Date | Code | Title | Description |
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