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KR100197439B1 - 전전자 교환기의 프로세서와 디바이스간 이중화 통신장치 - Google Patents

전전자 교환기의 프로세서와 디바이스간 이중화 통신장치 Download PDF

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KR100197439B1
KR100197439B1 KR1019960020142A KR19960020142A KR100197439B1 KR 100197439 B1 KR100197439 B1 KR 100197439B1 KR 1019960020142 A KR1019960020142 A KR 1019960020142A KR 19960020142 A KR19960020142 A KR 19960020142A KR 100197439 B1 KR100197439 B1 KR 100197439B1
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Abstract

본 발명은 동일한 기능을 행하는 제1, 제2의 프로세서(P1,P2)가 동일한 기능의 제1, 제2의 타임 슬롯 스위치(S1,S2)를 통하여 텔레포니 디바이스들과 통신하는 전전자 교환기에 관한 것으로서, 프로세서(P1,P2)들은 포트(A,B)를 통하여 타임 슬롯 스위치(S1,S2)에 각각 연결되고, 통신가능 여부를 알리는 액티브/스탠바이 신호(P ACT-A, P ACT-B)를 각각 출력하며, 타임 슬롯 스위치(S1,S2)로부터 각각 인가되는 액티브/스탠바이 신호(S ACT-A, S ACT-B)에 따라 통신할 포트(A,B)를 선택하도록 구성되며; 타임 슬롯 스위치(S1,S2)들은 포트(A,B)를 통하여 프로세서(P1,P2)에 각각 연결되고, 통신가능 여부를 알리는 액티브/스탠바이 신호(S ACT-A, S ACT-B)를 각각 출력하며, 프로세서(P1,P2)로부터 각각 인가되는 액티브/스탠바이 신호(P ACT-A, P ACT-B)에 따라 통신할 포트(A,B)를 선택하도록 구성된다.
즉, 본 발명은 프로세서와 타임 슬롯 스위치를 이중화하는 한편, 두 개의 프로세서는 두 개의 타임 슬롯 스위치들과 선택적으로 통신할 수 있는 구성을 가지므로써 통신중인 테이터의 연속성을 유지할 수 있는 효과가 있다.

Description

전전자 교환기의 프로세서와 디바이스간 이중화 통신 장치
제1도는 종래의 전전자 교환기에서 프로세서와 타임 슬롯 스위치를 이중화한 상태를 도시한 블록도.
제2도는 본 발명에 따른 전전자 교환기의 프로세서와 디바이스간 통신 장치의 블록도.
제3도는 본 발명에 따른 전전자 교환기의 프로세서와 디바이스간 통신 장치에서 액티브/스탠바이 신호의 연결 상태를 도시한 도면.
제4도는 본 발명에 따른 전전자 교환기의 프로세서와 디바이스간 통신 장치에서의 상태 천이도.
* 도면의 주요부분에 대한 부호의 설명
P1,P2 : 프로세서 S1,S2 : 타임 슬롯 스위치
본 발명은 전전자 교환기에 관한 것으로서, 더욱 상세하게는 프로세서와 텔레포니 디바이스(Telepony Device)간의 통신을 타임 슬롯 방식으로 구현한 전전자 교환기에서 이 통신로를 이중화한 전전자 교환기의 프로세서와 디바이스간 이중화 통신 장치에 관한 것이다.
전전자 교환기는 일반적으로 두 개의 프로세서 레벨 즉 상위 레벨인 T 그룹 프로세서와 하이 레벨 프로세서인 B/D 그룹 프로세서로 구성된다. T 그룹 프로세서들은 T 버스를 공유하게 구성되고 이들간에는 상호 평형 관계를 형성하며 B/D 버스를 공유하는 B 프로세서 및 D 프로세서와는 수직 관계를 형성하도록 되어 있다.
하위 레벨인 B 프로세서는 가입자 회로, 트렁크 회로 및 각종 신호 장치를 포함하는 텔레포니(Telepony) 장치를 직접 제어하며, D 프로세서는 마그네틱 테이프 드라이버, 디스크 드라이버 및 CRT 등의 유지 보수용 시스템 주변 장치를 제어하고 모분구간의 통신 및 경보 기능도 제어하게 구성되어 있다.
상위 레벨 T 프로세서는 하위 레벨인 B 프로세서 및 D 프로세서로부터 발생된 각종 신호를 기준으로 기능적으로 분산된 전 T 프로세서 유니트에서 각각 전반적인 호처리 기능과 시스템의 MA 기능을 수행하며 그 결과를 다시 B 프로세서 및 D 프로세서로 전송하므로써 전체 기능 교환이 이루어진다.
이와 같이 전전자 교환기에서는 다수개의 프로세서들을 구비하고 있으며, 특히 하위 프로세서 즉, B 프로세서 및 D 프로세서들은 상술한 바와 같이 각종 디바이스들에/로부터 정보의 송수신이 요하게 된다. 이러한 하위 프로세서와 디바이스들간의 정보 교환의 통화로로서 종래에는 일반적인 버스를 사용하여 구현하였다.
그러나, 이와 같이 버스를 이용하여 프로세서와 디바이스들간의 정보 교환로를 형성하게 되는 경우에는 프로세서와 연결되는 디바이스들의 숫자가 한정된다는 문제가 있게 된다. 즉, 버스를 이용한 통신은 버스를 통하여 통신한 디바디스가 별도의 어드레스를 통하여 지정되어야 하는 바, 그 구성이 복잡하고, 어드레스의 지정 문제 등에 의하여 프로세서와 연결되는 디바이스의 수가 한정된다는 문제가 있었다.
본 발명자는 이러한 문제를 해결하기 위하여 전전자 교환기의 프로세서와 디바이스간 통신 장치(출원번호 제96-20140호)를 출원하였다. 이 출원에서 본 발명자는 프로세서와 디바이스간에 타임 슬롯 스위치를 구성하므로써 타임 슬롯 방식으로 프로세서와 디바이스들간의 통신을 행하도록 하였다.
한편, 전전자 교환기에 있어서 프로세서와 디바이스간의 안전한 통화로 확보가 요망되며 이에 따라 프로세서와 타임 슬롯 스위치간의 이중화가 요망된다.
이러한 이중화는 제1도에서 도시된 바와 같이 두 개의 프로세서(P1,P2)와 두 개의 타임 슬롯 스위치(S1,S2)를 구성하고, 이들을 각각 1쌍으로 배치하므로써 어느 한쌍의 프로세서 또는 타임 슬롯 스위치(예컨데 P1,S1)의 이상시 나머지 한쌍의 프로세서와 타임 슬롯 스위치(P2,S2)를 이용하도록 하는 것이 통상적인 전전자 교환기에서의 구성이다.
그러나, 이와 같은 이중화에서는 한쌍의 프로세서 및 타임 슬롯 스위치(P2,S2)의 이상시에 다른 한쌍(P2,S2)으로의 변환하게 되면 프로세서(P1,S2)간에 통신중인 데이터의 연속성이 소실된다는 문제가 발생한다.
본 발명은 이러한 문제를 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 통신중인 데이터의 연속성을 유지할 수 있게 프로세서와 타임 슬롯 스위치를 이중화한 전전자 교환기의 프로세서와 디바이스간 이중화 통신 장치를 제공하는데 있다.
본 발명에 따른 전전자 교환기의 프로세서와 디바이스간 이중화 XDHTLS 장치는, 동일한 기능을 행하는 제1, 제2의 프로세서가 동일한 기능의 제1, 제2의 타임 슬롯 스위치를 통하여 텔레포니 디바이스들과 통신하는 전전자 교환기에 있어서, 프로세서들은 제1, 제2포트를 통하여 제1, 제2 타임 슬롯 스위치에 각각 연결되고, 통신 가능 여부를 알리는 액티브/스탠바이 신호를 각각 출력하며, 제1, 제2 타임 슬롯 스위치로부터 각각 인가되는 액티브/스탠바이 신호에 따라 통신할 제1 또는 제2 포트를 선택하도록 구성되며; 제1, 제2 타임 슬롯 스위치들은 제1, 제2 호트를 통하여 제1, 제2 프로세서에 각각 연결되고, 통신 가능 여부를 알리는 액티브/스탠바이 신호를 각각 출력하며, 제1, 제2 프로세서로부터 각각 인가되는 액티브/스탠바이 신호에 따라 통신할 제1 또는 제2 포트를 선택하도록 구성한다.
이하, 본 발명의 일 실시예를 첨부된 도면에 따라 상세히 설명한다.
제2도는 본 발명의 따른 전전자 교환기의 프로세서와 디바이스간 이중화 통신 장치의 구조도로서, 도시된 바와 같이 동일한 기능을 행하는 두 개의 프로세서(P1,P2) 및 두 개의 타임 슬롯 스위치(S1,S2)가 크로스(Cross)방식으로 연결되어 각각 액티브(Active)/스탠바이(Standby)로서 동작한다. 이에 따라서, 각 프로세서(P1,P2) 및 타임 슬롯 스위치(S1,S2)는 액티브와의 통신을 이루어야 하며, 상대방의 상태를 서로 감지하므로써 통신 경로를 설정하여야 할 것이다.
제2도에서는 신호(Tx)는 프로세서(P1,P2)로부터 타임 슬롯 스위치(S1,S2)로 가는 모든 신호, 즉, 송신 데이터, 송신 클럭 및 프레임 동기 신호를 의미하며, 신호(Tx)는 타임 슬롯 스위치(S1,S2)로부터 프로세서(P1,P2)로 전송되어 오는 모든 신호 즉, 수신 데이커, 수신 클럭 및 수신 프레임 동기 신호를 의미한다.
여기서, 프로세서(P1,P2) 및 타임 슬롯 스위치(S1,S2)는 상초 수신되는 액티브/스탠바이 신호에 따라 경로를 선택하여야 하며, 제3도에서는 프로세서(P1,P2) 및 타임 슬롯 스위치(S1,S2)가 포트(A,B)를 통하여 액티브/스탠바이 신호(P ACT-A),(P ACT-B), (S ACT-A), (S ACT-B)의 송수신 상태를 도시한 도면이다.
여기서 액티브/스탠바이 신호(P ACT-A)가 로직 0일 때에는 프로세서(P1,P2)가 포트(A)를 통하여 송수신하는 상태(액티브 상태)임을 의미하며, 로직 1일 때에는 포트(A)가 스탠바이 상태임을 의미한다.
마찬가지로, 액티브/스탠바이 신호(P ACT-B)가 로직 0일 때에는 프로세서(P1,P2)가 포트(B)를 통하여 송수신하는 상태(액티브 상태)임을 의미하며, 로직 1일 때에는 포트(B)가 스탠바이 상태임을 의미한다.
또한, 액티브/스탠바이 신호(S ACT-A)가 로직 0일때에는 타임 슬롯 스위치(S1,S2)가 포트(B)를 통하여 송수신 하는 상태임을 의미하여, 로직 1일때에는 포트(B)가 스탠바이 상태임을 의미한다.
제4도에서는 상술한 액티브/스탠바이 신호(P ACT-A), (P ACT-B), (S ACT-A), (S ACT-B)에 따라 타임 슬롯 스위치(S1,S2)가 입출력 포트(A,B)를 선택하는 상태 천이도가 도시되어 있다.
천이도에 도시된 바와 같이 액티브/스탠바이 신호(P ACT-A)가 액티브 상태 즉, 0 상태이고, (P ACT-B)가 스탠바이 상태 즉, 1 상태일 때(이를 제1상태라 칭한다.)에 타임 슬롯 스위치(S1,S2)는 포트(A)를 선택한다. 즉, 제1상태는 프로세서(P1)가 액티브 상태이고, 프로세서(P2)는 스탠바이 상태이며, 이때, 타임 슬롯 스위치(S1,S2)는 포트(A)를 통하여 프로세서(P1)와 데이터 통신이 가능하게 되는 것이다.
이와 같이 포트(A)가 설정되며, 액티브/스탠바이 신호(P ACT-A)가 액티브 상태 즉, 0 상태이고, (P ACT-B)가 스탠바이 상태 즉, 1상태일 때외에 액티브/스탠바이 신호(P ACT-A, P ACT-B)가 모두 액티브 상태(이하, 제2상태라 함)와 액티브/스탠바이 신호(P ACT-A, P ACT-B)가 모드 스탠바이 상태(이하, 제3상태라 함)로 천이하는 경우에도 포트(A)는 변경되지 않는다.
즉, 제2상태에서는 포트(A,B)가 모두 스탠바이 상태이고, 제3상태는 프로세서(P1,P2)가 모두 액티브 상태이므로 기설정된 포트(A)를 굳이 변경시킬 필요가 없기 때문이다.
그러나, 상술한 1,2,3 상태에서 액티브/스탠바이 신호(P ACT-A)가 스탠바이 상태 즉, 1 상태이고, (P ACT-B)가 액티브 상태 즉, 0 상태(이를 제4상태라 칭한다.)로 변경되면 타임 슬롯 스위치(S1,S2)는 포트(B)를 선택한다. 즉, 제4상태에서는 프로세서(P1)가 스탠바이 상태이고, 프로세서(P2)가 액티브 상태이므로 타임 슬롯 스위치(S1,S2)는 포트(B)를 통하여 프로세서(P2)와 데이터 통신이 가능하게 되는 것이다.
이와 같이 포트(B)가 설정되면, 액티브/스탠바이 신호(P ACT-A, P ACT-B)가 모두 액티브 상태(이하, 제5상태라 함)와 액티브/스탠바이 신호(P ACT-A, P ACT-B)가 모든 스탠바이 상태(이하, 제6상태라 함)로 천이하는 경우에도 포트(B)는 변경되지 않는다.
즉, 제5상태에서는 프로세서(P1,P2)가 모두 스탠바이 상태이고, 제6상태는 프로세서(P1,P2)가 모두 액티브 상태이므로 기설정된 선택된 포트(B)를 굳이 변경시킬 필요가 없기 때문이다.
따라서, 타임 슬롯 스위치(S1,S2)는 프로세서(P1,P2)의 상태(액트브인지 스탠바이인지)에 따라 포트(A,B)를 선택하게 되므로 프로세서(P1,P2)들중 하나가 고장난 경우에도 프로세서(P1 또는 P2)와 디바이스들간의 통신을 가능하게 하는 것이다.
프로세서(P1,P2)들측에서도 타임 슬롯 스위치(S1,S2)의 액티브/스탠바이 신호(S ACT-A, S ACT-B)에 따라 포트(A,B)를 선택하게 되며, 포트(A,B)의 선택은 제3도에 도시된 타임 슬롯 스위치(S1,S2)의 천이도와 동일하다. 즉, 프로세서(P1,P2)역시 타임 슬롯 스위치(S1,S2)의 상태(액티브 또는 스탠바이 상태)에 따라 포트(A,B)를 결정하므로서 타임 슬롯 스위치(S1,S2)들중 하나가 고장난 경우에도 텔레포니 디바이스들과의 통신이 가능하고, 통신중인 데이터의 연속성을 유지할 수 있는 것이다.
즉, 본 발명은 프로세서와 타임 슬롯 스위치를 이중화하는 한편, 두 개의 프로세서는 두 개의 타임 슬롯 스위치들과 선택적으로 통신할 수 있는 구성을 가지므로써 통신중인 데이터의 연속성을 유지할 수 있는 효과가 있다.

Claims (4)

  1. 동일한 기능을 행하는 제1, 제2의 포트(A,B)가 동일한 기능의 제1, 제2의 타임 슬롯 스위치(S1,S2)를 통하여 텔레포니 디바이스들과 통신하는 전전자 교환기에 있어서, 상기 프로세서(P1,P2)들은 포트(A,B)를 통하여 상기 타임 슬롯 스위치(S1,S2)에 각각 연결되고, 통신가능 여부를 알리는 액티브/스탠바이 신호(P ACT-A, P ACT-B)를 각각 출력하며, 상기 타임 슬롯 스위치(S1,S2)로부터 각각 인가되는 액티브/스탠바이 신호(S ACT-A, S ACT-B)에 따라 통신할 포트(A,B)를 선택하도록 구성되며; 상기 타임 슬롯 스위치(S1,S2)들은 포트(A,B)를 통하여 상기 프로세서(P1,P2)에 각각 연결되고, 통신가능 여부를 알리는 액티브/스탠바이 신호(S ACT-A, S ACT-B)를 각각 출력하며, 상기 프로세서(P1,P2)로부터 각각 인가되믐 액티브/스탠바이 신호(P ACT-A, P ACT-B)에 따라 통신할 포트(A,B)를 선택하도록 구성한 전전자 교환기의 프로세서와 디바이스간 이중화 통신 장치.
  2. 제1항에 있어서, 상기 프로세서(P1,P2) 및 타임 슬롯 스위치(S1,S2)는, 상기 액티브/스탠바이 신호(P ACT-A),(S ACT-A)가 액티브 상태이고, (P ACT-B),(S ACT-B)가 스탠바이 상태일 때 포트(A)를 선택하고, 상기 액티브/스탠바이 신호(P ACT-A),(S ACT-A)가 스탠바이 상태이고, (P ACT-B),(S ACT-B)가 액티브 상태일 때 포트(B)를 선택하게 구성한 전전자 교환기의 프로세서와 디바이스간 이중화 통신 장치.
  3. 제2항에 있어서, 상기 프로세서(P1,P2) 및 타임 슬롯 스위치(S1,S2)는, 상기 포트(A)의 선택후 상기 액티브/스탠바이 신호(P ACT-A),(S ACT-A)가 모두 액티브 상태, 상기 액티브/스탠바이 신호(P ACT-A),(S ACT-A)가 모두 스탠바이 상태, 상기 액티브/스탠바이 신호(P ACT-A),(S ACT-A)가 모두 액티브이고 상기 액티브/스탠바이 신호(P ACT-B),(S ACT-B)가 스탠바이 상태들중 어느 한 상태로 천이하여도 선택된 포트(A)를 변경하지 않는 전전자 교환기의 프로세서와 디바이스간 이중화 통신 장치.
  4. 제2항 또는 제3항에 있어서, 상기 프로세서(P1,P2) 및 타임 슬롯 스위치(S1,S2)는, 상기 포트(A)의 선택후 상기 액티브/스탠바이 신호(P ACT-A),(S ACT-A)가 모두 액티브 상태, 상기 액티브/스탠바이 신호(P ACT-A),(S ACT-A)가 모두 스탠바이 상태, 상기 액티브/스탠바이 신호(P ACT-A),(S ACT-A)가 모두 스탠바이이고 상기 액티브/스탠바이 신호(P ACT-B),(S ACT-B)가 액티브 상태들 중 어느 한 상태로 천이하여도 선택된 포트(B)를 변경하지 않는 전전자 교환기의 프로세서와 디바이스간 이중화 통신 장치.
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* Cited by examiner, † Cited by third party
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KR20240144517A (ko) 2023-03-22 2024-10-02 중앙대학교 산학협력단 초기 압출 재료 처리와 면가공 처리가 가능한 3차원 콘크리트 프린팅 시스템 및 프린팅 방법

Cited By (1)

* Cited by examiner, † Cited by third party
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KR20240144517A (ko) 2023-03-22 2024-10-02 중앙대학교 산학협력단 초기 압출 재료 처리와 면가공 처리가 가능한 3차원 콘크리트 프린팅 시스템 및 프린팅 방법

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