KR100197437B1 - 전전자 교환기의 프로세서와 디바이스간 통신 장치 - Google Patents

Abstract

본 발명은 다수의 디바이스(D1-Dn)들과의 통신을 위한 전전자 교환기내 장치에 관한 것으로서, 상기 디바이스(D1-Dn)들에 송신할 데이터들이 타임 슬롯별로 분할하여 출력하며, 입력되는 타임 슬롯 데이터들의 순서에 따라 해당 데이터를 송신한 디비이스의 검출이 가능한 프로세서(1)와; 상기 프로세서(1)로부터 인가되는 타임 슬롯을 입력 순서에 따라 상기 디바이스들에 순차적으로 인가하며, 상기 디바이스(D1-Dn)들로부터 인가되는 데이터들을 타임 슬롯별로 입력하여 상기 프로세서(1)에 인가하는 타임 슬롯 스위치(2)를 구비한다.

즉, 본 발명은 전전자 교환기에서 프로세서와 디바이스들간의 통신을 종래와 같이 버스 구조를 사용하지 않고, 타임 슬롯 방식을 사용하여 구현하였으므로 별도의 어드레스 라인의 사용이 필요없게 되며, 하나의 프로세서와의 통신을 위한 디바이스들의 수는 타임 슬롯 수에따라 확장이 가능하다는 효과가 있다.

Description

전전자 교환기의 프로세서와 디바이스간 통신 장치

제1도는 본 발명에 따른 전전자 교환기의 프로세서와 디바이스간 통신 장치의 블럭도.

* 도면의 주요부분에 대한 부호의 설명

1 : 프로세서 2 : 타임 슬롯 스위치

D1-Dn : 디바이스

본 발명은 전전자 교환기에 관한 것으로서, 더욱 상세하게는 전전자 교환기에 구성되는 프로세서간의 통신을 타임 슬롯 방식으로 구현한 전전자 교환기의 프로세서와 디바이스간 통신 장치에 관한 것이다.

전전자 교환기는 일반적으로 두 개의 프로세서 레벨 즉 상위레벨인 T 그룹 프로세서와 하위 레벨 프로세서인 D/B 그룹 프로세서로 구성된다. T 그룹 프로세서들은 T 버스를 공유하게 구성되고 이들 간에 상호 평형 관계를 형성하며 D/B 버스를 공유하는 B프로세서 및 D 프로세서와는 수직 관계를 형성하도록 되어 있다.

하위 레벨인 B 프로세서는 가입자 회로, 트렁크 회로 및 각종 신호 장치를 포함하는 텔레포니(Telepony) 장치를 직접 제어하며, D 프로세서는 마그네틱 테이프 드라이버, 디스크 드라이버 및 CRT 등의 유지 보수용 시스템 주변 장치를 제어하고 모분구간의 통신 및 경보 기능도 제어하게 구성되어 있다.

상위 레벨 T 프로세서는 하위 레벨인 B 프로세서 및 D 프로세서로부터 발생된 각종 신호를 기준으로 기능적으로 분산된 전 T 프로세서 유니트에서 각각 전반적인 호처리 기능과 시스템의 MA 기능을 수행하며 그 결과를 다시 B 프로세서 및 D 프로세서로 전송하므로써 전체기능 교환이 이루어진다.

이와 같이 전전자 교환기에서는 다수개의 프로세서들을 구비하고 있으며, 특히 하위 프로세서 즉, B 프로세서 및 D 프로세서들은 상술한 바와 같이 각종 디바이스들에/로부터 정보의 송수신이 요하게 된다. 이러한 하위 프로세서와 디바이스들간의 정보 교환의 통화로로서 종래에는 일반적인 버스를 사용하여 구현하였다.

그러나, 이와 같이 버스를 이용하여 프로세서와 디아비스들간의 정보 교환로를 형성하게 되는 경우에는 프로세서와 연결되는 디바이스들의 숫자가 한정된다는 문제가 있게 된다. 즉, 버스를 이용한 통신은 버스를 통하여 통신할 디바이스가 별도의 어드레스를 통하여 지정되어야 하는 바, 그 구성이 복잡하고, 어드레스의 지정 문제 등에 의하여 프로세서와 연결되는 디바이스의 수가 한정된다는 문제가 있었다.

본 발명은 이러한 문제를 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 프로세서와 디바이스들간의 통신을 타임 슬롯 방식을 이용하여 구성한 전전자 교환기의 프로세서와 디바이스간 통신 장치를 제공하는데 있다.

본 발명의 따른 전전자 교환기의 프로세서와 디바이스간 통신 장치는, 다수의 다바이스들과 통신을 위한 전전자 교환기의 프로세서간 장치로서, 디바이스들에 송신할 데이터들을 타임 슬롯별로 분할하여 출력하며, 입력되는 타임 슬롯 데이터들의 순서에 따라 해당 데이터를 송신한 디바이스의 검출이 가능한 프로세서와; 프로세서로부터 인가되는 타임 슬롯을 입력 순서에 따라 상기 디바이스들에 순차적으로 인가하며, 디바이스들로부터 인가되는 데이터들을 타임 슬롯별로 입력하여 상기 프로세서에 인가하는 타임 슬롯 스위치를 포함한다.

이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

도면은 본 발명에 따른 전전자 교환기의 프로세서와 디바이스간 통신 장치의 블록도로서, 도시된 바와 같이 프로세서(1)와 다수개의 디바이스(D1-Dn)들은 타임 슬롯 스위치(2)를 통하여 연결되어 있다.

여기서, 프로세서(1)는 상술한 바와 같이 디바이스(D1-Dn)들 각각에 송신할 데이터들을 일렬로 타임 슬롯 스위치(2)에 인가하며, 타임 슬롯 스위치(2)는 이 데이터들을 타임 슬롯화하여 해당하는 디바이스(D1-Dn)들에 인가하게 된다.

즉, 프로세서(1)들은 디바이스(D1-Dn)들에 각각 인가할 데이터들을 타임 슬롯 형식으로(본 실시예에서는 디바이스(D1-Dn)들이 n개 형성되어 있으므로 프로세서(1)는 n개의 슬롯으로 구성되는 타임 슬롯을 형성하여야 할 것이다.) 타임 슬롯 스위치(2)에 인가하게 되며, 타임 슬롯 스위치(2)들은 이 데이터들을 타임 슬롯별로 분할하여 디바이스(D1-Dn)들에 순차적으로 인가하는 것이다. 즉, 타임 슬롯 스위치(2)는 첫 번째 타임 슬롯은 첫 번째 디바이스(D1)에 두 번재 타임 슬롯은 두 번재 디바이스(D2)에 인가되도록 타임 슬롯들을 분할하고, 분할된 이 타임 슬롯들을 해당 디바이스(D1-Dn)에 전송하는 것이다.

따라서, 본 발명을 구현하는데 있어서는 프로세서들이 송신하는 데이터들의 타임 슬롯들과 타임 슬롯 스위치(2)의 스위칭 시간이 매칭되어야 할 것이며, 이러한 구성을 구현하는데에시는 본 발명의 기술 분야에서 통상의 지식을 가진 자는 용이한 기술인 바, 부가적인 설명은 하지 않았다.

또한, 디바이스(D1-Dn)들의 데이터들 역시 타임 슬롯 스위치(2)를 통하여 프로세서(1)에 인가되며 이 과정은 상술한 과정의 역순이 될 것이다.

즉, 타임 슬롯 스위치(2)는 디바이스(D1-Dn)들이 데이터를 타임 슬롯별로 입력하고 이 데이터들을 시리얼(selial)로 프로세서(1)에 인가하는 것이다. 프로세서(1)는 시리얼로 입력된 데이터를 타임 슬롯별로 분할이 가능하므로 슬롯 형태의 각각의 데이터가 어느 디바이스(D1-Dn)로부터 인가된 것인지를 검출할 수 있으며 이 기술은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게는 극히 용이한 기술인 바, 구체적 설명을 생략하였다.

즉, 본 발명은 전전자 교환기의 프로세서와 디바이스들간의 통신을 종래와 같이 버스 구조를 사용하지 않고, 타임 슬롯 방식을 사용하여 구현하였으므로 별도의 어드레스 라인의 사용이 필요없게 되며, 하나의 프로세서와의 통신을 위한 디바이스들의 수는 타임 슬롯 수에 따라 확장이 가능하다는 효과가 있다.

Claims (1)

1. 다수의 디바이스(D1-Dn)들과의 통신을 위한 전전자 교환기내 장치로서, 상기 디바이스(D1-Dn)들에 송신할 데이터들을 타임 슬롯별로 분할하여 출력하며, 입력되는 타임 슬롯 데이터들의 순서에 따라 해당 데이터를 송신한 디바이스의 검출이 가능한 프로세서(1)와; 상기 프로세서(1)로부터 인가되는 타임 슬롯 입력 순서에 따라 상기 디바이스들에 순차적으로 인가하며, 상기 디바이스(D1-Dn)들로부터 인가되는 데이터들을 타임 슬롯별로 입력하여 상기 프로세서(1)에 인가하는 타임 슬롯 스위치(2)를 구비하는 전전자 교환기의 프로세서와 디바이스간 통신 장치.