JPH10322183A - 出力回路 - Google Patents
出力回路Info
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- JPH10322183A JPH10322183A JP9141082A JP14108297A JPH10322183A JP H10322183 A JPH10322183 A JP H10322183A JP 9141082 A JP9141082 A JP 9141082A JP 14108297 A JP14108297 A JP 14108297A JP H10322183 A JPH10322183 A JP H10322183A
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- potential
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Abstract
(57)【要約】
【課題】 低レベル出力を発生する時に出力トランジス
タが飽和状態にならず、且つ低レベル出力を低電圧化す
ることの可能な出力回路を提供する。 【解決手段】 ベースを入力端とし、エミッタを低電位
側電源線５に接続し、コレクタを定電流源ＩC2を介して
高電位側電源線３に接続したＮＰＮ型トランジスタＱ５
と、エミッタを前記トランジスタＱ５のコレクタに接続
し、コレクタを前記低電位側電源線５に接続し、ベース
を出力端子４に接続したＰＮＰ型トランジスタＱ７と、
ベースを第１の抵抗Ｒ２を介して前記トランジスタＱ５
のコレクタと前記トランジスタＱ７のエミッタの接続点
に接続し、エミッタを前記低電位側電源線５に接続し、
コレクタを前記第２の抵抗Ｒ１を介して前記高電位側電
源線３に接続すると共に前記出力端子４に接続したＮＰ
Ｎ型トランジスタＱ６とで出力回路を構成する。
タが飽和状態にならず、且つ低レベル出力を低電圧化す
ることの可能な出力回路を提供する。 【解決手段】 ベースを入力端とし、エミッタを低電位
側電源線５に接続し、コレクタを定電流源ＩC2を介して
高電位側電源線３に接続したＮＰＮ型トランジスタＱ５
と、エミッタを前記トランジスタＱ５のコレクタに接続
し、コレクタを前記低電位側電源線５に接続し、ベース
を出力端子４に接続したＰＮＰ型トランジスタＱ７と、
ベースを第１の抵抗Ｒ２を介して前記トランジスタＱ５
のコレクタと前記トランジスタＱ７のエミッタの接続点
に接続し、エミッタを前記低電位側電源線５に接続し、
コレクタを前記第２の抵抗Ｒ１を介して前記高電位側電
源線３に接続すると共に前記出力端子４に接続したＮＰ
Ｎ型トランジスタＱ６とで出力回路を構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、トランジスタを
用いた半導体集積回路からなる非飽和型の出力回路に関
する。
用いた半導体集積回路からなる非飽和型の出力回路に関
する。
【０００２】
【従来の技術】従来、トランジスタを用いた半導体集積
回路からなる非飽和型の出力回路としては、例えばコン
パレータ回路に用いたものとして、図５に示すような構
成のものが知られている（特開平５−３１５９１９号公
報参照）。図５において、101は差動増幅回路で、102
は出力回路であり、該差動増幅回路101 は、ＰＮＰ型ト
ランジスタＱ１のベースを非反転入力端子１とし、且つ
ＰＮＰ型トランジスタＱ２のベースを反転入力端子２と
し、これらのトランジスタＱ１及びトランジスタＱ２に
よる差動部と、ＮＰＮ型トランジスタＱ３及びＮＰＮ型
トランジスタＱ４によるカレントミラーと、前記差動部
に電流を供給する定電流源ＩC1とで構成されている。ま
た、出力回路102 は、ベースを前記差動増幅回路101 の
出力を受ける入力端とし、エミッタを低電位側電源線５
に接続し、コレクタをダイオードＤ１のアノードに接続
したＮＰＮ型トランジスタＱ５と、アノードを前記トラ
ンジスタＱ５のコレクタに接続し、カソードを定電流源
ＩC2を介して高電位側電源線３に接続したダイオードＤ
１と、ベースを前記ダイオードＤ１のカソードに接続
し、コレクタを前記高電位側電源線３に接続し、エミッ
タを出力端子４に接続したＮＰＮ型トランジスタＱ９
と、ベースを前記トランジスタＱ５のコレクタとダイオ
ードＤ１のアノードとの接続点に接続し、エミッタを低
電位側電源線５に接続し、コレクタを出力抵抗Ｒ１を介
して高電位側電源線３に接続すると共に前記出力端子４
に接続したＮＰＮ型トランジスタＱ６とで構成されてい
る。
回路からなる非飽和型の出力回路としては、例えばコン
パレータ回路に用いたものとして、図５に示すような構
成のものが知られている（特開平５−３１５９１９号公
報参照）。図５において、101は差動増幅回路で、102
は出力回路であり、該差動増幅回路101 は、ＰＮＰ型ト
ランジスタＱ１のベースを非反転入力端子１とし、且つ
ＰＮＰ型トランジスタＱ２のベースを反転入力端子２と
し、これらのトランジスタＱ１及びトランジスタＱ２に
よる差動部と、ＮＰＮ型トランジスタＱ３及びＮＰＮ型
トランジスタＱ４によるカレントミラーと、前記差動部
に電流を供給する定電流源ＩC1とで構成されている。ま
た、出力回路102 は、ベースを前記差動増幅回路101 の
出力を受ける入力端とし、エミッタを低電位側電源線５
に接続し、コレクタをダイオードＤ１のアノードに接続
したＮＰＮ型トランジスタＱ５と、アノードを前記トラ
ンジスタＱ５のコレクタに接続し、カソードを定電流源
ＩC2を介して高電位側電源線３に接続したダイオードＤ
１と、ベースを前記ダイオードＤ１のカソードに接続
し、コレクタを前記高電位側電源線３に接続し、エミッ
タを出力端子４に接続したＮＰＮ型トランジスタＱ９
と、ベースを前記トランジスタＱ５のコレクタとダイオ
ードＤ１のアノードとの接続点に接続し、エミッタを低
電位側電源線５に接続し、コレクタを出力抵抗Ｒ１を介
して高電位側電源線３に接続すると共に前記出力端子４
に接続したＮＰＮ型トランジスタＱ６とで構成されてい
る。
【０００３】次に、このように構成されたコンパレータ
回路における出力回路の動作態様について説明する。非
反転入力端子１の電位が反転入力端子２の電位より高く
なると、トランジスタＱ２がオンし、トランジスタＱ１
がオフする。そして、トランジスタＱ５のベース電位が
上がり、このトランジスタＱ５がオンする。これによ
り、トランジスタＱ６，Ｑ９は、それぞれのベース電位
が下がりオフする。その結果、出力抵抗Ｒ１には電流が
流れず、出力端子４の電位は高電位側電源線３の電位と
等しくなる。
回路における出力回路の動作態様について説明する。非
反転入力端子１の電位が反転入力端子２の電位より高く
なると、トランジスタＱ２がオンし、トランジスタＱ１
がオフする。そして、トランジスタＱ５のベース電位が
上がり、このトランジスタＱ５がオンする。これによ
り、トランジスタＱ６，Ｑ９は、それぞれのベース電位
が下がりオフする。その結果、出力抵抗Ｒ１には電流が
流れず、出力端子４の電位は高電位側電源線３の電位と
等しくなる。
【０００４】一方、非反転入力端子１の電位が反転入力
端子２の電位より低くなると、トランジスタＱ１がオン
し、トランジスタＱ２がオフする。そして、トランジス
タＱ５のベース電位が下がり、このトランジスタＱ５が
オフする。これにより、トランジスタＱ６，Ｑ９は、そ
れぞれのベース電位が上がりオンする。この時、出力端
子４の電位ＶOUT は、トランジスタＱ６のベース・エミ
ッタ間電圧をＶBEQ6とし、ダイオードＤ１の順方向電圧
をＶFD1 ，トランジスタＱ９のベース・エミッタ間電圧
をＶBEQ9，低電位側電源線５の電位をＶEEとすると、次
式（１）で表される。 ＶOUT ＝ＶBEQ6＋ＶFD1 −ＶBEQ9＋ＶEE ・・・・・（１）
端子２の電位より低くなると、トランジスタＱ１がオン
し、トランジスタＱ２がオフする。そして、トランジス
タＱ５のベース電位が下がり、このトランジスタＱ５が
オフする。これにより、トランジスタＱ６，Ｑ９は、そ
れぞれのベース電位が上がりオンする。この時、出力端
子４の電位ＶOUT は、トランジスタＱ６のベース・エミ
ッタ間電圧をＶBEQ6とし、ダイオードＤ１の順方向電圧
をＶFD1 ，トランジスタＱ９のベース・エミッタ間電圧
をＶBEQ9，低電位側電源線５の電位をＶEEとすると、次
式（１）で表される。 ＶOUT ＝ＶBEQ6＋ＶFD1 −ＶBEQ9＋ＶEE ・・・・・（１）
【０００５】ここで，ダイオードＤ１にＣＢショート型
のダイオードを用いることにより、次式（２）が得られ
る。 ＶBEQ6＝ＶFD1 ＝ＶBEQ9＝ 0.7Ｖ ・・・・・・・・（２） したがって、（１），（２）式より、次式（３）が成立
する。 ＶOUT ＝ＶBEQ6＋ＶEE ・・・・・・・・・・・・（３） つまり、トランジスタＱ６のコレクタの電位がベースの
電位とほぼ等しくなるので、トランジスタＱ６は飽和し
ない。
のダイオードを用いることにより、次式（２）が得られ
る。 ＶBEQ6＝ＶFD1 ＝ＶBEQ9＝ 0.7Ｖ ・・・・・・・・（２） したがって、（１），（２）式より、次式（３）が成立
する。 ＶOUT ＝ＶBEQ6＋ＶEE ・・・・・・・・・・・・（３） つまり、トランジスタＱ６のコレクタの電位がベースの
電位とほぼ等しくなるので、トランジスタＱ６は飽和し
ない。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の非飽和型の出力回路においては、ＴＴＬの入力電圧
の規格（低レベル： 0.8Ｖ以下、高レベル： 2.0Ｖ以
上）に対応するための低レベル出力の低電圧化を行って
低レベル出力を発生する時に、出力トランジスタが飽和
状態となって、寄生トランジスタが動作し、半導体装置
における基板領域に寄生電流が流れてしまうことを防ぐ
という観点については、何も考慮がなされていない。特
に半導体集積回路を用いて構成した場合、出力トランジ
スタの飽和状態による寄生電流が、基板領域の電位を上
昇させ、ラッチアップ等の異常動作が発生する原因とな
る。例えば、低レベル出力時つまり非反転入力端子１の
電位が反転入力端子２の電位より低い場合に、出力端子
電位ＶOUT は、（３）式に示すとおりであり、トランジ
スタＱ６のベース・エミッタ間電圧ＶBEQ6によって決ま
る。通常トランジスタＱ６のベース・エミッタ間電圧Ｖ
BEQ6は、（２）式に示すとおりであるが、温度特性等を
考慮すると、一般に 0.9〜1.0 Ｖとなることがあり、こ
の場合、ＴＴＬの入力電圧の低レベルの規格を外れてし
まう。このため、ＴＴＬの低レベル電位を確保するに
は、低レベル出力を低電圧化する必要がある。
来の非飽和型の出力回路においては、ＴＴＬの入力電圧
の規格（低レベル： 0.8Ｖ以下、高レベル： 2.0Ｖ以
上）に対応するための低レベル出力の低電圧化を行って
低レベル出力を発生する時に、出力トランジスタが飽和
状態となって、寄生トランジスタが動作し、半導体装置
における基板領域に寄生電流が流れてしまうことを防ぐ
という観点については、何も考慮がなされていない。特
に半導体集積回路を用いて構成した場合、出力トランジ
スタの飽和状態による寄生電流が、基板領域の電位を上
昇させ、ラッチアップ等の異常動作が発生する原因とな
る。例えば、低レベル出力時つまり非反転入力端子１の
電位が反転入力端子２の電位より低い場合に、出力端子
電位ＶOUT は、（３）式に示すとおりであり、トランジ
スタＱ６のベース・エミッタ間電圧ＶBEQ6によって決ま
る。通常トランジスタＱ６のベース・エミッタ間電圧Ｖ
BEQ6は、（２）式に示すとおりであるが、温度特性等を
考慮すると、一般に 0.9〜1.0 Ｖとなることがあり、こ
の場合、ＴＴＬの入力電圧の低レベルの規格を外れてし
まう。このため、ＴＴＬの低レベル電位を確保するに
は、低レベル出力を低電圧化する必要がある。
【０００７】本発明は、この観点に着目してなされたも
ので、ＴＴＬの入力電圧の規格に対応する低レベル出力
を発生する時に出力トランジスタが飽和状態にならず、
且つ低レベル出力を低電圧化できるようにした出力回路
を提供することを目的とする。
ので、ＴＴＬの入力電圧の規格に対応する低レベル出力
を発生する時に出力トランジスタが飽和状態にならず、
且つ低レベル出力を低電圧化できるようにした出力回路
を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、ベースを入力端とし、エミ
ッタを第１の電源線に接続し、コレクタを定電流源を介
して第２の電源線に接続した第１のトランジスタと、エ
ミッタを前記第１のトランジスタのコレクタに接続し、
コレクタを前記第１の電源線に接続し、ベースを出力端
子に接続した第２のトランジスタと、ベースを第１の抵
抗を介して前記第１のトランジスタのコレクタと前記第
２のトランジスタのエミッタの接続点に接続し、エミッ
タを前記第１の電源線に接続し、コレクタを第２の抵抗
を介して前記第２の電源線に接続すると共に前記出力端
子に接続した第３のトランジスタとで出力回路を構成す
るものである。
め、請求項１記載の発明は、ベースを入力端とし、エミ
ッタを第１の電源線に接続し、コレクタを定電流源を介
して第２の電源線に接続した第１のトランジスタと、エ
ミッタを前記第１のトランジスタのコレクタに接続し、
コレクタを前記第１の電源線に接続し、ベースを出力端
子に接続した第２のトランジスタと、ベースを第１の抵
抗を介して前記第１のトランジスタのコレクタと前記第
２のトランジスタのエミッタの接続点に接続し、エミッ
タを前記第１の電源線に接続し、コレクタを第２の抵抗
を介して前記第２の電源線に接続すると共に前記出力端
子に接続した第３のトランジスタとで出力回路を構成す
るものである。
【０００９】このように構成した出力回路においては、
第３のトランジスタ（出力トランジスタ）のベース電流
と第１の抵抗から、第３のトランジスタのコレクタ電位
（出力電位）をほぼ決めることができるので、第１の抵
抗の値を適切な値に設定することにより、低レベル出力
を低電圧化し、且つ出力トランジスタである第３のトラ
ンジスタの飽和を防止することができる。
第３のトランジスタ（出力トランジスタ）のベース電流
と第１の抵抗から、第３のトランジスタのコレクタ電位
（出力電位）をほぼ決めることができるので、第１の抵
抗の値を適切な値に設定することにより、低レベル出力
を低電圧化し、且つ出力トランジスタである第３のトラ
ンジスタの飽和を防止することができる。
【００１０】また請求項２記載の発明は、ベースを入力
端とし、エミッタを第１の電源線に接続し、コレクタを
定電流源を介して第２の電源線に接続した第１のトラン
ジスタと、カソードを前記第１のトランジスタのコレク
タと前記定電流源の接続点に接続し、アノードを第２の
トランジスタのエミッタに接続したダイオードと、エミ
ッタを前記ダイオードのアノードに接続し、ベースを出
力端子に接続し、コレクタを前記第１の電源線に接続し
た第２のトランジスタと、コレクタを前記第２の電源線
に接続し、ベースを前記第１のトランジスタのコレクタ
と前記定電流源の接続点に接続し、エミッタを直列に接
続した第１及び第２の抵抗からなる直列接続抵抗体の一
端に接続した第３のトランジスタと、ベースを前記直列
接続抵抗体の共通接続点に接続し、エミッタを前記第１
の電源線に接続し、コレクタを第３の抵抗を介して前記
第２の電源線に接続すると共に前記出力端子に接続した
第４のトランジスタとを有し、前記直列接続抵抗体の他
端を前記第１の電源線に接続して出力回路を構成するも
のである。
端とし、エミッタを第１の電源線に接続し、コレクタを
定電流源を介して第２の電源線に接続した第１のトラン
ジスタと、カソードを前記第１のトランジスタのコレク
タと前記定電流源の接続点に接続し、アノードを第２の
トランジスタのエミッタに接続したダイオードと、エミ
ッタを前記ダイオードのアノードに接続し、ベースを出
力端子に接続し、コレクタを前記第１の電源線に接続し
た第２のトランジスタと、コレクタを前記第２の電源線
に接続し、ベースを前記第１のトランジスタのコレクタ
と前記定電流源の接続点に接続し、エミッタを直列に接
続した第１及び第２の抵抗からなる直列接続抵抗体の一
端に接続した第３のトランジスタと、ベースを前記直列
接続抵抗体の共通接続点に接続し、エミッタを前記第１
の電源線に接続し、コレクタを第３の抵抗を介して前記
第２の電源線に接続すると共に前記出力端子に接続した
第４のトランジスタとを有し、前記直列接続抵抗体の他
端を前記第１の電源線に接続して出力回路を構成するも
のである。
【００１１】このように構成した出力回路においては、
第４のトランジスタ（出力トランジスタ）のベース電流
及び第２の抵抗に流れる電流と第１の抵抗の値とから、
第４のトランジスタのコレクタ電位（出力電位）をほぼ
決めることができるので、第１の抵抗及び第２の抵抗を
適切な値に設定することにより、低レベル出力を低電圧
化し、且つ出力トランジスタである第４のトランジスタ
の飽和を防止することができ、また請求項１記載の発明
に係る出力回路より、高レベル出力時の消費電流を更に
低減することができる。
第４のトランジスタ（出力トランジスタ）のベース電流
及び第２の抵抗に流れる電流と第１の抵抗の値とから、
第４のトランジスタのコレクタ電位（出力電位）をほぼ
決めることができるので、第１の抵抗及び第２の抵抗を
適切な値に設定することにより、低レベル出力を低電圧
化し、且つ出力トランジスタである第４のトランジスタ
の飽和を防止することができ、また請求項１記載の発明
に係る出力回路より、高レベル出力時の消費電流を更に
低減することができる。
【００１２】
【発明の実施の形態】次に実施の形態について説明す
る。図１は、本発明に係る出力回路の第１の実施の形態
を用いたコンパレータ回路の構成を示す回路構成図で、
この実施の形態は、請求項１に係る発明に対応するもの
である。図１に示すコンパレータ回路は、差動増幅回路
11と出力回路12とから構成され、差動増幅回路11はＰＮ
Ｐ型トランジスタＱ１のベースを非反転入力端子１と
し、且つＰＮＰ型トランジスタＱ２のベースを反転入力
端子２とする、２つのトランジスタＱ１及びトランジス
タＱ２による差動部と、ＮＰＮ型トランジスタＱ３及び
ＮＰＮ型トランジスタＱ４によるカレントミラーと、差
動部に電流を供給する定電流源ＩC1とで構成されてい
る。出力回路12は、ベースが差動増幅回路11の出力端に
接続され、エミッタが低電位側電源線５に接続され、コ
レクタが定電流源ＩC2を介して高電位側電源線３に接続
されたＮＰＮ型トランジスタＱ５と、エミッタが前記ト
ランジスタＱ５のコレクタに接続され、コレクタが前記
低電位側電源線５に接続され、ベースが出力端子４に接
続されたＮＰＮ型トランジスタＱ７と、ベースが抵抗Ｒ
２を介して前記トランジスタＱ５のコレクタと前記トラ
ンジスタＱ７のエミッタの接続点に接続され、エミッタ
が前記低電位側電源線５に接続され、コレクタが抵抗Ｒ
１を介して前記高電位側電源線３に接続されると共に前
記出力端子４に接続されたＮＰＮ型トランジスタＱ６と
で構成されている。
る。図１は、本発明に係る出力回路の第１の実施の形態
を用いたコンパレータ回路の構成を示す回路構成図で、
この実施の形態は、請求項１に係る発明に対応するもの
である。図１に示すコンパレータ回路は、差動増幅回路
11と出力回路12とから構成され、差動増幅回路11はＰＮ
Ｐ型トランジスタＱ１のベースを非反転入力端子１と
し、且つＰＮＰ型トランジスタＱ２のベースを反転入力
端子２とする、２つのトランジスタＱ１及びトランジス
タＱ２による差動部と、ＮＰＮ型トランジスタＱ３及び
ＮＰＮ型トランジスタＱ４によるカレントミラーと、差
動部に電流を供給する定電流源ＩC1とで構成されてい
る。出力回路12は、ベースが差動増幅回路11の出力端に
接続され、エミッタが低電位側電源線５に接続され、コ
レクタが定電流源ＩC2を介して高電位側電源線３に接続
されたＮＰＮ型トランジスタＱ５と、エミッタが前記ト
ランジスタＱ５のコレクタに接続され、コレクタが前記
低電位側電源線５に接続され、ベースが出力端子４に接
続されたＮＰＮ型トランジスタＱ７と、ベースが抵抗Ｒ
２を介して前記トランジスタＱ５のコレクタと前記トラ
ンジスタＱ７のエミッタの接続点に接続され、エミッタ
が前記低電位側電源線５に接続され、コレクタが抵抗Ｒ
１を介して前記高電位側電源線３に接続されると共に前
記出力端子４に接続されたＮＰＮ型トランジスタＱ６と
で構成されている。
【００１３】次に、このように構成された本発明の第１
の実施の形態による出力回路を用いたコンパレータ回路
の動作について説明する。まず、非反転入力端子１の電
位が反転入力端子２の電位より高くなると、トランジス
タＱ２がオンし、トランジスタＱ１がオフする。そし
て、トランジスタＱ５のベース電位が上がり、このトラ
ンジスタＱ５がオンする。これにより、トランジスタＱ
６は、ベース電位が下がりオフし、トランジスタＱ７は
ベース電位よりエミッタ電位が下がりオフする。その結
果、出力抵抗Ｒ１には電流が流れず、出力端子４の電位
は高電位側電源線３の電位と等しくなる。
の実施の形態による出力回路を用いたコンパレータ回路
の動作について説明する。まず、非反転入力端子１の電
位が反転入力端子２の電位より高くなると、トランジス
タＱ２がオンし、トランジスタＱ１がオフする。そし
て、トランジスタＱ５のベース電位が上がり、このトラ
ンジスタＱ５がオンする。これにより、トランジスタＱ
６は、ベース電位が下がりオフし、トランジスタＱ７は
ベース電位よりエミッタ電位が下がりオフする。その結
果、出力抵抗Ｒ１には電流が流れず、出力端子４の電位
は高電位側電源線３の電位と等しくなる。
【００１４】また、非反転入力端子１の電位が反転入力
端子２の電位より低くなると、トランジスタＱ１がオン
し、トランジスタＱ２がオフする。そして、トランジス
タＱ５のベース電位が下がり、このトランジスタＱ５が
オフする。これにより、トランジスタＱ６はベース電位
が上がりオンし、トランジスタＱ７はベース電位よりエ
ミッタ電位が上がりオンする。この時、出力端子４の電
位ＶOUT は、トランジスタＱ６のベース・エミッタ間電
圧をＶBEQ6とし、トランジスタＱ６のベース電流をＩ
BQ6 とし、トランジスタＱ７のベース・エミッタ間電圧
をＶBEQ7とし、抵抗Ｒ２の抵抗値をＲ2 とし、低電位側
電源線５の電位をＶEEとすると、次式（４）で表され
る。 ＶOUT ＝ＶBEQ6＋Ｒ2 ×ＩBQ6 −ＶBEQ7＋ＶEE ・・・・・・・・（４） ここで、トランジスタＱ６，Ｑ７のベース・エミッタ間
電圧は、次式（５）に示すようにほぼ等しい。 ＶBEQ6≒ＶBEQ7 ・・・・・・・・・・（５）
端子２の電位より低くなると、トランジスタＱ１がオン
し、トランジスタＱ２がオフする。そして、トランジス
タＱ５のベース電位が下がり、このトランジスタＱ５が
オフする。これにより、トランジスタＱ６はベース電位
が上がりオンし、トランジスタＱ７はベース電位よりエ
ミッタ電位が上がりオンする。この時、出力端子４の電
位ＶOUT は、トランジスタＱ６のベース・エミッタ間電
圧をＶBEQ6とし、トランジスタＱ６のベース電流をＩ
BQ6 とし、トランジスタＱ７のベース・エミッタ間電圧
をＶBEQ7とし、抵抗Ｒ２の抵抗値をＲ2 とし、低電位側
電源線５の電位をＶEEとすると、次式（４）で表され
る。 ＶOUT ＝ＶBEQ6＋Ｒ2 ×ＩBQ6 −ＶBEQ7＋ＶEE ・・・・・・・・（４） ここで、トランジスタＱ６，Ｑ７のベース・エミッタ間
電圧は、次式（５）に示すようにほぼ等しい。 ＶBEQ6≒ＶBEQ7 ・・・・・・・・・・（５）
【００１５】また、この時のコンパレータ回路の出力電
流（トランジスタＱ６のコレクタ電流）をＩO とし、ト
ランジスタＱ６の順方向電流利得をβQ6とすると、トラ
ンジスタＱ６のベース電流ＩBQ6 は次式（６）で表され
る。 ＩBQ6 ≒ＩO ／βQ6 ・・・・・・・・（６） したがって、（４），（５），（６）式より、次式
（７）が成立する。 ＶOUT ≒Ｒ2 ×ＩO ／βQ6＋ＶEE ・・・・・・・・・・・・・・（７） ここで、トランジスタＱ６のコレクタ・エミッタ間電圧
をＶCEQ6とすると、次式（８）で表される。 ＶCEQ6≒Ｒ2 ×ＩO ／βQ6 ・・・・・・・・・・・・・・・・・（８） つまり、トランジスタＱ６のコレクタ・エミッタ間の電
圧が抵抗Ｒ２での降下電圧とほぼ等しくなるので、抵抗
Ｒ２を適切な値に設定することにより、トランジスタＱ
６の飽和を防止することができる。例えば、コンパレー
タの出力電流ＩOを10ｍＡ，トランジスタＱ６の順方向
電流利得βQ6を 100とすると、（８）式より ＶCEQ6≒Ｒ2 × 100μＡ となる。トランジスタＱ６のコレクタ・エミッタ間電圧
ＶCEQ6を 0.5Ｖ程度にするには、抵抗Ｒ２の値Ｒ2 を以
下の値に設定すればよいことになる。 Ｒ2 ≒ 0.5／ 100μ＝５ｋΩ
流（トランジスタＱ６のコレクタ電流）をＩO とし、ト
ランジスタＱ６の順方向電流利得をβQ6とすると、トラ
ンジスタＱ６のベース電流ＩBQ6 は次式（６）で表され
る。 ＩBQ6 ≒ＩO ／βQ6 ・・・・・・・・（６） したがって、（４），（５），（６）式より、次式
（７）が成立する。 ＶOUT ≒Ｒ2 ×ＩO ／βQ6＋ＶEE ・・・・・・・・・・・・・・（７） ここで、トランジスタＱ６のコレクタ・エミッタ間電圧
をＶCEQ6とすると、次式（８）で表される。 ＶCEQ6≒Ｒ2 ×ＩO ／βQ6 ・・・・・・・・・・・・・・・・・（８） つまり、トランジスタＱ６のコレクタ・エミッタ間の電
圧が抵抗Ｒ２での降下電圧とほぼ等しくなるので、抵抗
Ｒ２を適切な値に設定することにより、トランジスタＱ
６の飽和を防止することができる。例えば、コンパレー
タの出力電流ＩOを10ｍＡ，トランジスタＱ６の順方向
電流利得βQ6を 100とすると、（８）式より ＶCEQ6≒Ｒ2 × 100μＡ となる。トランジスタＱ６のコレクタ・エミッタ間電圧
ＶCEQ6を 0.5Ｖ程度にするには、抵抗Ｒ２の値Ｒ2 を以
下の値に設定すればよいことになる。 Ｒ2 ≒ 0.5／ 100μ＝５ｋΩ
【００１６】次に、定電流源ＩC2に必要な電流値につい
て説明する。上記の作用から明らかなように、非反転入
力端子１の電位が反転入力端子２の電位より高くなる時
より、非反転入力端子１の電位が反転入力端子２の電位
より低くなる時の方が定電流源ＩC2に必要な電流値が大
きくなる。よって、定電流源ＩC2の電流値ＩC2はトラン
ジスタＱ７のエミッタ電流とトランジスタＱ６のベース
電流ＩBQ6 の和電流で決まる。ここで、上記と同様コン
パレータの出力電流ＩO を10ｍＡ，トランジスタＱ６の
順方向電流利得βQ6を 100とすると、定電流源ＩC2には
常時次式（９）に示す電流ＩC2を流しておくことが必要
となる。 ＩC2≒20μＡ＋ 100μＡ＝ 120μＡ ・・・・・・・・・・・・・（９） ここで、トランジスタＱ７のエミッタ電流は20μＡ程度
と考える。
て説明する。上記の作用から明らかなように、非反転入
力端子１の電位が反転入力端子２の電位より高くなる時
より、非反転入力端子１の電位が反転入力端子２の電位
より低くなる時の方が定電流源ＩC2に必要な電流値が大
きくなる。よって、定電流源ＩC2の電流値ＩC2はトラン
ジスタＱ７のエミッタ電流とトランジスタＱ６のベース
電流ＩBQ6 の和電流で決まる。ここで、上記と同様コン
パレータの出力電流ＩO を10ｍＡ，トランジスタＱ６の
順方向電流利得βQ6を 100とすると、定電流源ＩC2には
常時次式（９）に示す電流ＩC2を流しておくことが必要
となる。 ＩC2≒20μＡ＋ 100μＡ＝ 120μＡ ・・・・・・・・・・・・・（９） ここで、トランジスタＱ７のエミッタ電流は20μＡ程度
と考える。
【００１７】このように本実施の形態に係る出力回路で
は、抵抗Ｒ２の値を適切な値に設定することにより、低
レベル出力を低電圧化し、且つ出力トランジスタである
トランジスタＱ６の飽和を防止することができる。
は、抵抗Ｒ２の値を適切な値に設定することにより、低
レベル出力を低電圧化し、且つ出力トランジスタである
トランジスタＱ６の飽和を防止することができる。
【００１８】なお、この実施の形態の構成は、当然、各
種の変形、変更が可能である。例えば図２に示すよう
に、図１に示した実施の形態におけるＮＰＮ型トランジ
スタをＰＮＰ型トランジスタに、ＰＮＰ型トランジスタ
をＮＰＮ型トランジスタに換え、更に電源線３と５に対
して逆に接続して、本発明に係る出力回路を構成するこ
とができる。このように構成した出力回路においても、
図１に示した実施の形態と同様な作用効果が得られる。
なお、図２において、図１に示した実施の形態の各構成
要素に対応する構成要素は、ダッシュを付した同一符号
で示している。
種の変形、変更が可能である。例えば図２に示すよう
に、図１に示した実施の形態におけるＮＰＮ型トランジ
スタをＰＮＰ型トランジスタに、ＰＮＰ型トランジスタ
をＮＰＮ型トランジスタに換え、更に電源線３と５に対
して逆に接続して、本発明に係る出力回路を構成するこ
とができる。このように構成した出力回路においても、
図１に示した実施の形態と同様な作用効果が得られる。
なお、図２において、図１に示した実施の形態の各構成
要素に対応する構成要素は、ダッシュを付した同一符号
で示している。
【００１９】次に、第２の実施の形態について説明す
る。図３は第２の実施の形態に係る出力回路を用いたコ
ンパレータ回路の構成を示す回路構成図で、この実施の
形態は請求項２に係る発明に対応するものである。図３
に示すコンパレータ回路は、差動増幅回路21と出力回路
22とから構成され、差動増幅回路21の構成は、図１に示
した差動増幅回路11と同じであるので、その説明は省略
する。出力回路22は、ベースが差動増幅回路21の出力に
接続され、エミッタが低電位側電源線５に接続され、コ
レクタが定電流源ＩC2を介して高電位側電源線３に接続
されたＮＰＮ型トランジスタＱ５と、カソードが前記ト
ランジスタＱ５のコレクタと前記定電流源ＩC2の接続点
に接続され、アノードがＰＮＰ型トランジスタＱ７のエ
ミッタに接続されたダイオードＤ１と、エミッタが前記
ダイオードＤ１のアノードに接続され、ベースが出力端
子４に接続され、コレクタが前記低電位側電源線５に接
続されたＰＮＰ型トランジスタＱ７と、コレクタが前記
高電位側電源線３に接続され、ベースが前記トランジス
タＱ５のコレクタと前記定電流源ＩC2の接続点に接続さ
れ、エミッタが抵抗Ｒ２，Ｒ３の直列接続抵抗体の一端
に接続されたＮＰＮ型トランジスタＱ８と、ベースが前
記直列接続抵抗体の共通接続点に接続され、エミッタが
前記低電位側電源線５に接続され、コレクタが抵抗Ｒ１
を介して前記高電位側電源線３に接続されると共に前記
出力端子４に接続されたＮＰＮ型トランジスタＱ６とで
構成され、前記直列接続抵抗体の他端は前記低電位側電
源線５に接続されている。
る。図３は第２の実施の形態に係る出力回路を用いたコ
ンパレータ回路の構成を示す回路構成図で、この実施の
形態は請求項２に係る発明に対応するものである。図３
に示すコンパレータ回路は、差動増幅回路21と出力回路
22とから構成され、差動増幅回路21の構成は、図１に示
した差動増幅回路11と同じであるので、その説明は省略
する。出力回路22は、ベースが差動増幅回路21の出力に
接続され、エミッタが低電位側電源線５に接続され、コ
レクタが定電流源ＩC2を介して高電位側電源線３に接続
されたＮＰＮ型トランジスタＱ５と、カソードが前記ト
ランジスタＱ５のコレクタと前記定電流源ＩC2の接続点
に接続され、アノードがＰＮＰ型トランジスタＱ７のエ
ミッタに接続されたダイオードＤ１と、エミッタが前記
ダイオードＤ１のアノードに接続され、ベースが出力端
子４に接続され、コレクタが前記低電位側電源線５に接
続されたＰＮＰ型トランジスタＱ７と、コレクタが前記
高電位側電源線３に接続され、ベースが前記トランジス
タＱ５のコレクタと前記定電流源ＩC2の接続点に接続さ
れ、エミッタが抵抗Ｒ２，Ｒ３の直列接続抵抗体の一端
に接続されたＮＰＮ型トランジスタＱ８と、ベースが前
記直列接続抵抗体の共通接続点に接続され、エミッタが
前記低電位側電源線５に接続され、コレクタが抵抗Ｒ１
を介して前記高電位側電源線３に接続されると共に前記
出力端子４に接続されたＮＰＮ型トランジスタＱ６とで
構成され、前記直列接続抵抗体の他端は前記低電位側電
源線５に接続されている。
【００２０】次に、このように構成された第２の実施の
形態による出力回路を用いたコンパレータ回路の動作に
ついて説明する。まず、差動増幅回路21の非反転入力端
子１の電位が反転入力端子２の電位より高くなると、ト
ランジスタＱ２がオンし、トランジスタＱ１がオフす
る。そして、トランジスタＱ５のベース電位が上がり、
このトランジスタＱ５がオンする。これにより、トラン
ジスタＱ７はベース電位よりエミッタ電位が下がりオフ
し、トランジスタＱ８はベース電位が下がりオフし、ト
ランジスタＱ６はベース電位が下がりオフする。その結
果、出力抵抗Ｒ１には電流が流れず、出力端子４の電位
は高電位側電源線３の電位と等しくなる。
形態による出力回路を用いたコンパレータ回路の動作に
ついて説明する。まず、差動増幅回路21の非反転入力端
子１の電位が反転入力端子２の電位より高くなると、ト
ランジスタＱ２がオンし、トランジスタＱ１がオフす
る。そして、トランジスタＱ５のベース電位が上がり、
このトランジスタＱ５がオンする。これにより、トラン
ジスタＱ７はベース電位よりエミッタ電位が下がりオフ
し、トランジスタＱ８はベース電位が下がりオフし、ト
ランジスタＱ６はベース電位が下がりオフする。その結
果、出力抵抗Ｒ１には電流が流れず、出力端子４の電位
は高電位側電源線３の電位と等しくなる。
【００２１】また、非反転入力端子１の電位が反転入力
端子２の電位より低くなると、トランジスタＱ１がオン
し、トランジスタＱ２がオフする。そして、トランジス
タＱ５のベース電位が下がり、このトランジスタＱ５が
オフする。これにより、トランジスタＱ８はベース電位
が上がりオンし、トランジスタＱ７はベース電位よりエ
ミッタ電位が上がりオンし、トランジスタＱ６はベース
電位が上がりオンする。この時、出力端子４の電位Ｖ
OUT は、トランジスタＱ６のベース・エミッタ間電圧を
ＶBEQ6とし、トランジスタＱ６のベース電流をＩBQ6 と
し、トランジスタＱ７のベース・エミッタ間電圧をＶ
BEQ7とし、トランジスタＱ８のベース・エミッタ間電圧
をＶBEQ8とし、ダイオードＤ１の順方向電圧をＶFD1 と
し、抵抗Ｒ２の抵抗値をＲ2 とし、抵抗Ｒ３の抵抗値を
Ｒ3 とし、低電位側電源線５の電位をＶEEとすると、次
式（10）で表される。 ＶOUT ＝ＶBEQ6＋Ｒ2 ×（ＩBQ6 ＋ＶBEQ6／Ｒ3 ）＋ＶBEQ8−ＶFD1 −ＶBEQ7 ＋ＶEE ・・・・・・・・・・（10） ここで、ダイオードＤ１にＣＢショート型ダイオードを
用いることにより、次式（11）が成立する。 ＶBEQ6≒ＶBEQ7≒ＶBEQ8≒ＶFD1 ・・・・・・・・・・・・・・（11） また、この時のコンパレータ回路の出力電流（トランジ
スタＱ６のコレクタ電流）をＩO とし、トランジスタＱ
６の順方向電流利得をβQ6とすると、次式（12）が得ら
れる。 ＩBQ6 ≒ＩO ／βQ6 ・・・・・・・・（12） したがって、上記（10），（11），（12）式より、次式
（13）が成立する。 ＶOUT ≒Ｒ2 ×（ＩO ／βQ6＋ＶBEQ6／Ｒ3 ）＋ＶEE ・・・・・（13）
端子２の電位より低くなると、トランジスタＱ１がオン
し、トランジスタＱ２がオフする。そして、トランジス
タＱ５のベース電位が下がり、このトランジスタＱ５が
オフする。これにより、トランジスタＱ８はベース電位
が上がりオンし、トランジスタＱ７はベース電位よりエ
ミッタ電位が上がりオンし、トランジスタＱ６はベース
電位が上がりオンする。この時、出力端子４の電位Ｖ
OUT は、トランジスタＱ６のベース・エミッタ間電圧を
ＶBEQ6とし、トランジスタＱ６のベース電流をＩBQ6 と
し、トランジスタＱ７のベース・エミッタ間電圧をＶ
BEQ7とし、トランジスタＱ８のベース・エミッタ間電圧
をＶBEQ8とし、ダイオードＤ１の順方向電圧をＶFD1 と
し、抵抗Ｒ２の抵抗値をＲ2 とし、抵抗Ｒ３の抵抗値を
Ｒ3 とし、低電位側電源線５の電位をＶEEとすると、次
式（10）で表される。 ＶOUT ＝ＶBEQ6＋Ｒ2 ×（ＩBQ6 ＋ＶBEQ6／Ｒ3 ）＋ＶBEQ8−ＶFD1 −ＶBEQ7 ＋ＶEE ・・・・・・・・・・（10） ここで、ダイオードＤ１にＣＢショート型ダイオードを
用いることにより、次式（11）が成立する。 ＶBEQ6≒ＶBEQ7≒ＶBEQ8≒ＶFD1 ・・・・・・・・・・・・・・（11） また、この時のコンパレータ回路の出力電流（トランジ
スタＱ６のコレクタ電流）をＩO とし、トランジスタＱ
６の順方向電流利得をβQ6とすると、次式（12）が得ら
れる。 ＩBQ6 ≒ＩO ／βQ6 ・・・・・・・・（12） したがって、上記（10），（11），（12）式より、次式
（13）が成立する。 ＶOUT ≒Ｒ2 ×（ＩO ／βQ6＋ＶBEQ6／Ｒ3 ）＋ＶEE ・・・・・（13）
【００２２】ここで、トランジスタＱ６のコレクタ・エ
ミッタ間電圧をＶCEQ6とすると、次式（14）が得られ
る。 ＶCEQ6≒Ｒ2 ×（ＩO ／βQ6＋ＶBEQ6／Ｒ3 ） ・・・・・・・・（14） つまり、トランジスタＱ６のコレクタ・エミッタ間の電
圧が抵抗Ｒ２での降下電圧とほぼ等しくなるので、抵抗
Ｒ２，Ｒ３を適切な値に設定することにより、トランジ
スタＱ６の飽和を防止することができる。例えば、コン
パレータ回路の出力電流ＩO を10ｍＡ，トランジスタＱ
６の順方向電流利得βQ6を 100とすると、前記（14）式
より ＶCEQ6≒Ｒ2 ×（ 100μＡ＋ 0.7／Ｒ3 ） となる。ここで抵抗Ｒ３の値Ｒ3 を20ｋΩとすると、ト
ランジスタＱ６のコレクタ・エミッタ間電圧ＶCEQ6を
0.5Ｖ程度にするには、抵抗Ｒ２を以下の値Ｒ2 に設定
すればよいことになる。 Ｒ2 ≒ 0.5／（ 100μ＋35μ）≒ 3.7ｋΩ
ミッタ間電圧をＶCEQ6とすると、次式（14）が得られ
る。 ＶCEQ6≒Ｒ2 ×（ＩO ／βQ6＋ＶBEQ6／Ｒ3 ） ・・・・・・・・（14） つまり、トランジスタＱ６のコレクタ・エミッタ間の電
圧が抵抗Ｒ２での降下電圧とほぼ等しくなるので、抵抗
Ｒ２，Ｒ３を適切な値に設定することにより、トランジ
スタＱ６の飽和を防止することができる。例えば、コン
パレータ回路の出力電流ＩO を10ｍＡ，トランジスタＱ
６の順方向電流利得βQ6を 100とすると、前記（14）式
より ＶCEQ6≒Ｒ2 ×（ 100μＡ＋ 0.7／Ｒ3 ） となる。ここで抵抗Ｒ３の値Ｒ3 を20ｋΩとすると、ト
ランジスタＱ６のコレクタ・エミッタ間電圧ＶCEQ6を
0.5Ｖ程度にするには、抵抗Ｒ２を以下の値Ｒ2 に設定
すればよいことになる。 Ｒ2 ≒ 0.5／（ 100μ＋35μ）≒ 3.7ｋΩ
【００２３】次に、定電流源ＩC2に必要な電流値につい
て説明する。上記の作用から明らかなように、非反転入
力端子１の電位が反転入力端子２の電位より高くなる時
より、非反転入力端子１の電位が反転入力端子２の電位
より低くなる時の方が定電流源ＩC2に必要な電流値が大
きくなる。よって、定電流源ＩC2の電流値ＩC2はトラン
ジスタＱ７のエミッタ電流（ダイオードＤ１のカソード
電流）とトランジスタＱ８のベース電流ＩBQ8 の和電流
で決まる。ここで、上記と同様にコンパレータ回路の出
力電流ＩO を10ｍＡ，トランジスタＱ６の順方向電流利
得βQ6を 100，トランジスタＱ８の順方向電流利得βQ8
を 100，抵抗Ｒ３の値Ｒ3 を20ｋΩとすると、定電流源
ＩC2には常時次式（15）に示す電流ＩC2を流しておくこ
とが必要となる。 ＩC2≒20μＡ＋ 135μＡ／ 100＝ 21.35μＡ ・・・・・・・・・（15） ここで、トランジスタＱ７のエミッタ電流は20μＡ程度
と考える。
て説明する。上記の作用から明らかなように、非反転入
力端子１の電位が反転入力端子２の電位より高くなる時
より、非反転入力端子１の電位が反転入力端子２の電位
より低くなる時の方が定電流源ＩC2に必要な電流値が大
きくなる。よって、定電流源ＩC2の電流値ＩC2はトラン
ジスタＱ７のエミッタ電流（ダイオードＤ１のカソード
電流）とトランジスタＱ８のベース電流ＩBQ8 の和電流
で決まる。ここで、上記と同様にコンパレータ回路の出
力電流ＩO を10ｍＡ，トランジスタＱ６の順方向電流利
得βQ6を 100，トランジスタＱ８の順方向電流利得βQ8
を 100，抵抗Ｒ３の値Ｒ3 を20ｋΩとすると、定電流源
ＩC2には常時次式（15）に示す電流ＩC2を流しておくこ
とが必要となる。 ＩC2≒20μＡ＋ 135μＡ／ 100＝ 21.35μＡ ・・・・・・・・・（15） ここで、トランジスタＱ７のエミッタ電流は20μＡ程度
と考える。
【００２４】このように本実施の形態に係る出力回路で
は、抵抗Ｒ２，Ｒ３の値を適切な値に設定することによ
り、低レベル出力を低電圧化し、且つ出力トランジスタ
であるトランジスタＱ６の飽和を防止することができ、
更に第１の実施の形態に比べ、高レベル出力時の電源電
流を低減することができる。例えば、上記第１の実施の
形態での定電流源ＩC2に流れる電流値と第２の実施の形
態での定電流源ＩC2に流れる電流値の差（定電流源ＩC2
の差＝ 120μ− 21.35μ≒ 100μＡ）だけ低減すること
ができる。
は、抵抗Ｒ２，Ｒ３の値を適切な値に設定することによ
り、低レベル出力を低電圧化し、且つ出力トランジスタ
であるトランジスタＱ６の飽和を防止することができ、
更に第１の実施の形態に比べ、高レベル出力時の電源電
流を低減することができる。例えば、上記第１の実施の
形態での定電流源ＩC2に流れる電流値と第２の実施の形
態での定電流源ＩC2に流れる電流値の差（定電流源ＩC2
の差＝ 120μ− 21.35μ≒ 100μＡ）だけ低減すること
ができる。
【００２５】なお、この実施の形態の構成も、当然、各
種の変形、変更が可能である。例えば図４に示すよう
に、図３に示した実施の形態におけるＮＰＮ型トランジ
スタをＰＮＰ型トランジスタに、ＰＮＰ型トランジスタ
をＮＰＮ型トランジスタに換え、更に電源線３と５に対
して逆に接続して、本発明に係る出力回路を構成するこ
とができる。このように構成した出力回路においても、
図３に示した実施の形態と同様な作用効果が得られる。
なお、図４において、図３に示した実施の形態の各構成
要素に対応する構成要素は、ダッシュを付した同一符号
で示している。
種の変形、変更が可能である。例えば図４に示すよう
に、図３に示した実施の形態におけるＮＰＮ型トランジ
スタをＰＮＰ型トランジスタに、ＰＮＰ型トランジスタ
をＮＰＮ型トランジスタに換え、更に電源線３と５に対
して逆に接続して、本発明に係る出力回路を構成するこ
とができる。このように構成した出力回路においても、
図３に示した実施の形態と同様な作用効果が得られる。
なお、図４において、図３に示した実施の形態の各構成
要素に対応する構成要素は、ダッシュを付した同一符号
で示している。
【００２６】
【発明の効果】以上実施の形態に基づいて説明したよう
に、請求項１記載の発明によれば、出力トランジスタの
ベース電流と出力トランジスタのベースに接続した抵抗
の値により出力電位を決めることができ、前記抵抗の値
を適切な値に設定することにより、ＴＴＬの入力電圧の
規格に対応するための低レベル出力を低電圧化し、且つ
出力トランジスタの飽和を防止することが可能な出力回
路を実現することができる。また請求項２記載の発明に
よれば、出力トランジスタのベースに接続された２つの
直列接続の抵抗の値を適切な値に設定することにより、
低レベル出力を低電圧化し且つ出力トランジスタの飽和
を防止することができ、更に高レベル出力時の消費電流
を低減することの可能な出力回路を実現することができ
る。
に、請求項１記載の発明によれば、出力トランジスタの
ベース電流と出力トランジスタのベースに接続した抵抗
の値により出力電位を決めることができ、前記抵抗の値
を適切な値に設定することにより、ＴＴＬの入力電圧の
規格に対応するための低レベル出力を低電圧化し、且つ
出力トランジスタの飽和を防止することが可能な出力回
路を実現することができる。また請求項２記載の発明に
よれば、出力トランジスタのベースに接続された２つの
直列接続の抵抗の値を適切な値に設定することにより、
低レベル出力を低電圧化し且つ出力トランジスタの飽和
を防止することができ、更に高レベル出力時の消費電流
を低減することの可能な出力回路を実現することができ
る。
【図１】本発明の第１の実施の形態に係る出力回路を用
いたコンパレータ回路を示す回路構成図である。
いたコンパレータ回路を示す回路構成図である。
【図２】図１に示したコンパレータ回路の変形例を示す
回路構成図である。
回路構成図である。
【図３】本発明の第２の実施の形態に係る出力回路を用
いたコンパレータ回路を示す回路構成図である。
いたコンパレータ回路を示す回路構成図である。
【図４】図３に示したコンパレータ回路の変形例を示す
回路構成図である。
回路構成図である。
【図５】従来の非飽和型の出力回路を用いたコンパレー
タ回路の構成例を示す回路構成図である。
タ回路の構成例を示す回路構成図である。
１ 非反転入力端子 ２ 反転入力端子 ３ 高電位側電源線 ４ 出力端子 ５ 低電位側電源線 11，21 差動増幅回路 12，22 出力回路
Claims (2)
- 【請求項１】 ベースを入力端とし、エミッタを第１の
電源線に接続し、コレクタを定電流源を介して第２の電
源線に接続した第１のトランジスタと、エミッタを前記
第１のトランジスタのコレクタに接続し、コレクタを前
記第１の電源線に接続し、ベースを出力端子に接続した
第２のトランジスタと、ベースを第１の抵抗を介して前
記第１のトランジスタのコレクタと前記第２のトランジ
スタのエミッタの接続点に接続し、エミッタを前記第１
の電源線に接続し、コレクタを第２の抵抗を介して前記
第２の電源線に接続すると共に前記出力端子に接続した
第３のトランジスタとを有する出力回路。 - 【請求項２】 ベースを入力端とし、エミッタを第１の
電源線に接続し、コレクタを定電流源を介して第２の電
源線に接続した第１のトランジスタと、カソードを前記
第１のトランジスタのコレクタと前記定電流源の接続点
に接続し、アノードを第２のトランジスタのエミッタに
接続したダイオードと、エミッタを前記ダイオードのア
ノードに接続し、ベースを出力端子に接続し、コレクタ
を前記第１の電源線に接続した第２のトランジスタと、
コレクタを前記第２の電源線に接続し、ベースを前記第
１のトランジスタのコレクタと前記定電流源の接続点に
接続し、エミッタを直列に接続した第１及び第２の抵抗
からなる直列接続抵抗体の一端に接続した第３のトラン
ジスタと、ベースを前記直列接続抵抗体の共通接続点に
接続し、エミッタを前記第１の電源線に接続し、コレク
タを第３の抵抗を介して前記第２の電源線に接続すると
共に前記出力端子に接続した第４のトランジスタとを有
し、前記直列接続抵抗体の他端を前記第１の電源線に接
続したことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141082A JPH10322183A (ja) | 1997-05-16 | 1997-05-16 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141082A JPH10322183A (ja) | 1997-05-16 | 1997-05-16 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10322183A true JPH10322183A (ja) | 1998-12-04 |
Family
ID=15283799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9141082A Pending JPH10322183A (ja) | 1997-05-16 | 1997-05-16 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10322183A (ja) |
-
1997
- 1997-05-16 JP JP9141082A patent/JPH10322183A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040223 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050614 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050621 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060314 |
|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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