JP2797620B2 - 比較回路 - Google Patents
比較回路Info
- Publication number
- JP2797620B2 JP2797620B2 JP7758690A JP7758690A JP2797620B2 JP 2797620 B2 JP2797620 B2 JP 2797620B2 JP 7758690 A JP7758690 A JP 7758690A JP 7758690 A JP7758690 A JP 7758690A JP 2797620 B2 JP2797620 B2 JP 2797620B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- transistor
- input
- collector
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は比較回路、特に入力段にヒステリシス特性
を持たせた比較回路に関するものである。
を持たせた比較回路に関するものである。
第２図は従来のヒステリシス付比較回路の回路図であ
る。
る。
図において、Ｉは定電流源、Q1はベース・エミツタ接
続されたPNPトランジスタで、Q1のベース・エミツタと
Ｉは接続されている。Q2はトランジスタQ3、Q4、Q5、Q6
により構成される差動比較回路にバイアス電流を供給す
るためのマルチコレクタPNPトランジスタで、ベースはQ
1のベースと接続されミラー構成となつている。Q3,Q4は
エミツタ接続されたPNPトランジスタで、バイアス電流
ノードN4を介してQ2の一方のコレクタと接続されてい
る。また、それぞれのベースは第１の入力ノードN1、及
び第２の入力ノードN2に接続されている。Q5はエミツタ
接地、ベース・コレクタ接続されたNPNトランジスタ
で、PNPトランジスタQ3のコレクタと接続されている。Q
6はエミツタ接地されたNPNトランジスタで、ベースはQ5
のベースと接続されミラー構成となつている。また、コ
レクタはPNPトランジスタQ4のコレクタと接続されてい
る。Q7はエミツタ接地されたNPNトランジスタで、ベー
スはR2の抵抗及び出力ノードN3を介してQ6のコレクタに
接続されている。Q2のもう一方のコレクタは電流供給ノ
ードN5を介してQ7のコレクタに接続されている。Q8はエ
ミツタ接地されたNPNトランジスタで、コレクタはR3の
抵抗を介して電源にプルアツプされ、ベースはR1の抵抗
及び出力ノード３を介して前記Q6のコレクタに接続され
ている。また、Q8のコレクタより出力VOUTを取り出して
いる。Q9はエミツタ接地されたNPNトランジスタで、ベ
ース・コレクタが接続され、Q7のNPNトランジスタのコ
レクタに接続されている。Q10はエミツタ接地されたNPN
トランジスタで、NPNトランジスタQ9のベースに接続さ
れミラー構成をしている。Q11はPNPトランジスタで、ベ
ース・コレクタが接続され、NPNトランジスタQ10のコレ
クタと接続されている。Q12はPNPトランジスタでベース
はQ11のベースに接続されミラー構成をしている。R4は
抵抗で、PNPトランジスタQ12のコレクタに第２の入力ノ
ードN2を介して接続かつPNPトランジスタQ4のベースに
第２の入力ノードN2を介して接続され、他端は比較電位
ノードN6を介して基準電圧VREFに接続されている。
続されたPNPトランジスタで、Q1のベース・エミツタと
Ｉは接続されている。Q2はトランジスタQ3、Q4、Q5、Q6
により構成される差動比較回路にバイアス電流を供給す
るためのマルチコレクタPNPトランジスタで、ベースはQ
1のベースと接続されミラー構成となつている。Q3,Q4は
エミツタ接続されたPNPトランジスタで、バイアス電流
ノードN4を介してQ2の一方のコレクタと接続されてい
る。また、それぞれのベースは第１の入力ノードN1、及
び第２の入力ノードN2に接続されている。Q5はエミツタ
接地、ベース・コレクタ接続されたNPNトランジスタ
で、PNPトランジスタQ3のコレクタと接続されている。Q
6はエミツタ接地されたNPNトランジスタで、ベースはQ5
のベースと接続されミラー構成となつている。また、コ
レクタはPNPトランジスタQ4のコレクタと接続されてい
る。Q7はエミツタ接地されたNPNトランジスタで、ベー
スはR2の抵抗及び出力ノードN3を介してQ6のコレクタに
接続されている。Q2のもう一方のコレクタは電流供給ノ
ードN5を介してQ7のコレクタに接続されている。Q8はエ
ミツタ接地されたNPNトランジスタで、コレクタはR3の
抵抗を介して電源にプルアツプされ、ベースはR1の抵抗
及び出力ノード３を介して前記Q6のコレクタに接続され
ている。また、Q8のコレクタより出力VOUTを取り出して
いる。Q9はエミツタ接地されたNPNトランジスタで、ベ
ース・コレクタが接続され、Q7のNPNトランジスタのコ
レクタに接続されている。Q10はエミツタ接地されたNPN
トランジスタで、NPNトランジスタQ9のベースに接続さ
れミラー構成をしている。Q11はPNPトランジスタで、ベ
ース・コレクタが接続され、NPNトランジスタQ10のコレ
クタと接続されている。Q12はPNPトランジスタでベース
はQ11のベースに接続されミラー構成をしている。R4は
抵抗で、PNPトランジスタQ12のコレクタに第２の入力ノ
ードN2を介して接続かつPNPトランジスタQ4のベースに
第２の入力ノードN2を介して接続され、他端は比較電位
ノードN6を介して基準電圧VREFに接続されている。
次にこの回路の動作について説明する。
第１の入力ノードN1の入力電圧をVIN、第２の入力ノ
ードN2の入力電圧をVA、出力VOUTの電圧をVOUTとする。
ードN2の入力電圧をVA、出力VOUTの電圧をVOUTとする。
VINが“L"レベルのとき、PNPトランジスタQ3がONし、
Q3のコレクタに電流が流れ、NPNトランジスタQ5をONさ
せる。NPNトランジスタQ6はNPNトランジスタQ5とミラー
構成となつているため、NPNトランジスタQ6もONし、出
力ノードN3の電位を“L"とするため、NPNトランジスタQ
7,Q8はOFFとなり、出力VOUTは“H"となる。
Q3のコレクタに電流が流れ、NPNトランジスタQ5をONさ
せる。NPNトランジスタQ6はNPNトランジスタQ5とミラー
構成となつているため、NPNトランジスタQ6もONし、出
力ノードN3の電位を“L"とするため、NPNトランジスタQ
7,Q8はOFFとなり、出力VOUTは“H"となる。
このとき、NPNトランジスタQ7はOFFとなるため、NPN
トランジスタQ9のコレクタにQ2より電流供給ノードN5を
介して電流が流れNPNトランジスタQ9をONする。そのた
め、ミラー構成しているNPNトランジスタQ10がONし、PN
PトランジスタQ11のベース・コレクタより電流を引き込
みQ11をONさせる。Q12はQ11とミラー構成をしているた
め同様にONしコレクタより電流を流し込む。電流は第２
の入力ノードN2及び抵抗R4を通じてVREFへ流し込む。
トランジスタQ9のコレクタにQ2より電流供給ノードN5を
介して電流が流れNPNトランジスタQ9をONする。そのた
め、ミラー構成しているNPNトランジスタQ10がONし、PN
PトランジスタQ11のベース・コレクタより電流を引き込
みQ11をONさせる。Q12はQ11とミラー構成をしているた
め同様にONしコレクタより電流を流し込む。電流は第２
の入力ノードN2及び抵抗R4を通じてVREFへ流し込む。
そのため、VAの電位は、次（１）式で表されるVA1と
なる。
なる。
VA1＝VREF＋R4×（I/2） ……（１） 次に、VINが“L"からVA1を越えた場合は、PNPトラン
ジスタQ4がONしQ4のコレクタに電流が流れ、NPNトラン
ジスタQ5がOFFとなるため、NPNトランジスタQ6は、NPN
トランジスタQ5とミラー構成となつているためNPNトラ
ンジスタQ6もOFFし、出力ノードN3の電位はQ4のコレク
タより電流が流れ“H"となるため、NPNトランジスタQ7,
Q8はONとなり、出力OUTは“L"となる。
ジスタQ4がONしQ4のコレクタに電流が流れ、NPNトラン
ジスタQ5がOFFとなるため、NPNトランジスタQ6は、NPN
トランジスタQ5とミラー構成となつているためNPNトラ
ンジスタQ6もOFFし、出力ノードN3の電位はQ4のコレク
タより電流が流れ“H"となるため、NPNトランジスタQ7,
Q8はONとなり、出力OUTは“L"となる。
このとき、NPNトランジスタQ7はONとなるため、NPNト
ランジスタQ7のコレクタ電位は“L"となるため、NPNト
ランジスタQ9をOFFする。そのため、ミラー構成してい
るNPNトランジスタQ10がOFFし、PNPトランジスタQ11もO
FFする。Q12はQ11とミラー構成をしているため同様にOF
Fし、コレクタより電流は流れ込まない。
ランジスタQ7のコレクタ電位は“L"となるため、NPNト
ランジスタQ9をOFFする。そのため、ミラー構成してい
るNPNトランジスタQ10がOFFし、PNPトランジスタQ11もO
FFする。Q12はQ11とミラー構成をしているため同様にOF
Fし、コレクタより電流は流れ込まない。
そのため、第２の入力N2の電位VAは、次（２）式で表
されるVA2となる。
されるVA2となる。
VA2＝VREF ……（２） つぎに、VINが“H"のときは、前述のように動作しVA
はVA2となる。
はVA2となる。
VINが“H"からVA2をきつた場合は、PNPトランジスタQ
3がONし、Q3のコレクタに電流が流れ、NPNトランジスタ
Q5をONさせる。NPNトランジスタQ6はNPNトランジスタQ5
とミラー構成となつているためNPNトランジスタQ6もON
し、出力ノードN3の電位を“L"とするため、NPNトラン
ジスタQ7,Q8はOFFとなり、出力VOUTは“H"となる。
3がONし、Q3のコレクタに電流が流れ、NPNトランジスタ
Q5をONさせる。NPNトランジスタQ6はNPNトランジスタQ5
とミラー構成となつているためNPNトランジスタQ6もON
し、出力ノードN3の電位を“L"とするため、NPNトラン
ジスタQ7,Q8はOFFとなり、出力VOUTは“H"となる。
このとき、NPNトランジスタQ9はOFFとなるため、NPN
トランジスタQ7のコレクタにQ2より電流供給ノードN5を
介して電流が流れNPNトランジスタQ9をONする。そのた
め、ミラー構成しているNPNトランジスタQ10がONし、PN
PトランジスタQ11のベース・コレクタより電流を引き込
みQ11をONさせる。Q12はQ11とミラー構成をしているた
め同様にONし、コレクタより電流を流し込む。電流は第
２の入力ノードN2及び抵抗R4を通じてVREFへ流れ込む。
トランジスタQ7のコレクタにQ2より電流供給ノードN5を
介して電流が流れNPNトランジスタQ9をONする。そのた
め、ミラー構成しているNPNトランジスタQ10がONし、PN
PトランジスタQ11のベース・コレクタより電流を引き込
みQ11をONさせる。Q12はQ11とミラー構成をしているた
め同様にONし、コレクタより電流を流し込む。電流は第
２の入力ノードN2及び抵抗R4を通じてVREFへ流れ込む。
そのため、VAの電位は、次（３）式で表されるVA1と
なる。
なる。
VA1＝VREF＋R4×（I/2） ……（３） 以上の動作により入力段にヒステリシス特性を形成し
ている。
ている。
従来の比較回路は以上のように構成されていたので、
入力にヒステリシス特性を作るためにはミラー回路を上
下に２段作り、電流をコントロールしなければならず、
そのため素子が増えるという問題点があった。
入力にヒステリシス特性を作るためにはミラー回路を上
下に２段作り、電流をコントロールしなければならず、
そのため素子が増えるという問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、ミラー回路を個別に作ることなく、人力に
ヒステリシス特性を作ることができる比較回路を得るこ
とを目的とする。
れたもので、ミラー回路を個別に作ることなく、人力に
ヒステリシス特性を作ることができる比較回路を得るこ
とを目的とする。
この発明に係る比較回路は、新たにミラー回路を作る
ことなしにダイオードを付けることにより、入力にヒス
テリシス特性を持たせるようにしたものである。
ことなしにダイオードを付けることにより、入力にヒス
テリシス特性を持たせるようにしたものである。
この発明における比較回路は、ミラー回路を個別に作
ることなくダイオードにより入力にヒステリシスを持つ
た比較回路を構成したものであり、素子の削減がなされ
る。
ることなくダイオードにより入力にヒステリシスを持つ
た比較回路を構成したものであり、素子の削減がなされ
る。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例である比較回路の回路図
で、前記従来のものと同一符号は同一部分を示し、その
説明は省略する。
で、前記従来のものと同一符号は同一部分を示し、その
説明は省略する。
図において、D1はダイオードで、カソードは第２の入
力ノードN2に接続され、アノードは電流供給ノードN5と
接続されている。D2はダイオートで、カソードはNPNト
ランジスタQ13のコレクタと接続され、アノードはD1の
アノードと電流供給ノードN5で接続されている。前記NP
NトランジスタQ13はエミッタを接地され、さらにコレク
タはR3の抵抗を介して電源にプルアップされ、ベースは
出力ノードN3に接続されている。また、Q13のコレクタ
より出力VOUTを取り出している。さらに前記第２図に示
す従来の構成に比較して、カレントミラーを構成してい
るPNPトランジスタQ11、Q12、およびNPNトランジスタQ
9,Q10およびNPNトランジスタQ7および抵抗R1、R2は削除
されている。その他の構成は第２図と同一の構成であ
る。
力ノードN2に接続され、アノードは電流供給ノードN5と
接続されている。D2はダイオートで、カソードはNPNト
ランジスタQ13のコレクタと接続され、アノードはD1の
アノードと電流供給ノードN5で接続されている。前記NP
NトランジスタQ13はエミッタを接地され、さらにコレク
タはR3の抵抗を介して電源にプルアップされ、ベースは
出力ノードN3に接続されている。また、Q13のコレクタ
より出力VOUTを取り出している。さらに前記第２図に示
す従来の構成に比較して、カレントミラーを構成してい
るPNPトランジスタQ11、Q12、およびNPNトランジスタQ
9,Q10およびNPNトランジスタQ7および抵抗R1、R2は削除
されている。その他の構成は第２図と同一の構成であ
る。
次に動作について説明する。
第１の入力ノードN1の入力電圧をVIN、第２の入力ノ
ードN2の入力電圧をVA、出力VOUTの電圧をVOUTとする。
ードN2の入力電圧をVA、出力VOUTの電圧をVOUTとする。
VINが“L"レベルのとき、PNPトランジスタQ3がONし、
Q3のコレクタに電流が流れ、NPNトランジスタQ5をONさ
せる。NPNトランジスタQ6はNPNトランジスタQ5とミラー
構成となつているためNPNトランジスタQ6もONし、出力
ノードN3を“L"とするため、NPNトランジスタQ13はOFF
となり、出力VOUTは“H"となる。
Q3のコレクタに電流が流れ、NPNトランジスタQ5をONさ
せる。NPNトランジスタQ6はNPNトランジスタQ5とミラー
構成となつているためNPNトランジスタQ6もONし、出力
ノードN3を“L"とするため、NPNトランジスタQ13はOFF
となり、出力VOUTは“H"となる。
このとき、NPNトランジスタQ13はOFFとなるため、NPN
トランジスタQ13のコレクタには電流供給N5よりダイオ
ードD2を通じて電流は流れず、電流はダイオードD1を通
じて抵抗R4を介してVREFへ流れ込む。
トランジスタQ13のコレクタには電流供給N5よりダイオ
ードD2を通じて電流は流れず、電流はダイオードD1を通
じて抵抗R4を介してVREFへ流れ込む。
そのため、VAの電位は、次（１）式で表されるVA1と
なる。
なる。
VA1＝VREF＋R4×（I/2） ……（１） 次に、VINが“L"からVA1を越えた場合は、PNPトラン
ジスタQ4がONしQ4のコレクタに電流が流れ、NPNトラン
ジスタQ5がOFFとなるため、NPNトランジスタQ6は、NPN
トランジスタQ5とミラー構成となつているためNPNトラ
ンジスタQ6もOFFし、出力ノードN3は、Q4のコレクタよ
り電流が流れ“H"となるため、NPNトランジスタQ13はON
となり、出力VOUTは“L"となる。
ジスタQ4がONしQ4のコレクタに電流が流れ、NPNトラン
ジスタQ5がOFFとなるため、NPNトランジスタQ6は、NPN
トランジスタQ5とミラー構成となつているためNPNトラ
ンジスタQ6もOFFし、出力ノードN3は、Q4のコレクタよ
り電流が流れ“H"となるため、NPNトランジスタQ13はON
となり、出力VOUTは“L"となる。
このとき、NPNトランジスタQ13はONとなるため、NPN
トランジスタQ13のコレクタ電位は“L"となるため、電
流供給ノードN5よりダイオードD2を通じて電流がNPNト
ランジスタQ13に引き込まれるためダイオードD1には電
流が流れなくなる。
トランジスタQ13のコレクタ電位は“L"となるため、電
流供給ノードN5よりダイオードD2を通じて電流がNPNト
ランジスタQ13に引き込まれるためダイオードD1には電
流が流れなくなる。
そのため、VAの電位は、次（２）式で表されるVA2と
なる。
なる。
VA2＝VREF ……（２） つぎに、VINが“H"のときは、前述のように動作しVA
はVA2となる。
はVA2となる。
VINが“H"からVA2を切つた場合は、PNPトランジスタQ
3がONし、Q3のコレクタに電流が流れ、NPNトランジスタ
Q5をONさせる。NPNトランジスタQ6はNPNトランジスタQ5
とミラー構成となつているためNPNトランジスタQ6もON
し、出力ノードN3を“L"とするため、NPNトランジスタQ
13はOFFとなり、出力VOUTは“H"となる。
3がONし、Q3のコレクタに電流が流れ、NPNトランジスタ
Q5をONさせる。NPNトランジスタQ6はNPNトランジスタQ5
とミラー構成となつているためNPNトランジスタQ6もON
し、出力ノードN3を“L"とするため、NPNトランジスタQ
13はOFFとなり、出力VOUTは“H"となる。
このとき、NPNトランジスタQ13はOFFとなるため、NPN
トランジスタQ13のコレクタには電流供給ノードN5より
ダイオードD2を通じて電流は流れず、電流はダイオート
D1を通じて抵抗R4を介してVREFへ流れ込む。
トランジスタQ13のコレクタには電流供給ノードN5より
ダイオードD2を通じて電流は流れず、電流はダイオート
D1を通じて抵抗R4を介してVREFへ流れ込む。
そのため、VAの電位は、VA2から次（３）式で表され
るVAとなる。
るVAとなる。
VA1＝VREF＋R4×（I/2） ……（３） 以上の動作により入力段にヒステリシス特性を形成して
いる。
いる。
以上のようにこの発明によれば、ダイオードを設ける
ことにより入力にヒステリシス特性を持たせることがで
き、回路構成の素子を削減することができる。
ことにより入力にヒステリシス特性を持たせることがで
き、回路構成の素子を削減することができる。
第１図はこの発明の一実施例である比較回路の回路図、
第２図は従来の入力にヒステリシスを持たせた比較回路
の回路図である。 図において、Ｉは定電流源、Q1,Q3,Q4,Q11,Q12はPNPト
ランジスタ、Q2はマルチコレクタPNPトランジスタ、Q
5、Q6、Q7、Q8、Q9、Q10、Q13はNPNトランジスタ、N1は
第１の入力ノード、N2は第２の入力ノード、N3は出力ノ
ード、N4はバイアス電流ノード、N5は電流供給ノード、
N6は比較電位ノード、R1,R2,R3,R4は抵抗、D1,D2はダイ
オード、VREFは安定化電源である。 なお、図中、同一符号は同一、または相当部分を示す。
第２図は従来の入力にヒステリシスを持たせた比較回路
の回路図である。 図において、Ｉは定電流源、Q1,Q3,Q4,Q11,Q12はPNPト
ランジスタ、Q2はマルチコレクタPNPトランジスタ、Q
5、Q6、Q7、Q8、Q9、Q10、Q13はNPNトランジスタ、N1は
第１の入力ノード、N2は第２の入力ノード、N3は出力ノ
ード、N4はバイアス電流ノード、N5は電流供給ノード、
N6は比較電位ノード、R1,R2,R3,R4は抵抗、D1,D2はダイ
オード、VREFは安定化電源である。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (3)
- 【請求項１】入力信号が入力される第１の入力ノード
と、比較電位が与えられる第２の入力ノードと、出力ノ
ードとを有し、上記第１の入力ノードに入力される入力
信号の電位が上記第２の入力ノードに与えられる電位よ
り低いと上記出力ノードをロウレベルとし、上記第１の
入力ノードに入力される入力信号の電位が上記第２の入
力ノードに与えられる電位より高いと上記出力ノードを
ハイレベルとなす差動比較回路、 ベースが上記差動比較回路の出力ノードに接続され、コ
レクタが出力端子に接続される出力用トランジスタ、 上記差動比較回路の第２の入力ノードと基準比較電位が
印加される比較電位ノードとの間に接続される抵抗、 電流供給ノードにアノードが接続され、カソードが上記
差動比較回路の第２の入力ノードに接続される第１のダ
イオード、 上記電流供給ノードにアノードが接続され、カソードが
上記出力トランジスタのコレクタに接続される第２のダ
イオードを備えた比較回路。 - 【請求項２】入力信号が入力される第１の入力ノード
と、比較電位が与えられる第２の入力ノードと、出力ノ
ードと、バイアス電流が流れるバイアス電流ノードと、
ベースが上記第１の入力ノードに接続され、エミッタが
上記バイアス電流ノードに接続される第１のトランジス
タと、ベースが上記第２の入力ノードに接続され、エミ
ッタが上記バイアス電流ノードに接続され、コレクタが
上記出力ノードに接続される第２のトランジスタと、ベ
ース及びコレクタが上記第１のトランジスタのコレクタ
に接続される第３のトランジスタと、ベースが上記第３
のトランジスタのベースに接続され、コレクタが上記出
力ノードに接続される第４のトランジスタとを有する差
動比較回路、 ベースが上記差動比較回路の出力ノードに接続され、コ
レクタが出力端子に接続される第５のトランジスタ、 上記差動比較回路の第２の入力ノードと基準比較電位が
印加される比較電位ノードとの間に接続される抵抗、 電流供給ノードにアノードが接続され、カソードが上記
差動比較回路の第２の入力ノードに接続される第１のダ
イオード、 上記電流供給ノードにアノードが接続され、カソードが
上記第５のトランジスタのコレクタに接続される第２の
ダイオードを備えた比較回路。 - 【請求項３】第１及び第２のトランジスタはPNPトラン
ジスタであり、第３ないし第５のトランジスタはNPNト
ランジスタであることを特徴とする請求項２記載の比較
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7758690A JP2797620B2 (ja) | 1990-03-27 | 1990-03-27 | 比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7758690A JP2797620B2 (ja) | 1990-03-27 | 1990-03-27 | 比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03276919A JPH03276919A (ja) | 1991-12-09 |
| JP2797620B2 true JP2797620B2 (ja) | 1998-09-17 |
Family
ID=13638082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7758690A Expired - Fee Related JP2797620B2 (ja) | 1990-03-27 | 1990-03-27 | 比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797620B2 (ja) |
-
1990
- 1990-03-27 JP JP7758690A patent/JP2797620B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03276919A (ja) | 1991-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2669389B2 (ja) | 電圧電流変換回路 | |
| JPH11514193A (ja) | 温度補償増幅器 | |
| US5164658A (en) | Current transfer circuit | |
| US6903609B2 (en) | Operational amplifier | |
| US5140181A (en) | Reference voltage source circuit for a Darlington circuit | |
| JP2797620B2 (ja) | 比較回路 | |
| US5155429A (en) | Threshold voltage generating circuit | |
| US5066876A (en) | Circuit for converting ecl level signals to mos level signals | |
| US4502016A (en) | Final bridge stage for a receiver audio amplifier | |
| JP2623954B2 (ja) | 利得可変増幅器 | |
| JP2829773B2 (ja) | コンパレータ回路 | |
| JP2647725B2 (ja) | 電圧比較器 | |
| JPH11136105A (ja) | 電圧比較回路 | |
| JPH0462606B2 (ja) | ||
| JPH06140848A (ja) | 演算増幅器 | |
| JPH0332096Y2 (ja) | ||
| JP2829738B2 (ja) | コンパレータ | |
| JPH09116393A (ja) | コンパレータ回路 | |
| JPH09260971A (ja) | 差動増幅器 | |
| JPS6182521A (ja) | 差動型コンパレ−タ回路 | |
| JPH0514075A (ja) | 差動増幅回路 | |
| JPH0453443B2 (ja) | ||
| JPH0420209B2 (ja) | ||
| JPH0629756A (ja) | 増幅回路 | |
| JPH09331218A (ja) | 増幅回路およびフィルタ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |