JPH0723341A

JPH0723341A - 信号同期装置

Info

Publication number: JPH0723341A
Application number: JP5148950A
Authority: JP
Inventors: Motoaki Sano; 元明佐野; Eiji Urasato; 英治浦郷; Hiroshi Yamazaki; 洋山崎
Original assignee: FUOSUTEKUSU KK
Current assignee: FUOSUTEKUSU KK
Priority date: 1993-06-21
Filing date: 1993-06-21
Publication date: 1995-01-24

Abstract

(57)【要約】【目的】簡単かつ安価な構成で、かつ装置メカニズム
と切り離しても構成でき、さらに、調相，同期制御精度
の高い、信号同期装置を提供することである。【構成】画像信号とオーディオ信号の同期の場合、バ
ッファメモリ（ＲＡＭバッファ）３３にオーディオ信号
を一時的に蓄積し、コード比較による同期判定の結果に
応じて、メモリアクセス回路３２がＲＡＭバッファ３３
をアドレッシングしてデータ読出しタイミングを調整
し、遅延量をコントロールする。これにより映像信号と
オーディオ信号との同期が実現される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は信号同期装置に関し、特
に、映像と音声あるいは、第１の音声と第２の音声とが
別々に記録され、映像あるいは一方の音声を基準とし
て、これに同期して音声を出力する業務用のシステム
（例えば、放送局で使用されるＶＴＲとＤＡＴを組み合
わせた番組編集システム）に使用される信号同期装置に
関する。

【０００２】

【従来の技術】例えば、日本語吹替え版の洋画の編集に
あたっては、映像と吹替え音声の同期をとりながら（す
なわち、映像，音声を記録した２台のレコーダから同期
した再生出力を得てディスプレイやスピーカーで映像や
音声を再現しながら）作業を行う必要がある。

【０００３】このような場合、映像再生機（ＶＴＲ等）
をマスター機とし、ＤＡＴ（デジタルオーディオテー
プ）等のオーディオ再生機をスレーブ機として、マスタ
ー機に記録されたタイムコードを基準としてスレーブ機
を速度制御することにより、調相，同期させる。

【０００４】タイムコードとは、ビデオ信号の１コマの
単位であるフレーム（インターレース表示の場合、偶数
フィールドおよび奇数フィールドで構成される１枚の絵
であり、１秒間に３０フレームが形成される）の一つ一
つに付加された、それぞれを区別するための固有の識別
子である。

【０００５】特に、放送業界では、「何時何分何秒」と
いった時間（タイム）で一枚一枚の絵を区別することが
多く、したがって８０ビット〜９０ビット程の「時，
分，秒」を表す「１」，「０」の組をタイムコードとし
て、映像／音声のテープの専用トラックに記録しておい
たり、あるいは映像信号の垂直ブランキング期間に重畳
したりしておき、映像／音声の再生時にこのタイムコー
ドも同時に再生して、同期信号として用いるようになっ
ている。

【０００６】図６は、映像と音声を同期して再生するシ
ステムの従来例の構成を示す図である。本従来例では、
映像は，マスター機であるＶＴＲ１０により再生され、
ディスプレイ２０上に表示される。また、音声は，スレ
ーブ機であるＤＡＴ１２０により再生され、スピーカ４
０により音として出力される。

【０００７】そして、ＶＴＲ１０とＤＡＴ１２０の再生
信号の同期制御は、ＶＴＲ１０からＤＡＴ１２０に供給
されるタイムコード（種々の種類があるが、本例では、
ＬＴＣと呼ばれる、テープの長手方向に記録された計８
０ビットのコードを使用しているとする）を基にして行
われる。

【０００８】すなわち、ＤＡＴ１２０は、動作クロック
周波数変化機構１３０（図中、太い点線で囲って示され
ている）を備えており、動作クロックの周波数を変化さ
せることにより、ドラム制御回路１３９のテープ駆動速
度およびデジタル信号処理再生系１４３のオーディオサ
ンプル基準クロックを変化させ、音声再生速度を調整し
て、スピーカー４０による音声出力をディスプレイ２０
の映像再生と同期させる。

【０００９】動作クロック周波数変化機構１３０は、水
晶発振器１３１を用いた発振回路１３２と、この発振回
路１３２から出力されるマスタークロック（Ｍ−ＣＬ
Ｋ）をｎ／ｍ分周（ｎ，ｍは任意の自然数）して基準の
ワードクロック（Ｗ−ＣＬＫ）を生成する分周回路１３
３と、分周出力をＬ倍して得られるクロックをドラム制
御回路１３９に供給するＰＬＬ回路１３４と、同じく、
分周出力をＫ倍して得られるクロックをデジタル信号処
理再生系１４３に供給するＰＬＬ回路１５１と、ＶＴＲ
から供給されるタイムコードを解読するタイムコードリ
ーダ１３５と、デジタル信号処理再生系１４３，サブコ
ード分離回路１３６を経てサブコードデータから分離さ
れたタイムコードを解読するタイムコードリーダ１３７
と、タイムコードを比較してオフセットを求め、そのオ
フセットを解消して調相，同期を実現するために、ｎ／
ｍ分周回路１３８に分周比の制御信号を与える比較回路
１３８と、音声データをアナログ信号に変換するＤ／Ａ
変換器１５３と、を有している。

【００１０】なお、ＤＡＴ１２０において、音声が記録
されたテープはドラム１４０やキャプスタン１４１によ
り順次に巻き取られる。また、ヘッド１４２により磁気
記録信号を電気信号に変換して、音声情報を読み取るよ
うになっている。

【００１１】

【発明が解決しようとする課題】上述の従来例では、動
作クロックの周波数を変化させることによりスレーブ機
の再生出力を変化させ、マスター機の再生出力に追従さ
せるため、スレーブ機は、安定かつ追従性のよい可変速
再生機能を備えている必要がある。

【００１２】そして、その機能の実現のためには、複雑
な可変速駆動サーボ機構および信号処理クロック制御
（図６に見られるような負帰還制御のための閉じたルー
プを有する）を備えている必要がある。

【００１３】この場合、駆動サーボ機構は、そのスレー
ブ機のメカニズムと分離できないため、必然的に同期機
構はスレーブ機の内部に備えられることとなり、したが
って、マスター機と同期させることができるのは、可変
速機能をもつ高価な装置に限られることになる。このこ
とは、再生システム全体のコスト高につながり、また、
同期機能を独立した外部オプション装置して構築できな
いために、システム構築のための柔軟性が失われること
にもなる。

【００１４】また、可変速再生機構は、水晶発振器の発
振クロックを分周比可変の分周回路を介して利用するた
め、そのような可変速機能をもたず、水晶発振器の発振
出力を直接に利用する固定速の装置に比べ、その分周回
路の変動に起因して安定性が劣ることになる。

【００１５】したがって、マスター機との同期を必要と
しない場合（すなわち、スレーブ機の単独使用の場
合）、速度固定動作のための機構も合わせて設けておい
て、これを切り替えて使用しなくてはならないような場
合もある。

【００１６】以上要すれば、マスター機との調相，同期
のためには、スレーブ機における可変速機構が不可欠で
あるが、その可変速機構は装置の複雑化やコストアップ
の原因となり、また、可変速機能が不要な場合には、か
えって安定性を低下させる一因ともなるということであ
る。

【００１７】本発明は、上述のような考察に基づいてな
されたものであり、その目的は、簡単かつ安価な構成
で、かつ、装置のメカニズムと切り離しても構成でき、
さらに、調相，同期制御精度の高い、同期装置を実現す
ることにある。

【００１８】

【課題を解決するための手段】本発明の代表例の構成
は、以下のとおりである。すなわち、可変速駆動機構に
よる装置メカニズムと直結した速度制御を用いず、バッ
ファメモリ（以下、ＲＡＭバッファともいう）を使用し
て、信号の遅延量を調節することにより、純電気的な信
号制御のみで、マスター機との調相，同期を実現する。

【００１９】すなわち、スレーブ機による再生データを
一時的に蓄えることのできるＲＡＭを設け、再生データ
をまず、所定の番地に一時的に蓄積する。そして、スレ
ーブ機自身が再生したタイムコードを、基準となるマス
ター機から入力された基準タイムコードと比較し、その
時間差に相当するオフセット量を求める。

【００２０】次に、このオフセット量に相当する時間遅
延を与えるように、ＲＡＭバッファをアドレッシングす
る。これにより、スレーブ機の再生データを、マスター
機の再生データに同期させる。

【００２１】

【作用】例えば、ＲＡＭバッファの最大遅延量を５秒と
する。データの遅延制御量を±2.5 秒にとる場合、スレ
ーブ機の再生データはマスター機の再生データよりも2.
5 秒早く出力させ、ＲＡＭバッファに書き込む。

【００２２】タイムコードの比較やオフセット演算，あ
るいはアドレス演算の時間は無視できると考えると、こ
れらの演算は、そのＲＡＭバッファへのスレーブ機の再
生データ（すなわち、スレーブデータ）の書き込みタイ
ミングと同時に終了することになる。

【００２３】仮に、図２（ａ）のように、タイムコード
の比較による判定の結果、マスターデータとスレーブデ
ータとが同期していれば、スレーブデータを2.5 秒遅延
させて、ＲＡＭバッファ３３から出力させる。この出力
時点でマスターデータも出力されるので、同期がとれて
いることになる。

【００２４】もし、図２（ｂ）のように、スレーブデー
タの方が１秒早いならば、ＲＡＭバッファ３３における
遅延量を3.5 秒とする。これにより、１秒（3.5 秒−2.
5 秒＝１秒）だけ、スレーブデータがマスターデータよ
り遅く出力されることになり、これによりオフセットが
解消されて同期関係が実現される。

【００２５】もし、図２（ｃ）のように、スレーブデー
タの方が１秒遅れているならば、ＲＡＭバッファ３３に
おける遅延量を1.5 秒とする。これにより、１秒（2.5
秒−1.5 秒）＝１秒だけ、スレーブデータがマスターデ
ータより早く出力されることになり、これによりオフセ
ットが解消されて同期関係が実現される。

【００２６】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。（実施例１）図１は本発明の信号同期装置（以下、単に
同期装置という）の一実施例の構成を示す図である。

【００２７】本実施例の同期装置３０は、ピッチコント
ロール機能（すなわち、前述した再生速度の可変機能）
をもたないＤＡＴ１１に付加されて使用される、独立し
たオプション装置として形成されている。

【００２８】図１のシステム全体の構成は、図６の従来
例と同じであり、ＶＴＲ１０の再生画像とＤＡＴ１１の
再生音声を同期させて出力するシステムである。ＤＡＴ
１１は、周波数固定の水晶振動子１２を使用した固定発
振回路１３により動作クロックを生成する構造しかもた
ず、したがって、可変速機能を備えていない。

【００２９】そこで、本実施例では、ＤＡＴ１１の後段
に同期装置３０を接続し、ＤＡＴ１１から出力されたデ
ータの遅延量を制御してＶＴＲ１０により再生された画
像データとの同期を実現するものである。

【００３０】同期装置３０は、コード比較回路３４，オ
フセット演算回路３５からなる同期判定回路３１と、メ
モリアクセス回路３２と、ＲＡＭバッファ３３とを有し
ている。

【００３１】この同期装置３０を使用した同期制御の具
体例は、例えば、図２（ａ）〜（ｃ）に示され、その具
体的な動作は、作用の欄で説明したとおりである。次
に、メモリアクセス回路３２と、ＲＡＭバッファ３３の
具体的な構成と動作を、図３を用いて説明する。

【００３２】ＲＡＭバッファ３３は、「ａ」〜「ｊ」ま
でのアドレス（番地）を有し、ｊ番地の次は、最初の番
地であるａ番地に戻るリングバッファである。そして、
各番地に任意に、読出しポインタ（リードポインタ）Ｐ
１と、書込みポインタ（ライトポインタ）Ｐ２とを設定
できるようになっている。

【００３３】スレーブ機から出力されたスレーブデータ
（図３ではデータ（ア））は、書込みポインタＰ２のポ
イントする番地に書き込まれる。また、読出しポインタ
Ｐ１は、メモリアクセス回路３２により指定される番地
に設定され、この読出しポインタＰ１のポイントする番
地からデータが読み出される。そして、一旦設定された
その読出しポインタＰ１は、その後、例えば、0.5 秒間
隔で時計回りと反対の方向に移動していく。

【００３４】なお、書込みポインタＰ２の設定は、メモ
リアクセス回路３２が行ってもよいし、また、ＲＡＭバ
ッファ３３自体の入出力制御機能中に、書込みポインタ
Ｐ２の設定機能を含ませることもできる。

【００３５】したがって、図２（ｃ）のように、1.5 秒
の遅延をＲＡＭバッファ３３で与える場合には、図３の
ように、書込みポインタＰ２を「ａ」番地にセットし、
読出しポインタＰ１を「ｄ」番地にセットすればよい。

【００３６】この場合、スレーブデータ（ＤＡＴ１１か
ら出力されるオーディオデータ（ア））は、マスターデ
ータ（ＶＴＲ１０から出力されるビデオデータ）より2.
5 秒早く出力されて「ａ」番地に書き込まれる。この書
込みと同時に、同期判定回路３１による同期判定とメモ
リアクセス回路３２によるアドレッシンが行われ、読出
しポインタＰ１が設定される。この読出しポインタＰ１
は、1.5 秒後に番地「ａ」に達し、その時点でデータ
（ア）が読み出される。すなわち、この場合には、デー
タ（ア）に1.5 秒の遅延を与えたことになる。

【００３７】（実施例２）図４は、第２の実施例（実施
例１の内容をより具体化したもの）である同期装置３０
を使用した再生システムの全体構成を示す図である。本
質的な内容は、実施例１と同じである。

【００３８】マスター機であるＶＴＲ１０には、制御回
路５０が設けられ、スレーブ機であるＤＡＴ１１に設け
られた制御回路５１と相互に情報のやりとりを行いなが
ら、データ出力タイミング等を相互に制御する。

【００３９】同期装置３０は、データ／コード分離回路
７１，コードリーダ７０，７２，比較回路７３，オフセ
ット演算回路７４，アドレス演算回路７５，ＲＡＭバッ
ファ３３を有する。ＲＡＭバッファ３３における読出し
ポインタＰＩの移動は、ｔ１間隔で行われる。また、オ
ーディオ出力は、２チャンネルのスピーカ４０ａ，４０
ｂによって得られる。

【００４０】信号処理タイミングとしては、図示される
ように、大きく分けてタイミング，，の３つの段
階がある。すなわち、タイミングはオーディオデータ
の出力タイミング，はオーディオデータのＲＡＭ３３
への書込み，およびコード比較等の同期判定，ＲＡＭ３
３のアドレッシングのタイミング，はＶＴＲ１０およ
び同期装置３０から同期したデータが出力されるタイミ
ングである。

【００４１】（実施例３）図５（ａ）〜（ｃ）はそれぞ
れ、本発明の同期装置の設置形態の例を示す図である。

【００４２】図５（ａ）はデジタルオーディオ再生機８
０内に内蔵させた形態であり、同期装置の基本的な構成
は、図４の装置と同様である。ＲＡＭバッファ８８から
のデータはＤ／Ａ変換器８９によってアナログのオーデ
ィオ信号に変換されて出力される。

【００４３】図５（ｂ）は、デジタルレコーダー１００
の外部装置として構成した例であり、この例では、入力
部に、デジタルレコーダー１００からの入力データを受
けるデジタルインタフェース９０が設けられている。

【００４４】図５（ｃ）は、アナログレコーダー１１０
の外部装置として構成した例であり、この例では、入力
部に、アナログレコーダー１１０からの入力アナログ信
号をデジタルデータに変換するＡ／Ｄ変換器１２０が設
けられている。

【００４５】

【発明の効果】以上説明したように本発明によれば、以
下の効果を得ることができる。 (１) スレーブ機の出力信号をマスター機の出力信号に
同期させる場合、ＲＡＭバッファによる遅延制御の手法
を用いているため、同期判定，オフセット演算，メモリ
のアドレッシングによるＲＡＭバッファからのデータ読
出しタイミングの制御という、極めてオーソドックスな
デジタル回路技術のみで、調相，同期を達成できる。し
たがって、従来のような、ＰＬＬ等の位相負帰還制御系
を利用して動作クロックの周波数をマスター機の信号と
の位相差に応じて可変していくという複雑な負帰還制御
が不要であり、構成の簡素化や、ローコスト化を実現で
きる。

【００４６】(２) また、負帰還ループを回し続けてロ
ックインレンジに引き込みながら位相制御を行うという
従来の手法と異なり、本発明はＲＡＭバッファを用いた
方法を採用するため、ループを回す制御が必要なくな
り、時間の遅延量は自由に、しかも純電気的な手法によ
り正確，かつ極めて高速に設定可能である。

【００４７】(３) また、上述の従来技術は装置全体の
メカニズムと密接不可分の関係にあるために、同期装置
を独立したオプション装置として構成することはできな
かったのに対し、本発明では、純電気的な遅延技術を用
いるために、オプション化も可能である。すなわち、同
期機能部分を再生装置本体から独立，分離して構成する
ことができるのであり、したがって、同調、調相機能部
分を持たない既存の再生装置を用いても、マスター機と
の同期動作をさせることができるようになり、システム
構築の際の利便性や柔軟性が向上する。

【００４８】(４) また、本発明の場合、駆動機構にお
いて可変速機能（ピッチコントロール機能）を持たなく
てよく、通常の水晶制御による固定速再生機能がそのま
ま使用できる。したがって、可変速機能部分の回路の精
度によって安定性が低下するといった心配がなく、安
定，かつ高精度の動作を保証できる。

【図面の簡単な説明】

【図１】本発明の信号同期装置の一実施例の構成を示す
図である。

【図２】（ａ）〜（ｃ）はそれぞれ、図１の実施例にお
いて、スレーブ機のデータをマスター機のデータに同期
させる際の具体的な動作を説明するための図である。

【図３】図１の実施例におけるＲＡＭバッファ３３，同
期判定回路３１，メモリアクセス回路３２の構成や具体
的動作を説明するための図である。

【図４】本発明の第２の実施例（図１の実施例の内容を
より具体化したもの）を使用した再生システムの全体構
成を示す図である。

【図５】（ａ）〜（ｃ）はそれぞれ、本発明の同期装置
の、設置形態の例を示す図である。

【図６】従来例の構成例を示す図である。

【符号の説明】

１０ＶＴＲ１１ＤＡＴ１４ドラム１５ヘッド１６データ再生，およびデータ／コード分離回路２０ディスプレイ３０同期装置３１同期判定回路３２メモリアクセス回路３３ＲＡＭバッファ３４タイムコード比較回路３５オフセット演算回路４０スピーカ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 7734−5ＣＨ０４Ｎ 5/91 Ｃ 7734−5ＣＮ

Claims

【特許請求の範囲】

【請求項１】スレーブ機により処理された信号（すな
わち、スレーブ信号）を、マスター機により処理された
信号（すなわち、マスター信号）に同期させる信号同期
装置であって、前記マスター信号とスレーブ信号のそれぞれには、相互
の同期をとるために利用される同期信号（すなわち、そ
れぞれ、マスター同期信号とスレーブ同期信号）が、同
期をとることが要求される所定の信号単位毎に付加され
ていて、この同期信号を利用して信号の同期を実現し、
その実現手段として、前記マスター信号およびスレーブ信号のそれぞれから分
離された、前記マスター同期信号とスレーブ同期信号と
を比較して、対応するマスター信号とスレーブ信号との
オフセットを求める同期判定回路と、前記スレーブ信号を一時的に蓄積するバッファメモリ
と、前記同期判定回路により求められたオフセットを解消す
るために必要な遅延を与えるように前記バッファメモリ
をアドレッシングするメモリアクセス回路と、を有して
いることを特徴とする信号同期装置。
【請求項２】スレーブ機内に設けられていることを特
徴とする、請求項１記載の信号同期装置。
【請求項３】スレーブ機とは別の独立した装置として
形成されていることを特徴とする、請求項１記載の信号
同期装置。
【請求項４】バッファメモリ、およびメモリアクセス
回路は以下の構成を備え、また、データ処理タイミング
として、以下のようなタイミングが使用される、請求項
１記載の信号同期装置。〔バッファメモリの構成〕メモリの番地はリング形式
となっていて、番地が一巡すると、再び元の番地に戻っ
てくるようになっている。データを書込むべき番地を指定するライトポインタ
と、データを読み出すべき番地を指定するリードポイン
タとを、それぞれ独立に自由に設定できるようになって
いる。ライトポインタがポイントする番地に、前記スレーブ
信号のデータが書き込まれ、リードポインタが指定する
番地からデータが読み出されるようになっている。リードポインタは、前記メモリアクセス回路によりア
ドレッシングされて指定される番地に設定され、かつ、
一旦、リードポインタが設定されると、そのリードポイ
ンタは、所定の方向に、所定の時間間隔で自動的に移動
し、異なる番地を順次にポイントしていくようになって
いる。〔メモリアクセス回路の構成〕前記同期判定回路により
オフセットが求められると、そのオフセット時間に相当
する前記リードポインタの移動回数分だけ、前記ライト
ポインタの位置（番地）からリードポインタの前記所定
の移動方向とは逆の方向にさかのぼった位置（番地）に
アドレッシングし、その位置（番地）にリードポインタ
を設定させるようになっている。〔データ処理タイミング〕前記スレーブ信号のデータが
ライトポインタがポイントするメモリバッファの番地に
書き込まれると同じタイミングで、前記同期判定回路に
よる同期判定，オフセット演算，およびメモリアクセス
回路によるバッファメモリのアドレッシングが行われ
る。
【請求項５】マスター機は、映像信号の記録／再生を
行えるビデオ機器であり、スレーブ機はオーディオ信号
の記録／再生を行えるオーディオ機器であり、マスター
同期信号およびスレーブ同期信号は共に、ビデオ信号の
１フレーム単位で固有に付加されるタイムコードであ
る、請求項２または請求項３記載の信号同期装置。