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JP7174096B2 - 半導体装置 - Google Patents

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Description

本発明は、論理回路に関する。特に、チャネル形成領域が酸化物半導体によって構成さ
れるトランジスタを有する論理回路に関する。また、当該論理回路を有する半導体装置に
関する。
なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路及び電気機器は全て半導体装置である。
一般的に、Ｓｉ－ｗａｆｅｒやＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）
を用いて作製されたトランジスタを有する回路は、微細加工が進んで動作電圧が小さくな
るほど、消費電力が小さくなっていく。
消費電力は、主に、トランジスタのゲート容量、トランジスタ間及び回路ブロック間を
接続する配線等に生じる寄生容量の充放電によって消費される動的な電力、並びに、回路
が動作していない場合でも消費してしまう静的な電力（以下、待機電力とも呼ぶ）の和に
なる。
当該消費電力を低減する方法の一つに、クロックゲーティングと呼ばれる技術がある（
例えば、特許文献１参照）。クロックゲーティングとは、消費電力を低減するために、あ
る回路が動作していない期間で当該回路へのクロック信号の供給を停止する技術である。
こうすることで、クロック信号が供給される配線の寄生容量等で消費していた電力を低減
することができる。
特開２００８－２１９８８２号公報
待機電力は、概ね、動作していない回路（以下、非動作回路）が消費する電力と、トラ
ンジスタのリーク電流（一般的に、ゲートソース間電圧＝０Ｖの時にソース－ドレイン間
に流れる電流）によって消費される電力とに分けられる。
上述したクロックゲーティングでは、動的な消費電力を低減することはできるが、リー
ク電流に起因する静的な消費電力を低減することはできない。なお、非動作回路における
動的な消費電力としては、クロック信号が供給される配線における寄生容量の充放電など
に起因する消費電力が挙げられる。さらに、クロックゲーティングを行う回路においては
、非動作回路を構成する各素子の状態が維持される。そのため、トランジスタのリーク電
流に起因する消費電力が待機電力に占める割合が高くなる。また、トランジスタのリーク
電流によって論理回路が誤動作を起こす確率が高くなる。
上述した課題に鑑み本発明の一態様は、クロックゲーティングを行う論理回路において
、リーク電流に起因する待機電力を低減すること又は誤動作を抑制することを課題の一と
する。
本発明の一形態は、酸化物半導体中で電子供与体（ドナー）となり得る不純物（水素又
は水など）を除去することで、真性又は実質的に真性な半導体であって、シリコン半導体
よりもエネルギーギャップが大きい酸化物半導体でチャネル形成領域が形成されるトラン
ジスタを論理回路が有するＮ型トランジスタに適用するものである。
具体的には、酸化物半導体に含まれる水素が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下
、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、より好ましくは５×１０１７（
ａｔｏｍｓ／ｃｍ３）以下として、酸化物半導体に含まれる水素若しくはＯＨ基を除去し
、キャリア密度を５×１０１４／ｃｍ３以下、好ましくは５×１０１２／ｃｍ３以下とし
た酸化物半導体でチャネル形成領域が形成されるトランジスタによって論理回路が構成さ
れるものである。
当該酸化物半導体のエネルギーギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、
より好ましくは３ｅＶ以上として、ドナーを形成する水素等の不純物を極力低減し、キャ
リア密度を５×１０１４／ｃｍ３以下、好ましくは５×１０１２／ｃｍ３以下となるよう
にする。
このように高純度化された酸化物半導体は、トランジスタのチャネル形成領域に用いる
ことで、チャネル幅が１０ｍｍの場合でさえも、ドレイン電圧が１Ｖ及び１０Ｖの場合に
おいて、ゲート電圧が－５Ｖから－２０Ｖの範囲において、ドレイン電流は１×１０－１
３［Ａ］以下となるように作用する。すなわち、高純度化された酸化物半導体をトランジ
スタのチャネル形成領域に適用することによって、リーク電流を大幅に低減することがで
きる。
すなわち、本発明の一態様は、クロック信号が入力される第１の期間と、クロック信号
が入力されない第２の期間と、を有する論理回路であって、第２の期間に渡って、ソース
端子及びドレイン端子に電位差が存在する状態でオフするトランジスタを有し、トランジ
スタのチャネル形成領域は、水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下の酸化
物半導体によって構成されることを特徴とする論理回路である。
本発明の一態様の論理回路は、クロック信号が供給されない期間に渡って、ソース端子
及びドレイン端子に電位差が存在する状態でオフするトランジスタを有する。該トランジ
スタのチャネル形成領域は、水素濃度が低減された酸化物半導体によって構成される。具
体的には、当該酸化物半導体の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下で
ある。そのため、当該トランジスタのリーク電流を低減することができる。その結果、当
該論理回路の待機電力を低減すること及び誤動作を抑制することができる。
特に、クロックゲーティングが行われる論理回路では、当該論理回路内の状態が長時間
維持されることになる。つまり、特定のトランジスタがソース端子及びドレイン端子間に
電位差が存在する状態で長時間にわたってオフすることになる。そのようなトランジスタ
として当該トランジスタを適用することは、上記効果が大きい。
また、回路全体の消費電力を低減することで、本発明の一態様の論理回路を動作させる
外部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導
体装置の機能拡張が可能となる。
実施の形態１で説明する論理回路の構成例を示す図。 実施の形態２で説明する論理回路の（Ａ）構成例を示す図、（Ｂ）タイミングチャートの一例を示す図。 （Ａ）、（Ｂ）実施の形態２で説明するＡＮＤゲートの回路構成例を示す図。 実施の形態２で説明する（Ａ）フリップフロップの構成例を示す図、（Ｂ）、（Ｃ）ＮＡＮＤゲートの回路構成例を示す図。 実施の形態３で説明する論理回路の（Ａ）構成例を示す図、（Ｂ）タイミングチャートの一例を示す図。 （Ａ）、（Ｂ）実施の形態３で説明するＮＯＲゲートの回路構成例を示す図 実施の形態４で説明する論理回路の（Ａ）構成例を示す図、（Ｂ）タイミングチャートの一例を示す図。 実施の形態４で説明する論理回路の（Ａ）ラッチの構成例を示す図、（Ｂ）、（Ｃ）インバータの回路構成例を示す図。 実施の形態５で説明する論理回路の構成例を示す図。 実施の形態６で説明する論理回路の構成例を示す図。 実施の形態７で説明するＰ型トランジスタ及びＮ型トランジスタの構成例を示す断面図。 （Ａ）～（Ｈ）実施の形態７で説明するＰ型トランジスタの作製工程の一例を示す断面図。 （Ａ）～（Ｇ）実施の形態７で説明するＮ型トランジスタの作製工程の一例を示す断面図。 （Ａ）～（Ｄ）実施の形態７で説明するＮ型トランジスタの作製工程の一例を示す断面図。 実施の形態７で説明するＰ型トランジスタ及びＮ型トランジスタの構成例を示す断面図。 （Ａ）、（Ｂ）実施の形態７で説明するＰ型トランジスタ及びＮ型トランジスタの構成例を示す断面図。 （Ａ）、（Ｂ）実施の形態７で説明するＰ型トランジスタ及びＮ型トランジスタの構成例を示す断面図。 （Ａ）、（Ｂ）実施の形態７で説明するＰ型トランジスタ及びＮ型トランジスタの構成例を示す図。 実施の形態８で説明するトランジスタの構成例を示す（Ａ）平面図、（Ｂ）断面図。 （Ａ）～（Ｅ）実施の形態８で説明するトランジスタの作製工程の一例を示す断面図。 （Ａ）～（Ｅ）実施の形態９で説明するトランジスタの作製工程の一例を示す断面図。 （Ａ）～（Ｄ）実施の形態１０で説明するトランジスタの作製工程の一例を示す断面図。 （Ａ）～（Ｆ）実施の形態１１で説明する半導体装置の一例を示す図。 実施例１で説明する薄膜トランジスタの一例の初期特性を示す図。 （Ａ）、（Ｂ）実施例１で説明する薄膜トランジスタの一例の評価用素子の上面図。 （Ａ）、（Ｂ）実施例１で説明する薄膜トランジスタの一例の評価用素子のＶｇ－Ｉｄ特性を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態
および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、
本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、トランジスタのソース端子及びドレイン端子は、トランジスタの構造や動作条件
等によって替わるため、いずれがソース端子又はドレイン端子であるかを特定することが
困難である。そこで、本書類においては、ソース端子及びドレイン端子の一方を第１端子
、ソース端子及びドレイン端子の他方を第２端子と表記し、区別することとする。
また、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、又は領域は、
明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限
定されない。また、本明細書にて用いる「第１」、「第２」、「第３」などの序数は、構
成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記
する。
（実施の形態１）
本実施の形態では、クロックゲーティングが行われる論理回路の一例について説明する
。具体的には、クロック信号が入力される期間と、クロック信号が入力されない期間とを
有し、該クロック信号を用いて演算処理を行う論理回路の一例について図１を参照しなが
ら説明する。
図１に示す論理回路１０は、パルス信号（ＰＳ）を供給する配線（以下、パルス信号線
ともいう）に電気的に接続された第１の入力端子１１と、データ信号（Ｄａｔａ）を供給
する配線（以下、データ信号線ともいう）に電気的に接続された第２の入力端子１２と、
出力端子１３とを有する。なお、論理回路１０は、パルス信号線を介して、クロック信号
（ＣＫ）が供給される期間と、クロック信号が供給されない期間とを有する。すなわち、
図１に示す論理回路は、クロックゲーティングが行われる論理回路である。なお、クロッ
ク信号の供給がされないとは、クロック信号がハイレベルの電位又はロウレベルの電位に
固定され、ハイレベルからロウレベルへ及びロウレベルからハイレベルへと変化する信号
が供給されないという意味である。
さらに、図１に示す本実施の形態の論理回路１０は、主要論理回路部１４と、クロック
信号が供給されない期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態
でオフするトランジスタ１５と、を有する。なお、主要論理回路部１４は、トランジスタ
、容量素子又は抵抗素子などの複数の素子によって構成される。
また、トランジスタ１５のチャネル形成領域は、水素濃度が５×１０１９（ａｔｏｍｓ
／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましく
は５×１０１７（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されている。す
なわち、トランジスタ１５は、キャリアの供与体となる水素を極めて低濃度にまで低下さ
せた高純度化が図られた酸化物半導体をチャネル形成領域に適用したトランジスタである
。なお、当該酸化物半導体層中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓ
ｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行ったものである
。
本実施の形態の論理回路は、クロックゲーティングが行われる論理回路であって、該ク
ロックゲーティングが行われる期間（すなわち、クロック信号が入力されない期間）に渡
って、ソース端子及びドレイン端子に電位差を有する状態でオフするトランジスタを有す
る。当該トランジスタは、酸化物半導体によってチャネル形成領域が構成される。該酸化
物半導体の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０
１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３
）以下に制御される。そのため、当該トランジスタのオフ電流を１×１０－１３［Ａ］以
下にまで低減することが可能である。つまり、当該トランジスタを介した電荷のリークを
抑制することができる。その結果、当該期間における待機電力を低減すること及び当該期
間における論理回路の誤動作を抑制することが可能になる。
特に、クロックゲーティングが行われる論理回路では、当該論理回路内の状態が長時間
維持されることになる。つまり、特定のトランジスタがソース端子及びドレイン端子間に
電位差が存在する状態で長時間にわたってオフすることになる。そのようなトランジスタ
として当該トランジスタを適用することは、上記効果が大きい。
また、論理回路の消費電力を低減することで、本実施の形態の論理回路を動作させる外
部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導体
装置の機能拡張が可能となる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
（実施の形態２）
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的に
は、ＡＮＤゲートと、フリップフロップとを有する論理回路について図２～図４を参照し
ながら説明する。
＜論理回路の構成例＞
図２（Ａ）に示す本実施の形態の論理回路２００は、第１の入力端子がイネーブル信号
（ＥＮ）を供給する配線（以下、イネーブル信号線ともいう）に電気的に接続され、第２
の入力端子がクロック信号（ＣＫ）を供給する配線（以下、クロック信号線ともいう）に
電気的に接続されたＡＮＤゲート２０１と、第１の入力端子がデータ信号線に電気的に接
続され、第２の入力端子がＡＮＤゲート２０１の出力端子に電気的に接続されたフリップ
フロップ２０２とを有する。
なお、本実施の形態の論理回路が有するフリップフロップ２０２は、帰還作用を利用し
て１ビット分のデータを保持できる回路である。また、フリップフロップ２０２の出力信
号は、論理回路２００の出力信号となる。
＜論理回路の動作例＞
図２（Ａ）に示した論理回路の動作について図２（Ｂ）に示すタイミングチャートを参
照しながら以下に説明する。
期間Ｔ１において、イネーブル信号線は、ハイレベルの信号を供給する配線として機能
する。そのため、ＡＮＤゲート２０１の出力信号（ＡＮＤ（Ｏｕｔ））は、クロック信号
（ＣＫ）となる。すなわち、フリップフロップ２０２の第２の入力端子にはクロック信号
（ＣＫ）が入力される。フリップフロップ２０２は、入力されたクロック信号（ＣＫ）に
より動作する。具体的には、フリップフロップ２０２は、クロック信号（ＣＫ）がロウレ
ベルからハイレベルに変化する際のデータ信号（Ｄ０又はＤ１）を取り込み、クロック信
号（ＣＫ）がハイレベルからロウレベルに変化する際に当該データ信号を出力する。
期間Ｔ２において、イネーブル信号線は、ロウレベルの信号を供給する配線として機能
する。そのため、ＡＮＤゲート２０１の出力信号（ＡＮＤ（Ｏｕｔ））は、ロウレベルの
信号となる。すなわち、フリップフロップ２０２の第２の入力端子にはロウレベルの信号
が入力される。この時、論理回路の出力信号（Ｏｕｔ）は、データ信号（Ｄ１）を維持す
る。
期間Ｔ３において、イネーブル信号線は、再度、ハイレベルの信号を供給する配線とし
て機能する。つまり、期間Ｔ１と同様に、フリップフロップ２０２は、クロック信号（Ｃ
Ｋ）がロウレベルからハイレベルに変化する際のデータ信号（Ｄ２又はＤ３）を取り込み
、クロック信号（ＣＫ）がハイレベルからロウレベルに変化する際に当該データ信号を出
力する。
本実施の形態の論理回路では、イネーブル信号（ＥＮ）によってフリップフロップ２０
２に入力されるクロック信号が制御される。つまり、フリップフロップ２０２に対してク
ロックゲーティングが行われる論理回路である。
なお、本実施の形態の論理回路は、フリップフロップ２０２に入力されるクロック信号
がハイレベルに変化する際にデータを読み込み、クロック１周期の間、読み込んだデータ
を保持する。したがって、論理回路の出力信号（Ｏｕｔ）は、フリップフロップ２０２が
動作している期間Ｔ１又は期間Ｔ３を経過した後も、一時保持される。
＜ＡＮＤゲート及びフリップフロップの回路構成例＞
図２（Ａ）に示した論理回路が有するＡＮＤゲート２０１の具体的な回路構成例を図３
（Ａ）、（Ｂ）に示し、フリップフロップ２０２の具体的な回路構成例を図４（Ａ）～（
Ｃ）に示す。
図３（Ａ）に示すＡＮＤゲートは、トランジスタ２１１乃至トランジスタ２１６を有す
る。なお、トランジスタ２１１、２１４、２１５は、Ｐ型トランジスタであり、トランジ
スタ２１２、２１３、２１６は、Ｎ型トランジスタである。
トランジスタ２１１は、ゲート端子がイネーブル信号線に電気的に接続され、第１端子
が高電源電位（ＶＤＤ）を供給する配線（以下、高電源電位線ともいう）に電気的に接続
される。
トランジスタ２１２は、ゲート端子がイネーブル信号線及びトランジスタ２１１のゲー
ト端子に電気的に接続され、第１端子がトランジスタ２１１の第２端子に電気的に接続さ
れる。
トランジスタ２１３は、ゲート端子がクロック信号線に電気的に接続され、第１端子が
トランジスタ２１２の第２端子に電気的に接続され、第２端子が低電源電位（ＶＳＳ）を
供給する配線（以下、低電源電位線ともいう）に電気的に接続される。
トランジスタ２１４は、ゲート端子がクロック信号線及びトランジスタ２１３のゲート
端子に電気的に接続され、第１端子が高電源電位線に電気的に接続され、第２端子がトラ
ンジスタ２１１の第２端子及びトランジスタ２１２の第１端子に電気的に接続される。
トランジスタ２１５は、ゲート端子がトランジスタ２１１の第２端子、トランジスタ２
１２の第１端子及びトランジスタ２１４の第２端子に電気的に接続され、第１端子が高電
源電位線に電気的に接続される。
トランジスタ２１６は、ゲート端子がトランジスタ２１１の第２端子、トランジスタ２
１２の第１端子、トランジスタ２１４の第２端子及びトランジスタ２１５のゲート端子に
電気的に接続され、第１端子がトランジスタ２１５の第２端子に電気的に接続され、第２
端子が低電源電位線に電気的に接続される。
なお、当該ＡＮＤゲートでは、トランジスタ２１５の第２端子及びトランジスタ２１６
の第１端子が電気的に接続するノードの電位がＡＮＤゲートの出力信号（ＡＮＤ（Ｏｕｔ
））として出力される。
また、本明細書において、高電源電位（ＶＤＤ）及び低電源電位（ＶＳＳ）とは、それ
ぞれを比較したときに高電源電位（ＶＤＤ）が低電源電位（ＶＳＳ）より高くなればどの
ような電位であってもよい。例えば、低電源電位（ＶＳＳ）として、接地電位又は０Ｖな
どを適用し、高電源電位（ＶＤＤ）として、任意の正電位を適用することなどができる。
図３（Ｂ）に示すＡＮＤゲートは、トランジスタ２２１乃至トランジスタ２２５を有す
る。なお、トランジスタ２２１乃至トランジスタ２２５は、Ｎ型トランジスタである。加
えて、トランジスタ２２１乃至トランジスタ２２５は、しきい値電圧が正であるエンハン
スメント型トランジスタである。
トランジスタ２２１は、ゲート端子及び第１端子が高電源電位線に電気的に接続される
。
トランジスタ２２２は、ゲート端子がイネーブル信号線に電気的に接続され、第１端子
がトランジスタ２２１の第２端子に電気的に接続される。
トランジスタ２２３は、ゲート端子がクロック信号線に電気的に接続され、第１端子が
トランジスタ２２２の第２端子に電気的に接続され、第２端子が低電源電位線に電気的に
接続される。
トランジスタ２２４は、ゲート端子及び第１端子が高電源電位線に電気的に接続される
。
トランジスタ２２５は、ゲート端子がトランジスタ２２１の第２端子及びトランジスタ
２２２の第１端子に電気的に接続され、第１端子がトランジスタ２２４の第２端子に電気
的に接続され、第２端子が低電源電位線に電気的に接続される。
なお、当該ＡＮＤゲートでは、トランジスタ２２４の第２端子及びトランジスタ２２５
の第１端子が電気的に接続するノードの電位がＡＮＤゲートの出力信号（ＡＮＤ（Ｏｕｔ
））として出力される。
また、トランジスタ２２１及びトランジスタ２２４は、ゲート端子及び第１端子が高電
源電位線に電気的に接続されたエンハンスメント型トランジスタである。そのため、トラ
ンジスタ２２１及びトランジスタ２２４は、期間によらずオン状態を維持する。別言する
と、トランジスタ２２１及びトランジスタ２２４は、抵抗素子として利用されている。
また、ＡＮＤゲートの第１の入力端子及び第２の入力端子は、可換である。すなわち、
上述の説明においてイネーブル信号線に電気的に接続すると規定した端子をクロック信号
線に電気的に接続させ、且つクロック信号線に電気的に接続すると規定した端子をイネー
ブル信号線に電気的に接続させた構成とすることが可能である。
図４（Ａ）に示すフリップフロップは、ＮＡＮＤゲート２３１乃至ＮＡＮＤゲート２３
４を有する。
ＮＡＮＤゲート２３１は、第１の入力端子がデータ信号線に電気的に接続され、第２の
入力端子がＡＮＤゲートの出力端子に電気的に接続される。
ＮＡＮＤゲート２３２は、第１の入力端子がＮＡＮＤゲート２３１の出力端子に電気的
に接続され、第２端子がＡＮＤゲートの出力端子及びＮＡＮＤゲート２３１の第２の入力
端子に電気的に接続される。
ＮＡＮＤゲート２３３は、第１の入力端子がＮＡＮＤゲート２３１の出力端子及びＮＡ
ＮＤゲート２３２の第１の入力端子に電気的に接続される。
ＮＡＮＤゲート２３４は、第１の入力端子がＮＡＮＤゲート２３３の出力端子に電気的
に接続され、第２の入力端子がＮＡＮＤゲート２３２の出力端子に電気的に接続され、出
力端子がＮＡＮＤゲート２３３の第２の入力端子に電気的に接続される。
図４（Ａ）に示すフリップフロップは、Ｄｅｌａｙ型フリップフロップである。なお、
本実施の形態のフリップフロップは、Ｑ端子のみを出力端子として利用するＤｅｌａｙ型
フリップフロップとしたが、Ｑ端子及びＱＢ端子（ＮＡＮＤゲート２３４の出力端子）の
２つの出力端子を有する構成であってもよい。
また、図４（Ａ）に示したフリップフロップは、一例であり、本実施の形態のフリップ
フロップは当該構成に限定されない。すなわち、本実施の形態のフリップフロップは、帰
還作用を利用して１ビットのデータを保持できる回路であればどのような構成でもよい。
図４（Ｂ）、（Ｃ）には、ＮＡＮＤゲート２３１乃至ＮＡＮＤゲート２３４に適用可能
な回路の具体例を示す。
図４（Ｂ）に示すＮＡＮＤゲートは、トランジスタ２４１乃至トランジスタ２４４を有
する。なお、トランジスタ２４１、２４４は、Ｐ型トランジスタであり、トランジスタ２
４２、２４３は、Ｎ型トランジスタである。
トランジスタ２４１は、ゲート端子がＮＡＮＤゲートの第１の入力端子に電気的に接続
され、第１端子が高電源電位線に電気的に接続される。
トランジスタ２４２は、ゲート端子がＮＡＮＤゲートの第１の入力端子及びトランジス
タ２４１のゲート端子に電気的に接続され、第１端子がトランジスタ２４１の第２端子に
電気的に接続される。
トランジスタ２４３は、ゲート端子がＮＡＮＤゲートの第２の入力端子に電気的に接続
され、第１端子がトランジスタ２４２の第２端子に電気的に接続され、第２端子が低電源
電位線に電気的に接続される。
トランジスタ２４４は、ゲート端子がＮＡＮＤゲートの第２の入力端子及びトランジス
タ２４３のゲート端子に電気的に接続され、第１端子が高電源電位線に電気的に接続され
、第２端子がトランジスタ２４１の第２端子及びトランジスタ２４２の第１端子に電気的
に接続される。
なお、当該ＮＡＮＤゲートでは、トランジスタ２４１の第２端子、トランジスタ２４２
の第１端子及びトランジスタ２４４の第２端子が電気的に接続するノードの電位がＮＡＮ
Ｄゲートの出力信号として出力される。
図４（Ｃ）に示すＮＡＮＤゲートは、トランジスタ２５１乃至トランジスタ２５３を有
する。なお、トランジスタ２５１乃至トランジスタ２５３は、Ｎ型トランジスタである。
加えて、トランジスタ２５１乃至トランジスタ２５３は、しきい値電圧が正であるエンハ
ンスメント型トランジスタである。
トランジスタ２５１は、ゲート端子及び第１端子が高電源電位線に電気的に接続される
。
トランジスタ２５２は、ゲート端子がＮＡＮＤゲートの第１の入力端子に電気的に接続
され、第１端子がトランジスタ２５１の第２端子に電気的に接続される。
トランジスタ２５３は、ゲート端子がＮＡＮＤゲートの第２の入力端子に電気的に接続
され、第１端子がトランジスタ２５２の第２端子に電気的に接続され、第２端子が低電源
電位線に電気的に接続される。
なお、当該ＮＡＮＤゲートでは、トランジスタ２５１の第２端子及びトランジスタ２５
２の第１端子が電気的に接続するノードの電位がＮＡＮＤゲートの出力信号として出力さ
れる。
また、ＮＡＮＤゲートの第１の入力端子及び第２の入力端子は、可換である。すなわち
、上述の説明においてＮＡＮＤゲートの第１の入力端子に電気的に接続すると規定した端
子をＮＡＮＤゲートの第２の入力端子に電気的に接続させ、且つＮＡＮＤゲートの第２の
入力端子に電気的に接続すると規定した端子をＮＡＮＤゲートの第１の入力端子に電気的
に接続させた構成とすることが可能である。
本実施の形態の論理回路は、ＮＡＮＤゲート２３１乃至ＮＡＮＤゲート２３４が有する
トランジスタ２４２、２４３、２５２、２５３の少なくとも一つのチャネル形成領域が酸
化物半導体によって構成される。当該酸化物半導体の水素濃度は、５×１０１９（ａｔｏ
ｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ま
しくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下に制御される。そのため、当該トランジ
スタのオフ電流を１×１０－１３［Ａ］以下にまで低減することが可能である。つまり、
クロックゲーティングが行われる期間における当該トランジスタを介した電荷のリークを
抑制することができる。その結果、当該期間における待機電力を低減すること及び当該期
間における論理回路の誤動作を抑制することが可能になる。
さらに、本実施の形態の論理回路が有するＡＮＤゲート２０１として、図３（Ｂ）に示
したＡＮＤゲートを適用し、フリップフロップ２０２として、図４（Ｃ）に示したＮＡＮ
Ｄゲートによって構成されるＤｅｌａｙ型フリップフロップを適用することで、当該論理
回路を構成するトランジスタのすべてをＮ型トランジスタとすることができる。これらの
Ｎ型トランジスタを上記のトランジスタ（チャネル形成領域が、水素濃度が５×１０１９
（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されるトランジスタ）とするこ
とにより、Ｎ型トランジスタのみで構成される論理回路でありながら、低消費電力化する
ことができる。また、論理回路をＮ型トランジスタのみで構成することで、作製プロセス
を低減することができ、当該論理回路の歩留まりを向上させること及び製造コストを低減
させることができる。
また、論理回路の消費電力を低減することで、本実施の形態の論理回路を動作させる外
部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導体
装置の機能拡張が可能となる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
（実施の形態３）
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的に
は、ＮＯＲゲートと、フリップフロップとを有する論理回路について図５及び図６を参照
しながら説明する。
＜論理回路の構成例＞
図５（Ａ）に示す本実施の形態の論理回路５００は、第１の入力端子がイネーブル信号
線に電気的に接続され、第２の入力端子が反転クロック信号（ＣＫＢ）を供給する配線（
以下、反転クロック信号線ともいう）に電気的に接続されたＮＯＲゲート５０１と、第１
の入力端子がデータ信号線に電気的に接続され、第２の入力端子がＮＯＲゲート５０１の
出力端子に電気的に接続されたフリップフロップ５０２とを有する。
なお、本実施の形態の論理回路が有するフリップフロップ５０２は、帰還作用を利用し
て１ビット分のデータを保持できる回路である。また、フリップフロップ５０２の出力信
号は、論理回路５００の出力信号となる。
＜論理回路の動作例＞
図５（Ａ）に示した論理回路の動作について図５（Ｂ）に示すタイミングチャートを参
照しながら以下に説明する。
期間Ｔ４において、イネーブル信号線は、ロウレベルの信号を供給する配線として機能
する。そのため、ＮＯＲゲート５０１の出力信号（ＮＯＲ（Ｏｕｔ））は、クロック信号
（ＣＫ）となる。すなわち、フリップフロップ５０２の第２の入力端子にはクロック信号
（ＣＫ）が入力される。フリップフロップ５０２は、入力されたクロック信号（ＣＫ）に
より動作する。具体的には、フリップフロップ５０２は、クロック信号（ＣＫ）がロウレ
ベルからハイレベルに変化する際のデータ信号（Ｄ４又はＤ５）を取り込み、クロック信
号（ＣＫ）がハイレベルからロウレベルに変化する際に当該データ信号を出力する。
期間Ｔ５において、イネーブル信号線は、ハイレベルの信号を供給する配線として機能
する。そのため、ＮＯＲゲート５０１の出力信号（ＮＯＲ（Ｏｕｔ））は、ロウレベルの
信号となる。すなわち、フリップフロップ５０２の第２の入力端子にはロウレベルの信号
が入力される。この時、論理回路の出力信号（Ｏｕｔ）は、データ信号（Ｄ５）を維持す
る。
期間Ｔ６において、イネーブル信号線は、再度、ロウレベルの信号を供給する配線とし
て機能する。つまり、期間Ｔ４と同様に、フリップフロップ５０２は、クロック信号（Ｃ
Ｋ）がロウレベルからハイレベルに変化する際のデータ信号（Ｄ６又はＤ７）を取り込み
、クロック信号（ＣＫ）がハイレベルからロウレベルに変化する際に当該データ信号を出
力する。
本実施の形態の論理回路では、イネーブル信号（ＥＮ）によってフリップフロップ５０
２に入力されるクロック信号が制御される。つまり、フリップフロップ５０２に対してク
ロックゲーティングが行われる論理回路である。
なお、本実施の形態の論理回路は、フリップフロップ５０２に入力されるクロック信号
がハイレベルの時にデータを読み込み、クロック１周期の間、読み込んだデータを保持す
る。したがって、論理回路の出力信号（Ｏｕｔ）は、フリップフロップ５０２が動作して
いる期間Ｔ４又は期間Ｔ６を経過した後も、一時保持される。
＜ＮＯＲゲート及びフリップフロップの回路構成例＞
図５（Ａ）に示した論理回路が有するＮＯＲゲート５０１の具体的な回路構成例を図６
（Ａ）、（Ｂ）に示す。なお、図５（Ａ）に示した論理回路が有するフリップフロップ５
０２には、図４（Ａ）に示したＤｅｌａｙ型フリップフロップを適用することが可能であ
る。そのため、ここでは、フリップフロップ５０２の具体的な回路構成例については、前
述の説明を援用することとする。以下では、ＮＯＲゲート５０１の具体的な回路構成例に
ついて図６（Ａ）、（Ｂ）を参照しながら説明する。
図６（Ａ）に示すＮＯＲゲートは、トランジスタ５１１乃至トランジスタ５１４を有す
る。なお、トランジスタ５１１、５１２は、Ｐ型トランジスタであり、トランジスタ５１
３、５１４は、Ｎ型トランジスタである。
トランジスタ５１１は、ゲート端子がイネーブル信号線に電気的に接続され、第１端子
が高電源電位（ＶＤＤ）を供給する配線（以下、高電源電位線ともいう）に電気的に接続
される。
トランジスタ５１２は、ゲート端子が反転クロック信号線に電気的に接続され、第１端
子がトランジスタ５１１の第２端子に電気的に接続される。
トランジスタ５１３は、ゲート端子が反転クロック信号線及びトランジスタ５１２のゲ
ート端子に電気的に接続され、第１端子がトランジスタ５１２の第２端子に電気的に接続
され、第２端子が低電源電位線に電気的に接続される。
トランジスタ５１４は、ゲート端子がイネーブル信号線及びトランジスタ５１１のゲー
ト端子に電気的に接続され、第１端子がトランジスタ５１２の第２端子及びトランジスタ
５１３の第１端子に電気的に接続され、第２端子が低電源電位線に電気的に接続される。
なお、当該ＮＯＲゲートでは、トランジスタ５１２の第２端子、トランジスタ５１３の
第１端子及びトランジスタ５１４の第１端子が電気的に接続するノードの電位がＮＯＲゲ
ートの出力信号（ＮＯＲ（Ｏｕｔ））として出力される。
図６（Ｂ）に示すＮＯＲゲートは、トランジスタ５２１乃至トランジスタ５２３を有す
る。なお、トランジスタ５２１乃至トランジスタ５２３は、Ｎ型トランジスタである。加
えて、トランジスタ５２１乃至トランジスタ５２３は、しきい値電圧が正であるエンハン
スメント型トランジスタである。
トランジスタ５２１は、ゲート端子及び第１端子が高電源電位線に電気的に接続される
。
トランジスタ５２２は、ゲート端子が反転クロック信号線に電気的に接続され、第１端
子がトランジスタ５２１の第２端子に電気的に接続され、第２端子が低電源電位線に電気
的に接続される。
トランジスタ５２３は、ゲート端子がイネーブル信号線に電気的に接続され、第１端子
がトランジスタ５２１の第２端子及びトランジスタ５２２の第１端子に電気的に接続され
、第２端子が低電源電位線に電気的に接続される。
なお、当該ＮＯＲゲートでは、トランジスタ５２１の第２端子、トランジスタ５２２の
第１端子及びトランジスタ５２３の第１端子が電気的に接続するノードの電位がＮＯＲゲ
ートの出力信号（ＮＯＲ（Ｏｕｔ））として出力される。
また、トランジスタ５２１は、ゲート端子及び第１端子が高電源電位線に電気的に接続
されたエンハンスメント型トランジスタである。そのため、トランジスタ５２１は、期間
によらずオン状態を維持する。別言すると、トランジスタ５２１は、抵抗素子として利用
されている。
また、ＮＯＲゲートの第１の入力端子及び第２の入力端子は、可換である。すなわち、
上述の説明においてイネーブル信号線に電気的に接続すると規定した端子を反転クロック
信号線に電気的に接続させ、且つ反転クロック信号線に電気的に接続すると規定した端子
をイネーブル信号線に電気的に接続させた構成とすることが可能である。
本実施の形態の論理回路は、チャネル形成領域が酸化物半導体によって構成されるトラ
ンジスタを有する。当該酸化物半導体の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３
）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは５×１
０１７（ａｔｏｍｓ／ｃｍ３）以下に制御される。そのため、当該トランジスタのオフ電
流を１×１０－１３［Ａ］以下にまで低減することが可能である。つまり、クロックゲー
ティングが行われる期間における当該トランジスタを介した電荷のリークを抑制すること
ができる。その結果、当該期間における待機電力を低減すること及び当該期間における論
理回路の誤動作を抑制することが可能になる。
さらに、本実施の形態の論理回路が有するＮＯＲゲート５０１として、図６（Ｂ）に示
したＮＯＲゲートを適用し、フリップフロップ５０２として、図４（Ｃ）に示したＮＡＮ
Ｄゲートによって構成されるＤｅｌａｙ型フリップフロップを適用することで、当該論理
回路を構成するトランジスタのすべてをＮ型トランジスタとすることができる。これらの
Ｎ型トランジスタを上記のトランジスタ（チャネル形成領域が、水素濃度が５×１０１９
（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されるトランジスタ）とするこ
とにより、Ｎ型トランジスタのみで構成される論理回路でありながら、低消費電力化する
ことができる。また、論理回路をＮ型トランジスタのみで構成することで、作製プロセス
を低減することができ、当該論理回路の歩留まりを向上させること及び製造コストを低減
させることができる。
また、論理回路の消費電力を低減することで、本実施の形態の論理回路を動作させる外
部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導体
装置の機能拡張が可能となる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
（実施の形態４）
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的に
は、ラッチと、フリップフロップとを有する論理回路について図７及び図８を参照しなが
ら説明する。
＜論理回路の構成例＞
図７（Ａ）に示す本実施の形態の論理回路６００は、第１の入力端子がイネーブル信号
線に電気的に接続され、第２の入力端子が反転クロック信号線に電気的に接続されたラッ
チ６０１と、第１の入力端子がデータ信号線に電気的に接続され、第２の入力端子がラッ
チ６０１の出力端子に電気的に接続されたフリップフロップ６０２とを有する。
なお、本実施の形態の論理回路が有するフリップフロップ６０２は、帰還作用を利用し
て１ビット分のデータを保持できる回路である。また、フリップフロップ６０２の出力信
号は、論理回路６００の出力信号となる。
また、本実施の形態のラッチ６０１は、データをラッチすることができればどのような
構成でもよい。ここでは、第１の入力端子にハイレベルの信号が供給された際に、第２の
入力端子に入力される信号の反転信号をラッチして出力する回路をラッチ６０１に適用す
る。
＜論理回路の動作例＞
図７（Ａ）に示した論理回路の動作について図７（Ｂ）に示すタイミングチャートを参
照しながら以下に説明する。
期間Ｔ７において、イネーブル信号線は、ハイレベルの信号を供給する配線として機能
する。この時、ラッチ６０１の出力信号（Ｌａｔｃｈ（Ｏｕｔ））は、クロック信号（Ｃ
Ｋ）となる。すなわち、フリップフロップ６０２の第２の入力端子にはクロック信号（Ｃ
Ｋ）が入力される。フリップフロップ６０２は、入力されたクロック信号（ＣＫ）により
動作する。具体的には、フリップフロップ６０２は、クロック信号（ＣＫ）がロウレベル
からハイレベルに変化する際のデータ信号（Ｄ８又はＤ９）を取り込み、クロック信号（
ＣＫ）がハイレベルからロウレベルに変化する際に当該データ信号を出力する。
期間Ｔ８において、イネーブル信号線は、ロウレベルの信号を供給する配線として機能
する。この時、ラッチ６０１の出力信号（Ｌａｔｃｈ（Ｏｕｔ））は、ロウレベルを保持
する。すなわち、フリップフロップ６０２の第２の入力端子にはロウレベルの信号が入力
される。この時、論理回路の出力信号（Ｏｕｔ）は、データ信号（Ｄ９）を維持する。
期間Ｔ９において、イネーブル信号線は、再度、ハイレベルの信号を供給する配線とし
て機能する。つまり、期間Ｔ７と同様に、フリップフロップ６０２は、クロック信号（Ｃ
Ｋ）がロウレベルからハイレベルに変化する際のデータ信号（Ｄ１０又はＤ１１）を取り
込み、クロック信号（ＣＫ）がハイレベルからロウレベルに変化する際に当該データ信号
を出力する。
本実施の形態の論理回路では、イネーブル信号（ＥＮ）によってフリップフロップ６０
２に入力されるクロック信号（ＣＫ）が制御される。つまり、フリップフロップ６０２に
対してクロックゲーティングが行われる論理回路である。
なお、本実施の形態の論理回路は、フリップフロップ６０２に入力されるクロック信号
がハイレベルの時にデータを読み込み、クロック１周期の間、読み込んだデータを保持す
る。したがって、論理回路の出力信号（Ｏｕｔ）は、フリップフロップ６０２が動作して
いる期間Ｔ７又は期間Ｔ９を経過した後も、一時保持される。
＜ラッチ及びフリップフロップの回路構成例＞
図７（Ａ）に示した論理回路が有するラッチ６０１の具体的な回路構成例を図８（Ａ）
～（Ｃ）に示す。なお、図７（Ａ）に示した論理回路が有するフリップフロップ６０２に
は、図４（Ａ）に示したＤｅｌａｙ型フリップフロップを適用することが可能である。そ
のため、ここでは、フリップフロップ６０２の具体的な回路構成例については、前述の説
明を援用することとする。以下では、ラッチ６０１の具体的な回路構成例について図８（
Ａ）～（Ｃ）を参照しながら説明する。
図８（Ａ）に示すラッチは、トランジスタ６１１並びにインバータ６１２及びインバー
タ６１３を有する。なお、トランジスタ６１１は、Ｎ型トランジスタである。
トランジスタ６１１は、ゲート端子がイネーブル信号線に電気的に接続され、第１端子
が反転クロック信号線に電気的に接続される。
インバータ６１２は、入力端子がトランジスタ６１１の第２端子に電気的に接続される
。
インバータ６１３は、入力端子がインバータ６１２の出力端子に電気的に接続され、出
力端子がトランジスタ６１１の第２端子及びインバータ６１２の入力端子に電気的に接続
される。
なお、当該ラッチでは、インバータ６１２の出力信号がラッチの出力信号（Ｌａｔｃｈ
（Ｏｕｔ））として出力される。
図８（Ｂ）、（Ｃ）には、インバータ６１２及びインバータ６１３に適用可能な回路の
具体例を示す。
図８（Ｂ）に示すインバータは、トランジスタ６２１及びトランジスタ６２２を有する
。なお、トランジスタ６２１は、Ｐ型トランジスタであり、トランジスタ６２２は、Ｎ型
トランジスタである。
トランジスタ６２１は、ゲート端子がインバータの入力端子に電気的に接続され、第１
端子が高電源電位線に電気的に接続される。
トランジスタ６２２は、ゲート端子がインバータの入力端子及びトランジスタ６２１の
ゲート端子に電気的に接続され、第１端子がトランジスタ６２１の第２端子に電気的に接
続され、第２端子が低電源電位線に電気的に接続される。
なお、当該インバータでは、トランジスタ６２１の第２端子及びトランジスタ６２２の
第１端子が電気的に接続するノードの電位が出力信号として出力される。
図８（Ｃ）に示すインバータは、トランジスタ６３１及びトランジスタ６３２を有する
。なお、トランジスタ６３１及びトランジスタ６３２は、Ｎ型トランジスタである。加え
て、トランジスタ６３１及びトランジスタ６３２は、しきい値電圧が正であるエンハンス
メント型トランジスタである。
トランジスタ６３１は、ゲート端子及び第１端子が高電源電位線に電気的に接続される
。
トランジスタ６３２は、ゲート端子がインバータの入力端子に電気的に接続され、第１
端子がトランジスタ６３１の第２端子に電気的に接続され、第２端子が低電源電位線に電
気的に接続される。
なお、当該インバータでは、トランジスタ６３１の第２端子及びトランジスタ６３２の
第１端子が電気的に接続するノードの電位が出力信号として出力される。
また、上述した説明ではトランジスタ６１１がＮ型トランジスタである場合について説
明したが、トランジスタ６１１をＰ型トランジスタとすることもできる。この場合、イネ
ーブル信号を反転させれば、上述の動作と同様の動作を行うことが可能である。
本実施の形態の論理回路は、チャネル形成領域が酸化物半導体によって構成されるトラ
ンジスタを有する。当該酸化物半導体の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３
）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは５×１
０１７（ａｔｏｍｓ／ｃｍ３）以下に制御される。そのため、当該トランジスタのオフ電
流を１×１０－１３［Ａ］以下にまで低減することが可能である。つまり、クロックゲー
ティングが行われる期間における当該トランジスタを介した電荷のリークを抑制すること
ができる。その結果、当該期間における待機電力を低減すること及び当該期間における論
理回路の誤動作を抑制することが可能になる。
さらに、本実施の形態の論理回路が有するラッチ６０１として、図８（Ｃ）に示したイ
ンバータによって構成されるラッチを適用し、フリップフロップ６０２として、図４（Ｃ
）に示したＮＡＮＤゲートによって構成されるＤｅｌａｙ型フリップフロップを適用する
ことで、当該論理回路を構成するトランジスタのすべてをＮ型トランジスタとすることが
できる。これらのＮ型トランジスタを上記のトランジスタ（チャネル形成領域が、水素濃
度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されるトラン
ジスタ）とすることにより、Ｎ型トランジスタのみで構成される論理回路でありながら、
低消費電力化することができる。また、論理回路をＮ型トランジスタのみで構成すること
で、作製プロセスを低減することができ、当該論理回路の歩留まりを向上させること及び
製造コストを低減させることができる。
また、論理回路の消費電力を低減することで、本実施の形態の論理回路を動作させる外
部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導体
装置の機能拡張が可能となる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
（実施の形態５）
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的に
は、ＡＮＤゲートと、複数のフリップフロップとを有する論理回路について図９を参照し
ながら説明する。
図９に示す本実施の形態の論理回路８００は、ＡＮＤゲート８０１と、フリップフロッ
プ８０２～８０４を含むフリップフロップ群８０５とを有する。
ＡＮＤゲート８０１は、第１の入力端子がイネーブル信号線に電気的に接続され、第２
の入力端子がクロック信号線に電気的に接続される。
フリップフロップ８０２は、第１の入力端子がデータ信号線に電気的に接続され、第２
の入力端子がＡＮＤゲート８０１の出力端子に電気的に接続される。
フリップフロップ８０３は、第１の入力端子がフリップフロップ８０２の出力端子に電
気的に接続され、第２の入力端子がＡＮＤゲート８０１の出力端子に電気的に接続される
。
フリップフロップ８０４は、第１の入力端子がフリップフロップ８０３の出力端子に電
気的に接続され、第２の入力端子がＡＮＤゲート８０１の出力端子に電気的に接続される
。
なお、フリップフロップ８０４の出力信号は、論理回路８００の出力信号（Ｏｕｔ）と
なる。
また、本実施の形態の論理回路が有するフリップフロップ８０２～８０４は、帰還作用
を利用して１ビット分のデータを保持できる回路である。例えば、図４に示したＤｅｌａ
ｙ型フリップフロップを適用することができる。
本実施の形態の論理回路では、イネーブル信号（ＥＮ）によってフリップフロップ群８
０５に入力されるクロック信号が制御される。つまり、フリップフロップ群８０５に対し
てクロックゲーティングが行われる論理回路である。
また、フリップフロップ群８０５に含まれる２段目以降のフリップフロップは、第１の
入力端子が前段のフリップフロップの出力端子に電気的に接続されている。つまり、本実
施の形態の論理回路は、クロック信号が入力される期間において、データ信号（Ｄａｔａ
）が順次フリップフロップをシフトするシフトレジスタである。
本実施の形態の論理回路は、チャネル形成領域が酸化物半導体によって構成されるトラ
ンジスタを有する。当該酸化物半導体の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３
）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは５×１
０１７（ａｔｏｍｓ／ｃｍ３）以下に制御される。そのため、当該トランジスタのオフ電
流を１×１０－１３［Ａ］以下にまで低減することが可能である。つまり、クロックゲー
ティングが行われる期間における当該トランジスタを介した電荷のリークを抑制すること
ができる。その結果、当該期間における待機電力を低減すること及び当該期間における論
理回路の誤動作を抑制することが可能になる。
さらに、本実施の形態の論理回路が有するＡＮＤゲート８０１及びフリップフロップ群
８０５を構成するトランジスタのすべてをＮ型トランジスタとすることができる。これら
のＮ型トランジスタを上記のトランジスタ（チャネル形成領域が、水素濃度が５×１０１
９（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されるトランジスタ）とする
ことにより、Ｎ型トランジスタのみで構成される論理回路でありながら、低消費電力化す
ることができる。また、論理回路をＮ型トランジスタのみで構成することで、作製プロセ
スを低減することができ、当該論理回路の歩留まりを向上させること及び製造コストを低
減させることができる。
また、論理回路の消費電力を低減することで、本実施の形態の論理回路を動作させる外
部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導体
装置の機能拡張が可能となる。
なお、本実施の形態では、３つのフリップフロップを有する論理回路について示してい
るが、本実施の形態の論理回路が有するフリップフロップの個数は３つに限定されない。
つまり、本実施の形態の論理回路には、第１のフリップフロップ乃至第ｎ（ｎは自然数）
のフリップフロップを有する論理回路も含まれる。なお、当該論理回路が有する第ｋ（ｋ
は、ｎ以下の自然数）のフリップフロップは、第１の入力端子が第ｋ―１のフリップフロ
ップの出力端子に電気的に接続され、第２の入力端子にＡＮＤゲート８０１の出力端子に
電気的に接続される。
また、本実施の形態では、２段目以降のフリップフロップの第１の入力端子に前段のフ
リップフロップの出力信号が入力される構成を示しているが、本実施の形態の論理回路の
構成は、当該構成に限定されない。例えば、論理回路８００の外部からフリップフロップ
へ信号が入力される構成であってもよい。また、フリップフロップの第１の入力端子が２
段前のフリップフロップの出力端子と電気的に接続されるなど、前段以外のフリップフロ
ップの出力端子に電気的に接続される構成であってもよい。さらに、あるフリップフロッ
プの第１の入力端子が他のフリップフロップの出力端子に直接接続されるのではなく、間
に他の回路を介していてもよい。
また、本実施の形態の論理回路が有する複数のフリップフロップの回路構成は共通であ
る必要はなく、用途等に応じてフリップフロップ毎に回路構成を変更してもよい。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
（実施の形態６）
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的に
は、ＡＮＤゲートと、複数のフリップフロップとを有する論理回路について図１０を参照
しながら説明する。
図１０に示す本実施の形態の論理回路９００は、フリップフロップ９０１及びＡＮＤゲ
ート９０２を含む制御部９０３と、フリップフロップ９０４～９０６を有するフリップフ
ロップ群９０７とを有する。
フリップフロップ９０１は、第１の入力端子が第１のデータ信号（Ｄａｔａ１）を供給
する配線（以下、第１のデータ信号線ともいう）に電気的に接続され、第２の入力端子が
クロック信号線に電気的に接続される。
ＡＮＤゲート９０２は、第１の入力端子がフリップフロップ９０１の出力端子に電気的
に接続され、第２の入力端子がイネーブル信号線に電気的に接続される。
フリップフロップ９０４は、第１の入力端子が第２のデータ信号（Ｄａｔａ２）を供給
する配線（以下、第２のデータ信号線ともいう）に電気的に接続され、第２の入力端子が
ＡＮＤゲート９０２の出力端子に電気的に接続される。
フリップフロップ９０５は、第１の入力端子がフリップフロップ９０４の出力端子に電
気的に接続され、第２の入力端子がＡＮＤゲート９０２の出力端子に電気的に接続される
。
フリップフロップ９０６は、第１の入力端子がフリップフロップ９０５の出力端子に電
気的に接続され、第２の入力端子がＡＮＤゲート９０２の出力端子に電気的に接続される
。
なお、フリップフロップ９０６の出力信号は、論理回路９００の出力信号（Ｏｕｔ）と
なる。
また、本実施の形態の論理回路が有するフリップフロップ９０１、９０４～９０６は、
帰還作用を利用して１ビット分のデータを保持できる回路である。例えば、図４に示した
Ｄｅｌａｙ型フリップフロップを適用することができる。
本実施の形態の論理回路は、第１のデータ信号（Ｄａｔａ１）及びクロック信号によっ
て制御されるフリップフロップ９０１の出力信号、並びにイネーブル信号（ＥＮ）によっ
てフリップフロップ群９０７に入力されるクロック信号が制御される。つまり、フリップ
フロップ群９０７に対してクロックゲーティングが行われる論理回路である。
また、フリップフロップ群９０７に含まれる２段目以降のフリップフロップは、第１の
入力端子が前段のフリップフロップの出力端子に電気的に接続されている。つまり、本実
施の形態の論理回路は、クロック信号が入力される期間において、第２のデータ信号（Ｄ
ａｔａ２）が順次フリップフロップをシフトするシフトレジスタである。
本実施の形態の論理回路は、チャネル形成領域が酸化物半導体によって構成されるトラ
ンジスタを有する。当該酸化物半導体の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３
）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは５×１
０１７（ａｔｏｍｓ／ｃｍ３）以下に制御される。そのため、当該トランジスタのオフ電
流を１×１０－１３［Ａ］以下にまで低減することが可能である。つまり、クロックゲー
ティングが行われる期間における当該トランジスタを介した電荷のリークを抑制すること
ができる。その結果、当該期間における待機電力を低減すること及び当該期間における論
理回路の誤動作を抑制することが可能になる。
さらに、本実施の形態の論理回路が有する制御部９０３及びフリップフロップ群９０７
を構成するトランジスタのすべてをＮ型トランジスタとすることができる。これらのＮ型
トランジスタを上記のトランジスタ（チャネル形成領域が、水素濃度が５×１０１９（ａ
ｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されるトランジスタ）とすることに
より、Ｎ型トランジスタのみで構成される論理回路でありながら、低消費電力化すること
ができる。また、論理回路をＮ型トランジスタのみで構成することで、作製プロセスを低
減することができ、当該論理回路の歩留まりを向上させること及び製造コストを低減させ
ることができる。
また、論理回路の消費電力を低減することで、本実施の形態の論理回路を動作させる外
部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導体
装置の機能拡張が可能となる。
なお、本実施の形態では、３つのフリップフロップを有するフリップフロップ群９０７
について示しているが、本実施の形態のフリップフロップ群９０７が有するフリップフロ
ップの個数は３つに限定されない。つまり、本実施の形態の論理回路には、フリップフロ
ップ群が第１のフリップフロップ乃至第ｎ（ｎは自然数）のフリップフロップを有する論
理回路も含まれる。なお、当該フリップフロップ群が有する第ｋ（ｋは、ｎ以下の自然数
）のフリップフロップは、第１の入力端子が第ｋ―１のフリップフロップの出力端子に電
気的に接続され、第２の入力端子にＡＮＤゲート９０２の出力端子に電気的に接続される
。
また、本実施の形態では、フリップフロップ群９０７が有する２段目以降のフリップフ
ロップの第１の入力端子に前段のフリップフロップの出力信号が入力される構成を示して
いるが、本実施の形態のフリップフロップ群の構成は、当該構成に限定されない。例えば
、論理回路９００の外部からフリップフロップへ信号が入力される構成であってもよい。
また、フリップフロップの第１の入力端子が２段前のフリップフロップの出力端子と電気
的に接続されるなど、前段以外のフリップフロップの出力端子に電気的に接続される構成
であってもよい。さらに、あるフリップフロップの第１の入力端子が他のフリップフロッ
プの出力端子に直接接続されるのではなく、間に他の回路を介していてもよい。
また、本実施の形態の論理回路が有する複数のフリップフロップの回路構成は共通であ
る必要はなく、用途等に応じてフリップフロップ毎に回路構成を変更してもよい。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
（実施の形態７）
本実施の形態では、実施の形態１乃至６に示した論理回路が有するトランジスタの一例
について説明する。具体的には、当該論理回路が有するＰ型トランジスタとして、半導体
材料を含む基板を用いて形成されるトランジスタを適用し、Ｎ型トランジスタとして、酸
化物半導体を用いて形成されるトランジスタを適用する例を示す。
＜構成例＞
本実施の形態の論理回路が有するＰ型トランジスタ及びＮ型トランジスタを図１１に示
す。
図１１に示すＰ型トランジスタ１６０は、半導体材料を含む基板１００に設けられたチ
ャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた一対の不純物
領域１１４ａ、１１４ｂ及び一対の高濃度不純物領域１２０ａ、１２０ｂ（これらをあわ
せて単に不純物領域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層
１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲート電極層１１０ａと、不純物領域
１１４ａと電気的に接続するソース電極層１３０ａと、不純物領域１１４ｂと電気的に接
続するドレイン電極層１３０ｂとを有する。
なお、ゲート電極層１１０ａの側面にはサイドウォール絶縁層１１８が設けられている
。また、半導体材料を含む基板１００のサイドウォール絶縁層１１８と重ならない領域に
は、一対の高濃度不純物領域１２０ａ、１２０ｂを有し、一対の高濃度不純物領域１２０
ａ、１２０ｂ上には一対の金属化合物領域１２４ａ、１２４ｂが存在する。また、基板１
００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、ト
ランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられて
いる。ソース電極層１３０ａ、ドレイン電極層１３０ｂは、層間絶縁層１２６および層間
絶縁層１２８に形成された開口を通じて、一対の金属化合物領域１２４ａ、１２４ｂの一
方と電気的に接続されている。つまり、ソース電極層１３０ａは、金属化合物領域１２４
ａを介して高濃度不純物領域１２０ａおよび不純物領域１１４ａと電気的に接続され、ド
レイン電極層１３０ｂは、金属化合物領域１２４ｂを介して高濃度不純物領域１２０ｂお
よび不純物領域１１４ｂと電気的に接続されている。
また、後述するＮ型トランジスタ１６４の下層には、ゲート絶縁層１０８ａと同一材料
からなる絶縁層１０８ｂ、ゲート電極層１１０ａと同一材料からなる電極層１１０ｂ、並
びにソース電極層１３０ａ及びドレイン電極層１３０ｂと同一材料からなる電極層１３０
ｃが設けられている。
図１１に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられたゲート電極
層１３６ｄと、ゲート電極層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁
層１３８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、
酸化物半導体層１４０と電気的に接続されているソース電極層１４２ａと、ドレイン電極
層１４２ｂとを有する。
ここで、ゲート電極層１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、
埋め込むように設けられている。また、ゲート電極層１３６ｄと同様に、Ｐ型トランジス
タ１６０が有する、ソース電極層１３０ａに接する電極層１３６ａ及びドレイン電極層１
３０ｂに接する電極層１３６ｂが形成されている。また、電極層１３０ｃに接する電極層
１３６ｃが形成されている。
また、トランジスタ１６４の上には、酸化物半導体層１４０の一部と接するように、保
護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられ
ている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極層１４２ａ
及びドレイン電極層１４２ｂにまで達する開口が設けられており、当該開口を通じて、ソ
ース電極層１４２ａに接する電極層１５０ｄ、ドレイン電極層１４２ｂに接する電極層１
５０ｅが形成されている。また、電極層１５０ｄ、電極層１５０ｅと同様に、ゲート絶縁
層１３８、保護絶縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極層１３
６ａに接する電極層１５０ａ、電極層１３６ｂに接する電極層１５０ｂ、及び電極層１３
６ｃに接する電極層１５０ｃが形成されている。
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されて
いる。具体的には、酸化物半導体層１４０の水素濃度は５×１０１９（ａｔｏｍｓ／ｃｍ
３）以下である。なお、酸化物半導体層１４０の水素濃度は、５×１０１８（ａｔｏｍｓ
／ｃｍ３）以下であることが望ましく、５×１０１７（ａｔｏｍｓ／ｃｍ３）以下である
ことがより望ましい。水素濃度が十分に低減されて高純度化された酸化物半導体層１４０
を用いることで、極めて優れたオフ電流特性のトランジスタ１６４を得ることができる。
例えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合であって、ゲート電圧Ｖｇが－
５Ｖから－２０Ｖの範囲では、オフ電流は１×１０－１３［Ａ］以下となる。このように
、水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を適用することで、
トランジスタ１６４のオフ電流を低減することができる。なお、上述の酸化物半導体層１
４０中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ
Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、絶縁層１５２に埋め込
まれるように、電極層１５４ａ、電極層１５４ｂ、電極層１５４ｃ、電極層１５４ｄが設
けられている。なお、電極層１５４ａは電極層１５０ａと接しており、電極層１５４ｂは
電極層１５０ｂと接しており、電極層１５４ｃは電極層１５０ｃおよび電極層１５０ｄと
接しており、電極層１５４ｄは電極層１５０ｅと接している。
本実施の形態で示すＰ型トランジスタ１６０が有するソース電極層１３０ａは、上層領
域に設けられた電極層１３６ａ、電極層１５０ａ、及び電極層１５４ａに電気的に接続し
ている。そのため、Ｐ型トランジスタ１６０のソース電極層１３０ａは、これらの導電層
を適宜形成することにより、上層領域に設けられたＮ型トランジスタ１６４が有する電極
層のいずれかと電気的に接続させることが可能である。また、Ｐ型トランジスタが有する
ドレイン電極層１３０ｂについても同様に、上層領域に設けられたＮ型トランジスタ１６
４が有する電極層のいずれかと電気的に接続させることが可能である。なお、図１１には
図示していないが、Ｐ型トランジスタ１６０が有するゲート電極層１１０ａが、上層領域
に設けられた電極層を介して、Ｎ型トランジスタ１６４が有する電極層のいずれかと電気
的に接続する構成にすることもできる。
同様に、本実施の形態で示すＮ型トランジスタ１６４が有するソース電極層１４２ａは
、下層領域に設けられた電極層１３０ｃ及び電極層１１０ｂに電気的に接続している。そ
のため、Ｎ型トランジスタ１６４のソース電極層１４２ａは、これらの導電層を適宜形成
することにより、下層領域に設けられたＰ型トランジスタ１６０のゲート電極層１１０ａ
、ソース電極層１３０ａ、又はドレイン電極層１３０ｂと電気的に接続させることが可能
である。なお、図１１には図示していないが、Ｎ型トランジスタ１６４が有するゲート電
極層１３６ｄ又はドレイン電極層１４２ｂが、下層領域に設けられた電極層を介して、Ｐ
型トランジスタ１６０が有する電極層のいずれかと電気的に接続する構成にすることもで
きる。
上述したＰ型トランジスタ１６０及びＮ型トランジスタ１６４をそれぞれ複数設けるこ
とによって、実施の形態１乃至６に示した論理回路を構成することができる。なお、当該
論理回路が有するＮ型トランジスタ１６４の全てを酸化物半導体を用いて形成されるトラ
ンジスタとする必要はなく、各トランジスタに求められる特性に応じて、適宜変更するこ
とが可能である。例えば、高速動作が求められるＮ型トランジスタとして、半導体材料を
含む基板を用いて形成されるトランジスタを適用し、リーク電流を低減することが求めら
れるＮ型トランジスタとして、酸化物半導体を用いて形成されるトランジスタを適用する
ことが可能である。
＜作製工程例＞
次に、Ｐ型トランジスタ１６０及びＮ型トランジスタ１６４の作製方法の一例について
説明する。以下では、はじめにＰ型トランジスタ１６０の作製方法について図１２を参照
しながら説明し、その後、Ｎ型トランジスタ１６４の作製方法について図１３および図１
４を参照しながら説明する。
まず、半導体材料を含む基板１００を用意する（図１２（Ａ）参照）。半導体材料を含
む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体
基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することが
できる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場
合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコ
ン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリ
コン以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つ
まり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、Ｓ
ＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成
も含まれるものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成
する（図１２（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコ
ン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の
前後において、半導体装置のしきい値電圧を制御するために、ｎ型の導電性を付与する不
純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体が
シリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用
いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アル
ミニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われて
いない領域（露出している領域）の基板１００の一部を除去する。これにより分離された
半導体領域１０４が形成される（図１２（Ｂ）参照）。当該エッチングには、ドライエッ
チングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガス
やエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領
域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図１２（Ｂ）
参照）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形
成される。絶縁層の除去方法としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａ
ｌ Ｐｏｌｉｓｈｉｎｇ）などの研磨処理やエッチング処理などがあるが、そのいずれを
用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成
後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成
する。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて
得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミ
ニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度
プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することによ
り、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、
Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行
うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００
ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材
料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材
料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、
ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる
。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例
について示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０
８ａ、ゲート電極層１１０ａを形成する（図１２（Ｃ）参照）。
次に、ゲート電極層１１０ａを覆う絶縁層１１２を形成する（図１２（Ｃ）参照）。そ
して、半導体領域１０４に硼素（Ｂ）やアルミニウム（Ａｌ）などを添加して、浅い接合
深さの一対の不純物領域１１４ａ、１１４ｂを形成する（図１２（Ｃ）参照）。なお、こ
こではｐ型トランジスタを形成するために硼素やアルミニウムを添加しているが、ｎ型ト
ランジスタを形成する場合には、リン（Ｐ）やヒ素（Ａｓ）などの不純物元素を添加すれ
ばよい。なお、一対の不純物領域１１４ａ、１１４ｂの形成により、半導体領域１０４の
ゲート絶縁層１０８ａ下部には、チャネル形成領域１１６が形成される（図１２（Ｃ）参
照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度
に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層
１１２を形成した後に一対の不純物領域１１４ａ、１１４ｂを形成する工程を採用してい
るが、一対の不純物領域１１４ａ、１１４ｂを形成した後に絶縁層１１２を形成する工程
としても良い。
次に、サイドウォール絶縁層１１８を形成する（図１２（Ｄ）参照）。サイドウォール
絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性
の高いエッチング処理を適用することで、自己整合的に形成することができる。また、こ
の際に、絶縁層１１２を部分的にエッチングして、ゲート電極層１１０ａの上面と、一対
の不純物領域１１４ａ、１１４ｂの上面を露出させると良い。
次に、ゲート電極層１１０ａ、一対の不純物領域１１４ａ、１１４ｂ、サイドウォール
絶縁層１１８等を覆うように、絶縁層を形成する。そして、一対の不純物領域１１４ａ、
１１４ｂの一部に対して硼素（Ｂ）やアルミニウム（Ａｌ）などを添加して、一対の高濃
度不純物領域１２０ａ、１２０ｂを形成する（図１２（Ｅ）参照）。ここでも、Ｎ型トラ
ンジスタを形成する場合には、リン（Ｐ）やヒ素（Ａｓ）などの不純物元素を添加すれば
よい。その後、上記絶縁層を除去し、ゲート電極層１１０ａ、サイドウォール絶縁層１１
８、一対の高濃度不純物領域１２０ａ、１２０ｂ等を覆うように金属層１２２を形成する
（図１２（Ｅ）参照）。金属層１２２は、真空蒸着法やスパッタリング法、スピンコート
法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０
４を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成する
ことが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステ
ン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、金属層１２２と半導体材料とを反応させる。これにより、一対
の高濃度不純物領域１２０ａ、１２０ｂに接する一対の金属化合物領域１２４ａ、１２４
ｂが形成される（図１２（Ｆ）参照）。なお、ゲート電極層１１０ａとして多結晶シリコ
ンなどを用いる場合には、ゲート電極層１１０ａの金属層１２２と接触する部分にも、金
属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることがで
きる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反
応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが
望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成さ
れるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成する
ことで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、一対の金
属化合物領域１２４ａ、１２４ｂを形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁
層１２８を形成する（図１２（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸
化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸
化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミ
ド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層
間絶縁層１２６や層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに
限定されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理な
どによって平坦化しておくことが望ましい。
その後、上記層間絶縁層に、一対の金属化合物領域１２４ａ、１２４ｂにまで達する開
口を形成し、当該開口に、ソース電極層１３０ａ、ドレイン電極層１３０ｂを形成する（
図１２（Ｈ）参照）。ソース電極層１３０ａ及びドレイン電極層１３０ｂは、例えば、開
口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理や
ＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することがで
きる。
なお、ソース電極層１３０ａ及びドレイン電極層１３０ｂを形成する際には、その表面
が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化
チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には
、その後のＣＭＰによって、不要なタングステン、チタン、窒化チタンなどを除去すると
共に、その表面の平坦性を向上させることができる。このように、ソース電極層１３０ａ
及びドレイン電極層１３０ｂを含む表面を平坦化することにより、後の工程において、良
好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
なお、ここでは、一対の金属化合物領域１２４ａ、１２４ｂと接触するソース電極層１
３０ａ及びドレイン電極層１３０ｂのみを示しているが、この工程において、配線として
機能する電極層（例えば、図１１における電極層１３０ｃ）などをあわせて形成すること
ができる。ソース電極層１３０ａ及びドレイン電極層１３０ｂとして用いることができる
材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン
、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウ
ムなどの導電性材料を用いることができる。
以上により、半導体材料を含む基板１００を用いたＰ型トランジスタ１６０が形成され
る。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の
構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することによ
り、高度に集積化した論理回路を提供することができる。また、上記工程と同様の工程に
よって、半導体材料を含む基板１００を用いたＮ型トランジスタも形成することが可能で
ある。すなわち、上述した工程において、半導体領域に添加する不純物元素をリン（Ｐ）
やヒ素（Ａｓ）などの不純物元素に変更することによって、Ｎ型トランジスタを形成する
ことができる。
次に、図１３および図１４を用いて、層間絶縁層１２８上にＮ型トランジスタ１６４を
作製する工程について説明する。なお、図１３および図１４は、層間絶縁層１２８上の各
種電極層や、Ｎ型トランジスタ１６４などの作製工程を示すものであるから、Ｎ型トラン
ジスタ１６４の下部に存在するＰ型トランジスタ１６０等については省略している。
まず、層間絶縁層１２８、ソース電極層１３０ａ、ドレイン電極層１３０ｂ、電極層１
３０ｃ上に絶縁層１３２を形成する（図１３（Ａ）参照）。絶縁層１３２はＰＶＤ法やＣ
ＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒
化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む
材料を用いて形成することができる。
次に、絶縁層１３２に対し、ソース電極層１３０ａ、ドレイン電極層１３０ｂ、および
電極層１３０ｃにまで達する開口を形成する。この際、後にゲート電極層１３６ｄが形成
される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層１３
４を形成する（図１３（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で
形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形
成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングの
いずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適
である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことがで
きる。導電層１３４の形成に用いることができる材料としては、モリブデン、チタン、ク
ロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電
性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、Ｃ
ＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を
形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、
界面の酸化膜を還元し、下部電極層（ここでは、ソース電極層１３０ａ、ドレイン電極層
１３０ｂ、電極層１３０ｃなど）との接触抵抗を低減させる機能を有する。また、その後
に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、
チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成して
もよい。
導電層１３４を形成した後には、エッチング処理やＣＭＰといった方法を用いて導電層
１３４の一部を除去し、絶縁層１３２を露出させて、電極層１３６ａ、電極層１３６ｂ、
電極層１３６ｃ、ゲート電極層１３６ｄを形成する（図１３（Ｃ）参照）。なお、上記導
電層１３４の一部を除去して電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート
電極層１３６ｄを形成する際には、表面が平坦になるように加工することが望ましい。こ
のように、絶縁層１３２、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート電
極層１３６ｄの表面を平坦化することにより、後の工程において、良好な電極、配線、絶
縁層、半導体層などを形成することが可能となる。
次に、絶縁層１３２、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート電極
層１３６ｄを覆うように、ゲート絶縁層１３８を形成する（図１３（Ｄ）参照）。ゲート
絶縁層１３８は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、
ゲート絶縁層１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミ
ニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお
、ゲート絶縁層１３８は、単層構造としても良いし、積層構造としても良い。例えば、原
料ガスとして、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化
窒化珪素でなるゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さ
は特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層
構造の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１
のゲート絶縁層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると
好適である。
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（
高純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、
このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重
要である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高
品質化が要求されることになる。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧
の高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸化物
半導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を
良好なものとすることができるからである。
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化され
た酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他
の方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質
される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層１３８としての膜質が良
好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるも
のを形成すれば良い。
さらに、８５℃、２×１０６（Ｖ／ｃｍ）、１２時間のゲートバイアス・熱ストレス試
験（ＢＴ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物
半導体の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断さ
れ、生成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。
これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のように
ゲート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定なトランジ
スタを得ることが可能である。
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチン
グなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成
する（図１３（Ｅ）参照）。
酸化物半導体層としては、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－
Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚ
ｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ
－Ｏ系、Ｚｎ－Ｏ系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適であ
る。本実施の形態では、酸化物半導体層としてＩｎ－Ｇａ－Ｚｎ－Ｏ系の金属酸化物ター
ゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。なお
、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することが
できるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて酸
化物半導体層を形成しても良い。
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸
化亜鉛などを主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、
Ｇａ、およびＺｎを含む金属酸化物ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３
：ＺｎＯ＝１：１：１［ｍｏｌ］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ］）な
どを用いることもできる。また、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲットと
して、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ］、またはＩｎ：Ｇａ：Ｚｎ＝１：１：
２［ａｔｏｍ］の組成比を有するターゲットなどを用いても良い。金属酸化物ターゲット
の充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％）である
。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層が形成
される。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、
または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具
体的には、例えば、水素、水、水酸基、水素化物などの不純物が、数ｐｐｍ程度（望まし
くは数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板
温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加
熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度
を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理
室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化
物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するために
は、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポン
プ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、タ
ーボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排
気した処理室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ま
しくは炭素原子を含む化合物も）等が排気されるため、当該処理室で形成した酸化物半導
体層に含まれる不純物の濃度を低減できる。
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．
６Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気
、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成
膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一と
なるため、好ましい。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは
５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異
なるから、その厚さは用いる材料に応じて適宜選択すればよい。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプ
ラズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを
除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッ
タターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることに
よってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法として
は、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成
する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いて
も良い。
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいず
れを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエ
ッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、
エッチング時間、温度等）を適宜設定する。
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス
、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素
（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化
炭素（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨ
Ｆ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）や
アルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘
導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできる
ように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加され
る電力量、基板側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用
いてもよい。
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によ
って酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は
、３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば
、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰
囲気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気
に触れることなく、水や水素の再混入が行われないようにする。
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、また
は熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、
アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活
性気体が用いられる。
例えば、第１の熱処理として、６５０℃～７００℃の高温に加熱した不活性ガス中に基
板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行
ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間
の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成
分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例え
ば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を
、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわ
ち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶
化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８
０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、また
は酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる
場合もある。
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ
以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層とな
る場合もある。
また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させ
ることも可能である。例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の金属酸化物ターゲットを用いて
酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７の結晶
粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させること
ができる。
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直
な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向
上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、
このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機
能を有する。
なお、上述の微結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層
の表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有
量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である
。
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工す
る前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置
から基板を取り出し、フォトリソグラフィ工程を行うことになる。
なお、上記熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があるか
ら、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素
化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース電極層及びドレイ
ン電極層を積層させた後、又はソース電極層及びドレイン電極層上に保護絶縁層を形成し
た後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、
脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４０に接するように、ソース電極層１４２ａ及びドレイン電極
層１４２ｂを形成する（図１３（Ｆ）参照）。ソース電極層１４２ａ及びドレイン電極層
１４２ｂは、酸化物半導体層１４０を覆うように導電層を形成した後、当該導電層を選択
的にエッチングすることにより形成することができる。
当該導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ
法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム
、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素
を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベ
リリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、
アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、ス
カンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電
層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコン
を含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、
チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒ
Ｆレーザ光を用いるのが好適である。
トランジスタのチャネル長（Ｌ）は、ソース電極層１４２ａの下端部と、ドレイン電極
層１４２ｂの下端部との間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未
満の露光を行う場合には、数ｎｍ～数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅ
ｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行う。超紫外線による露光
は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長
（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速
化できる。
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、そ
れぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件に
よっては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹
部）を有する酸化物半導体層となることもある。
また、酸化物半導体層１４０とソース電極層１４２ａの間、又は酸化物半導体層１４０
とドレイン電極層１４２ｂの間に、酸化物導電層を形成してもよい。酸化物導電層と、ソ
ース電極層１４２ａ及びドレイン電極層１４２ｂを形成するための金属層とは、連続して
形成すること（連続成膜）が可能である。酸化物導電層は、ソース領域またはドレイン領
域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイ
ン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露
光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング
工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有
する形状（階段状）となり、アッシングによりさらに形状を変形させることができるため
、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚
の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマ
スクを形成することができる。よって、露光マスク数を削減することができ、対応するフ
ォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処
理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面
に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理
を行ってもよい。
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１
４４を形成する（図１３（Ｇ）参照）。
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入
させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも１ｎｍ
以上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素
、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし
、積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００
℃以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲
気、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層１４０への侵入や、
水素による酸化物半導体層１４０中の酸素の引き抜き、などが生じ、酸化物半導体層１４
０のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。
よって、保護絶縁層１４４はできるだけ水素を含まないように、形成方法においては水素
を用いないことが重要である。
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。
酸化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水分が含まれないよ
うにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい
。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いること
が好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたもので
あってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ
２Ｏ）など水素原子を含む化合物等が除去されているため、当該処理室で形成した保護絶
縁層１４４に含まれる不純物の濃度を低減できる。
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基また
は水素化物などの不純物が、数ｐｐｍ程度（望ましくは、数ｐｐｂ程度）にまで除去され
た高純度ガスを用いることが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例え
ば、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、ト
ランジスタの電気的特性のばらつきを軽減することができる。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行って
もよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃
以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえ
して行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい
。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上
記第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図１４（Ａ）参照）。層
間絶縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
ンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の
形成後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが
望ましい。
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極
層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ソース電極層１４２ａ、ドレイン電極層
１４２ｂにまで達する開口を形成し、当該開口に埋め込むように導電層１４８を形成する
（図１４（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成すること
ができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが
可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用い
ても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電
層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層
１４８の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタ
ル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、こ
れらの合金、化合物（例えば窒化物）などが挙げられる。
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ
法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成
する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面
の酸化膜を還元し、下部電極（ここでは、電極層１３６ａ、電極層１３６ｂ、電極層１３
６ｃ、ソース電極層１４２ａ、ドレイン電極層１４２ｂ）との接触抵抗を低減させる機能
を有する。また、その後の形成される窒化チタンは、導電性材料の拡散を抑制するバリア
機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法
により銅膜を形成してもよい。
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４
８の一部を除去し、層間絶縁層１４６を露出させて、電極層１５０ａ、電極層１５０ｂ、
電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅを形成する（図１４（Ｃ）参照）。な
お、上記導電層１４８の一部を除去して電極層１５０ａ、電極層１５０ｂ、電極層１５０
ｃ、電極層１５０ｄ、電極層１５０ｅを形成する際には、表面が平坦になるように加工す
ることが望ましい。このように、層間絶縁層１４６、電極層１５０ａ、電極層１５０ｂ、
電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅの表面を平坦化することにより、後の
工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極層１５０ａ、電極層１５０ｂ、
電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅにまで達する開口を形成し、当該開口
に埋め込むように導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の
一部を除去し、絶縁層１５２を露出させて、電極層１５４ａ、電極層１５４ｂ、電極層１
５４ｃ、電極層１５４ｄを形成する（図１４（Ｄ）参照）。当該工程は、電極層１５０ａ
等を形成する場合と同様であるから、詳細は省略する。
上述のような方法でＮ型トランジスタ１６４を作製した場合、酸化物半導体層１４０の
水素濃度は５×１０１９（ａｔｏｍｓ／ｃｍ３）以下となり、また、Ｎ型トランジスタ１
６４のオフ電流は、室温において１×１０－１３［Ａ］以下となる。このような、優れた
特性のＮ型トランジスタ１６４を実施の形態１乃至６に示した論理回路に適用することに
よって、当該論理回路の待機電力を低減すること及び論理回路の誤動作を抑制することが
可能になる。
＜変形例＞
図１５乃至図１８には、Ｎ型トランジスタ１６４の構成の変形例を示す。なお、図１５
乃至図１８において、トランジスタ１６０の構成は図１１に示す構成と同様である。
図１５には、酸化物半導体層１４０の下にゲート電極層１３６ｄを有し、ソース電極層
１４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の下側表面において接す
る構成のＮ型トランジスタ１６４を示す。
図１５に示す構成と図１１に示す構成の大きな相違点として、ソース電極層１４２ａ及
びドレイン電極層１４２ｂと、酸化物半導体層１４０との接続の位置が挙げられる。つま
り、図１１に示す構成では、酸化物半導体層１４０の上側表面において、ソース電極層１
４２ａ及びドレイン電極層１４２ｂと接するのに対して、図１５に示す構成では、酸化物
半導体層１４０の下側表面において、ソース電極層１４２ａ及びドレイン電極層１４２ｂ
と接する。そして、この接触の相違に起因して、その他の電極層、絶縁層などの配置が異
なるものとなっている。なお、各構成要素の詳細は、図１１と同様である。
具体的には、図１５に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられ
たゲート電極層１３６ｄと、ゲート電極層１３６ｄ上に設けられたゲート絶縁層１３８と
、ゲート絶縁層１３８上に設けられた、ソース電極層１４２ａ及びドレイン電極層１４２
ｂと、ソース電極層１４２ａ及びドレイン電極層１４２ｂの上側表面に接する酸化物半導
体層１４０と、を有する。また、Ｎ型トランジスタ１６４の上には、酸化物半導体層１４
０を覆うように、保護絶縁層１４４が設けられている。
図１６には、酸化物半導体層１４０の上にゲート電極層１３６ｄを有するＮ型トランジ
スタ１６４を示す。ここで、図１６（Ａ）は、ソース電極層１４２ａ及びドレイン電極層
１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０と接する構
成の例を示す図であり、図１６（Ｂ）は、ソース電極層１４２ａ及びドレイン電極層１４
２ｂが、酸化物半導体層１４０の上側表面において酸化物半導体層１４０と接する構成の
例を示す図である。
図１１又は図１５に示す構成と図１６に示す構成の大きな相違点は、酸化物半導体層１
４０の上にゲート電極層１３６ｄを有する点である。また、図１６（Ａ）に示す構成と図
１６（Ｂ）に示す構成の大きな相違点は、ソース電極層１４２ａ及びドレイン電極層１４
２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、と
いう点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が
異なるものとなっている。なお、各構成要素の詳細は、図１１などと同様である。
具体的には、図１６（Ａ）に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設
けられたソース電極層１４２ａ及びドレイン電極層１４２ｂと、ソース電極層１４２ａ及
びドレイン電極層１４２ｂの上側表面に接する酸化物半導体層１４０と、酸化物半導体層
１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１
４０と重畳する領域のゲート電極層１３６ｄと、を有する。
また、図１６（Ｂ）に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられ
た酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられた
ソース電極層１４２ａ及びドレイン電極層１４２ｂと、酸化物半導体層１４０、ソース電
極層１４２ａ、及びドレイン電極層１４２ｂ上に設けられたゲート絶縁層１３８と、ゲー
ト絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極層１３
６ｄと、を有する。
なお、図１６に示す構成では、図１１に示す構成などと比較して、構成要素が省略され
る場合がある（例えば、電極層１５０ａや、電極層１５４ａなど）。この場合、作製工程
の簡略化という副次的な効果も得られる。もちろん、図１１などに示す構成においても、
必須ではない構成要素を省略できることはいうまでもない。
図１７には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下に
ゲート電極層１３６ｄを有する構成のＮ型トランジスタ１６４を示す。この場合、表面の
平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶
縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを
行うことで、ゲート電極層１３６ｄなどを形成することが可能である。
図１７（Ａ）に示す構成と図１７（Ｂ）に示す構成の大きな相違点は、ソース電極層１
４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面
のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他
の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図
１１などと同様である。
具体的には、図１７（Ａ）に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設
けられたゲート電極層１３６ｄと、ゲート電極層１３６ｄ上に設けられたゲート絶縁層１
３８と、ゲート絶縁層１３８上に設けられた、ソース電極層１４２ａ及びドレイン電極層
１４２ｂと、ソース電極層１４２ａ及びドレイン電極層１４２ｂの上側表面に接する酸化
物半導体層１４０と、を有する。
また、図１７（Ｂ）に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられ
たゲート電極層１３６ｄと、ゲート電極層１３６ｄ上に設けられたゲート絶縁層１３８と
、ゲート絶縁層１３８上のゲート電極層１３６ｄと重畳する領域に設けられた酸化物半導
体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極層
１４２ａ及びドレイン電極層１４２ｂと、を有する。
なお、図１７に示す構成においても、図１１に示す構成などと比較して、構成要素が省
略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
図１８には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上に
ゲート電極層１３６ｄを有する構成のＮ型トランジスタ１６４を示す。この場合にも、表
面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極など
を絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニン
グを行うことで、ゲート電極層１３６ｄなどを形成することが可能である。
図１８（Ａ）に示す構成と図１８（Ｂ）に示す構成の大きな相違点は、ソース電極層１
４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面
のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他
の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図
１１などと同様である。
具体的には、図１８（Ａ）に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設
けられたソース電極層１４２ａ及びドレイン電極層１４２ｂと、ソース電極層１４２ａ及
びドレイン電極層１４２ｂの上側表面に接する酸化物半導体層１４０と、ソース電極層１
４２ａ、ドレイン電極層１４２ｂ、及び酸化物半導体層１４０上に設けられたゲート絶縁
層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられた
ゲート電極層１３６ｄと、を有する。
また、図１８（Ｂ）に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられ
た酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられた
ソース電極層１４２ａ及びドレイン電極層１４２ｂと、ソース電極層１４２ａ、ドレイン
電極層１４２ｂ、及び酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲー
ト絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極層１３
６ｄと、を有する。
なお、図１８に示す構成においても、図１１に示す構成などと比較して、構成要素が省
略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
本実施の形態では、Ｐ型トランジスタ１６０上にＮ型トランジスタ１６４を積層して形
成する例について説明したが、Ｐ型トランジスタ１６０及びＮ型トランジスタ１６４の構
成はこれに限られるものではない。例えば、同一平面上にＰ型トランジスタ及びＮ型トラ
ンジスタを形成することができる。さらに、Ｐ型トランジスタ１６０と、Ｎ型トランジス
タ１６４とを重畳して設けても良い。
上述したＮ型トランジスタ１６４を実施の形態１乃至６に示した論理回路が有するＮ型
トランジスタに適用することによって、当該薄膜トランジスタを介した電荷のリークを抑
制することができる。その結果、論理回路の待機電力を低減すること及び論理回路の誤動
作を抑制することが可能になる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
（実施の形態８）
本実施の形態では、実施の形態１乃至６に示した論理回路が有するトランジスタの一例
について説明する。具体的には、チャネル形成領域が酸化物半導体によって構成される薄
膜トランジスタの一例について説明する。
本実施の形態の薄膜トランジスタ及びその作製方法の一形態を、図１９及び図２０を用
いて説明する。
図１９（Ａ）、（Ｂ）に薄膜トランジスタの平面及び断面構造の一例を示す。図１９（
Ａ）、（Ｂ）に示す薄膜トランジスタ４６０は、トップゲート構造の薄膜トランジスタで
ある。
図１９（Ａ）はトップゲート構造の薄膜トランジスタ４６０の平面図であり、図１９（
Ｂ）は図１９（Ａ）の線Ｄ１－Ｄ２における断面図である。
薄膜トランジスタ４６０は、絶縁表面を有する基板４５０上に、絶縁層４５７、ソース
電極層又はドレイン電極層４６５ａ（４６５ａ１、４６５ａ２）、酸化物半導体層４６２
、ソース電極層又はドレイン電極層４６５ｂ、配線層４６８、ゲート絶縁層４５２、ゲー
ト電極層４６１（４６１ａ、４６１ｂ）を含み、ソース電極層又はドレイン電極層４６５
ａ（４６５ａ１、４６５ａ２）は配線層４６８を介して配線層４６４と電気的に接続して
いる。また、図示していないが、ソース電極層又はドレイン電極層４６５ｂもゲート絶縁
層４５２に設けられた開口において配線層と電気的に接続する。
以下、図２０（Ａ）乃至（Ｅ）を用い、基板４５０上に薄膜トランジスタ４６０を作製
する工程を説明する。
まず、絶縁表面を有する基板４５０上に下地膜となる絶縁層４５７を形成する。
本実施の形態では、絶縁層４５７として、スパッタリング法により酸化シリコン層を形
成する。基板４５０を処理室へ搬送し、水素及び水分が除去された高純度酸素を含むスパ
ッタガスを導入しシリコンターゲット又は石英（好ましくは合成石英）を用いて、基板４
５０に絶縁層４５７として、酸化シリコン層を成膜する。なお、スパッタガスとしては、
酸素又は、酸素及びアルゴンの混合ガスを用いることが可能である。
例えば、純度が６Ｎであり、石英（好ましくは合成石英）を用い、基板温度１０８℃、
基板とターゲットの間との距離（Ｔ－Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電
源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝
１：１）雰囲気下でＲＦスパッタリング法により酸化シリコン層を成膜する。膜厚は１０
０ｎｍとする。なお、石英（好ましくは合成石英）に代えてシリコンターゲットを酸化シ
リコン層を成膜するためのターゲットとして用いることができる。
この場合において、処理室内の残留水分を除去しつつ絶縁層４５７を成膜することが好
ましい。絶縁層４５７に水素、水酸基又は水分が含まれないようにするためである。クラ
イオポンプを用いて排気した処理室は、例えば、水（Ｈ２Ｏ）など水素原子を含む化合物
を含む化合物等が排気されるため、当該処理室で成膜し絶縁層４５７に含まれる不純物の
濃度を低減できる。
絶縁層４５７を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物な
どの不純物が、数ｐｐｍ程度、数ｐｐｂ程度まで除去された高純度ガスを用いることが好
ましい。
また、絶縁層４５７は積層構造でもよく、例えば、基板４５０側から窒化シリコン層、
窒化酸化シリコン層、窒化アルミニウム層、窒化酸化アルミニウム層などの窒化物絶縁層
と、上記酸化物絶縁層との積層構造としてもよい。
例えば、酸化シリコン層と基板との間に水素及び水分が除去された高純度窒素を含むス
パッタガスを導入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合に
おいても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコン層を
成膜することが好ましい。
次いで、絶縁層４５７上に、導電層を形成し、第１のフォトリソグラフィ工程により導
電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層又はドレイ
ン電極層４６５ａ１、４６５ａ２を形成した後、レジストマスクを除去する（図２０（Ａ
）参照）。ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２は断面図では分断さ
れて示されているが、連続した膜である。なお、形成されたソース電極層、ドレイン電極
層の端部はテーパ形状であると、上に積層するゲート絶縁層の被覆性が向上するため好ま
しい。
ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２の材料としては、Ａｌ、Ｃｒ
、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする
合金か、上述した元素を組み合わせた合金等が挙げられる。また、マンガン、マグネシウ
ム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を
用いてもよい。また、導電層は、単層構造でも、２層以上の積層構造としてもよい。例え
ば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する
２層構造、Ｔｉ層と、そのＴｉ層上に重ねてアルミニウム層を積層し、さらにその上にＴ
ｉ層を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（
Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）
、Ｓｃ（スカンジウム）から選ばれた元素を単数、又は複数組み合わせた層、合金層、も
しくは窒化層を用いてもよい。
本実施の形態ではソース電極層又はドレイン電極層４６５ａ１、４６５ａ２としてスパ
ッタリング法により膜厚１５０ｎｍのチタン層を形成する。
次いで、絶縁層４５７及びソース電極層又はドレイン電極層４６５ａ１、４６５ａ２上
に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体層を形成する。
次に、第２のフォトリソグラフィ工程により島状の酸化物半導体層４６２に加工する（
図２０（Ｂ）参照）。本実施の形態では、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物ターゲット
を用いてスパッタリング法により酸化物半導体層を成膜する。
減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素
及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板４５０
上に酸化物半導体層を成膜する。処理室内の残留水分を除去するためには、吸着型の真空
ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリ
メーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコ
ールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は
、例えば、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合
物も）等が排気されるため、当該処理室で成膜した酸化物半導体層に含まれる不純物の濃
度を低減できる。また、酸化物半導体層成膜時に基板を加熱してもよい。
酸化物半導体層を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物
などの不純物が、数ｐｐｍ程度、数ｐｐｂ程度まで除去された高純度ガスを用いることが
好ましい。
成膜条件の一例としては、基板温度室温、基板とターゲットの間との距離を６０ｍｍ、
圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃ
ｍ：アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ
）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減で
き、膜厚分布も均一となるために好ましい。酸化物半導体層は好ましくは５ｎｍ以上３０
ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応
じて適宜厚みを選択すればよい。
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェッ
トエッチング法により、酸化物半導体層を島状の酸化物半導体層４６２に加工する。
本実施の形態では、酸化物半導体層４６２に、第１の加熱処理を行う。第１の加熱処理
の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする
。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して
窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸
化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。この第１の加熱処理
によって酸化物半導体層４６２の脱水化または脱水素化を行うことができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または
熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａ
ｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａ
ｎｎｅａｌ）装置を用いることができる。例えば、第１の加熱処理として、６５０℃～７
００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板
を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを
用いると短時間での高温加熱処理が可能となる。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガ
スに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素
、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以
上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好
ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体
層が結晶化し、微結晶または多結晶となる場合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化
物半導体層に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板
を取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層
成膜後、酸化物半導体層上にさらにソース電極及びドレイン電極を積層させた後、ソース
電極及びドレイン電極上にゲート絶縁層を形成した後、のいずれで行っても良い。
次いで、絶縁層４５７及び酸化物半導体層４６２上に、導電層を形成し、第３のフォト
リソグラフィ工程により導電層上にレジストマスクを形成し、選択的にエッチングを行っ
てソース電極層又はドレイン電極層４６５ｂ、配線層４６８を形成した後、レジストマス
クを除去する（図２０（Ｃ）参照）。ソース電極層又はドレイン電極層４６５ｂ、配線層
４６８はソース電極層又はドレイン電極層４６５ａ１、４６５ａ２と同様な材料及び工程
で形成すればよい。
本実施の形態ではソース電極層又はドレイン電極層４６５ｂ、配線層４６８としてスパ
ッタリング法により膜厚１５０ｎｍのチタン層を形成する。本実施の形態は、ソース電極
層又はドレイン電極層４６５ａ１、４６５ａ２とソース電極層又はドレイン電極層４６５
ｂに同じチタン層を用いる例のため、ソース電極層又はドレイン電極層４６５ａ１、４６
５ａ２とソース電極層又はドレイン電極層４６５ｂとはエッチングにおいて選択比がとれ
ない。よって、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２が、ソース電極
層又はドレイン電極層４６５ｂのエッチング時にエッチングされないように、酸化物半導
体層４６２に覆われないソース電極層又はドレイン電極層４６５ａ２上に配線層４６８を
設けている。ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２とソース電極層又
はドレイン電極層４６５ｂとにエッチング工程において高い選択比を有する異なる材料を
用いる場合には、エッチング時にソース電極層又はドレイン電極層４６５ａ２を保護する
配線層４６８は必ずしも設けなくてもよい。
なお、導電膜のエッチングの際に、酸化物半導体層４６２は除去されないようにそれぞ
れの材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ層を用いて、酸化物半導体層４６２にはＩｎ－Ｇ
ａ－Ｚｎ－Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（アンモニア
、水、過酸化水素水の混合液）を用いる。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層４６２は一部のみがエッチ
ングされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層
又はドレイン電極層４６５ｂ、配線層４６８を形成するためのレジストマスクをインクジ
ェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマス
クを使用しないため、製造コストを低減できる。
次いで、絶縁層４５７、酸化物半導体層４６２、ソース電極層又はドレイン電極層４６
５ａ１、４６５ａ２、ソース電極層又はドレイン電極層４６５ｂ、及び配線４６８上にゲ
ート絶縁層４５２を形成する。
ゲート絶縁層４５２としては、プラズマＣＶＤ法又はスパッタリング法等を用いて形成
される、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、
又は酸化アルミニウム層の単層又は積層を適用することができる。なお、ゲート絶縁層４
５２中に水素が多量に含まれないようにするためには、スパッタリング法でゲート絶縁層
４５２を成膜することが好ましい。スパッタリング法により酸化シリコン層を成膜する場
合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガス
として酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
ゲート絶縁層４５２は、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２、ソ
ース電極層又はドレイン電極層４６５ｂ側から酸化シリコン層と窒化シリコン層を積層し
た構造とすることもできる。本実施の形態では、圧力０．４Ｐａ、高周波電源１．５ｋＷ
、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲
気下でＲＦスパッタリング法により膜厚１００ｎｍの酸化シリコン層を形成する。
次いで、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッ
チングを行ってゲート絶縁層４５２の一部を除去して、配線層４６８に達する開口４２３
を形成する（図２０（Ｄ）参照）。図示しないが開口４２３の形成時にソース電極層又は
ドレイン電極層４６５ｂに達する開口を形成してもよい。本実施の形態では、ソース電極
層又はドレイン電極層４６５ｂへの開口はさらに層間絶縁層を積層した後に形成し、電気
的に接続する配線層を開口に形成する例とする。
次に、ゲート絶縁層４５２、及び開口４２３上に導電層を形成した後、第５のフォトリ
ソグラフィ工程によりゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４を形成
する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをイ
ンクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４としては、モリブデ
ン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジ
ウム等の金属材料又はこれらを主成分とする合金材料の単層又は積層を適用することがで
きる。
本実施の形態ではゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４としてス
パッタリング法により膜厚１５０ｎｍのチタン層を形成する。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは
２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態で
は、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、第２の加熱処理は
、薄膜トランジスタ４６０上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行
ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１
００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回く
りかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行
ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層４
６２を有する薄膜トランジスタ４６０を形成することができる（図２０（Ｅ）参照）。
また、薄膜トランジスタ４６０上に保護絶縁層や、平坦化のための平坦化絶縁層を設け
てもよい。なお、図示しないが、ゲート絶縁層４５２、保護絶縁層や平坦化絶縁層にソー
ス電極層又はドレイン電極層４６５ｂに達する開口を形成し、その開口に、ソース電極層
又はドレイン電極層４６５ｂと電気的に接続する配線層を形成する。
上記のように酸化物半導体層を成膜する際に、反応雰囲気中の残留水分を除去すること
で、該酸化物半導体層中の水素及び水素化物の濃度を低減することができる。それにより
酸化物半導体層の安定化を図ることができる。
上述した薄膜トランジスタを実施の形態１乃至６に示した論理回路が有するトランジス
タに適用することによって、当該薄膜トランジスタを介した電荷のリークを抑制すること
ができる。その結果、論理回路の消費電力（待機電力）を低減すること及び論理回路の誤
動作を抑制することが可能になる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
（実施の形態９）
本実施の形態では、実施の形態１乃至６に示した論理回路が有するトランジスタの一例
について説明する。具体的には、チャネル形成領域が酸化物半導体によって構成される薄
膜トランジスタの一例について説明する。
本実施の形態の薄膜トランジスタ及びその作製方法の一形態を、図２１を用いて説明す
る。
図２１（Ａ）乃至（Ｅ）に薄膜トランジスタの断面構造の一例を示す。図２１（Ａ）乃
至（Ｅ）に示す薄膜トランジスタ３９０は、ボトムゲート構造の一つであり逆スタガ型薄
膜トランジスタともいう。
また、薄膜トランジスタ３９０はシングルゲート構造の薄膜トランジスタを用いて説明
したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジ
スタを形成することができる。
以下、図２１（Ａ）乃至（Ｅ）を用い、基板３９４上に薄膜トランジスタ３９０を作製
する工程を説明する。
まず、絶縁表面を有する基板３９４上に導電層を形成した後、第１のフォトリソグラフ
ィ工程によりゲート電極層３９１を形成する。形成されたゲート電極層３９１の端部はテ
ーパ形状であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。なお、
レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット
法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板３９４に使用することができる基板に大きな制限はないが、少な
くとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウム
ホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以
上のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、
アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられてい
る。一般に、酸化ホウ素と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より
実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を
用いることが好ましい
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの
絶縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。ま
た、プラスチック基板等も適宜用いることができる。
下地膜となる絶縁層を基板３９４とゲート電極層３９１との間に設けてもよい。下地膜
は、基板３９４からの不純物元素の拡散を防止する機能があり、窒化シリコン層、酸化シ
リコン層、窒化酸化シリコン層、又は酸化窒化シリコン層から選ばれた一又は複数の膜に
よる積層構造により形成することができる。
また、ゲート電極層３９１としては、モリブデン、チタン、クロム、タンタル、タング
ステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分と
する合金材料の単層又は積層を適用することができる。
例えば、ゲート電極層３９１の２層の積層構造としては、アルミニウム層上にモリブデ
ン層が積層された２層の積層構造、銅層上にモリブデン層が積層された２層構造、銅層上
に窒化チタン層若しくは窒化タンタル層が積層された２層構造、窒化チタン層とモリブデ
ン層とが積層された２層構造、又は窒化タングステン層とタングステン層とが積層された
２層構造とすることが好ましい。３層の積層構造としては、タングステン層または窒化タ
ングステン層と、アルミニウムとシリコンの合金層またはアルミニウムとチタンの合金層
と、窒化チタン層またはチタン層とが積層された構造とすることが好ましい。なお、透光
性を有する導電層を用いてゲート電極層を形成することもできる。透光性を有する導電層
としては、透光性導電性酸化物等をその例に挙げることができる。
次いで、ゲート電極層３９１上にゲート絶縁層３９７を形成する。
ゲート絶縁層３９７としては、プラズマＣＶＤ法又はスパッタリング法等を用いて形成
される、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、
又は酸化アルミニウム層の単層又は積層を適用することができる。なお、ゲート絶縁層３
９７中に水素が多量に含まれないようにするためには、スパッタリング法でゲート絶縁層
３９７を成膜することが好ましい。スパッタリング法により酸化シリコン層を成膜する場
合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガス
として酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
ゲート絶縁層３９７は、ゲート電極層３９１側から窒化シリコン層と酸化シリコン層が
積層された構造とすることもできる。例えば、第１のゲート絶縁層としてスパッタリング
法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形
成し、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下
の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層と
する。
また、ゲート絶縁層３９７、酸化物半導体層３９３に水素、水酸基及び水分がなるべく
含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で
ゲート電極層３９１が形成された基板３９４、又はゲート絶縁層３９７までが形成された
基板３９４を予備加熱し、基板３９４に吸着した水素、水分などの不純物を脱離し排気す
ることが好ましい。なお、予備加熱の温度としては、１００℃以上４００℃以下好ましく
は１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポン
プが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は
、酸化物絶縁層３９６の成膜前に、ソース電極層３９５ａ及びドレイン電極層３９５ｂま
で形成した基板３９４にも同様に行ってもよい。
次いで、ゲート絶縁層３９７上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体層３
９３を形成する（図２１（Ａ）参照）。
なお、酸化物半導体層３９３をスパッタリング法により成膜する前に、アルゴンガスを
導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層３９７の表面に付着して
いるゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに
、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形
成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素
などを用いてもよい。
酸化物半導体層３９３はスパッタリング法により成膜する。酸化物半導体層３９３は、
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇ
ａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系
、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系の酸化物
半導体を用いる。本実施の形態では、酸化物半導体層３９３をＩｎ－Ｇａ－Ｚｎ－Ｏ系金
属酸化物ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体層３
９３は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的に
はアルゴン）及び酸素雰囲気下においてスパッタリング法により形成することができる。
また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むター
ゲットを用いて成膜を行ってもよい。
酸化物半導体層３９３をスパッタリング法で作製するためのターゲットとして、酸化亜
鉛を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のタ
ーゲットの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲット（組成比
として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ］、Ｉｎ：Ｇａ：Ｚｎ＝
１：１：０．５［ａｔｏｍ］）を用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含
む金属酸化物ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ］、又はＩｎ
：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ］の組成比を有するターゲットを用いることもでき
る。金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９
９．９％である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化
物半導体層は緻密な層となる。
減圧状態に保持された処理室内に基板を保持し、基板を室温以上４００℃未満の温度に
加熱する。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタ
ガスを導入し、金属酸化物をターゲットとして基板３９４上に酸化物半導体層３９３を成
膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好
ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用い
ることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えた
ものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水（Ｈ２Ｏ）
など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるた
め、当該処理室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。また、
クライオポンプにより処理室内に残留する水分を除去しながらスパッタ成膜を行うことで
、酸化物半導体層３９３を成膜する際の基板温度は室温以上４００℃未満とすることがで
きる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐ
ａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用
される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーテ
ィクル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導
体層は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料によ
り適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法と、
ＤＣスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタリ
ング法もある。ＲＦスパッタリング法は主に絶縁層を成膜する場合に用いられ、ＤＣスパ
ッタリング法は主に金属層を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッ
タ装置は、同一チャンバーで異なる材料層を積層成膜することも、同一チャンバーで複数
種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパ
ッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲ
スパッタリング法を用いるスパッタ装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタ
ガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング
法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
次いで、酸化物半導体層を第２のフォトリソグラフィ工程により島状の酸化物半導体層
３９９に加工する（図２１（Ｂ）参照）。また、島状の酸化物半導体層３９９を形成する
ためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジ
ェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート絶縁層３９７にコンタクトホールを形成する場合、その工程は酸化物半導
体層３９９の形成時に行うことができる。
なお、ここでの酸化物半導体層３９３のエッチングは、ドライエッチングでもウェット
エッチングでもよく、両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例
えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（Ｃ
Ｃｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（Ｓ
Ｆ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢ
ｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガス
を添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘
導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングで
きるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加
される電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によ
って除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料
を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム
等の材料を回収して再利用することにより、資源を有効活用し低コスト化することができ
る。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチン
グ液、エッチング時間、温度等）を適宜調節する。
なお、次工程の導電層を形成する前に逆スパッタを行い、酸化物半導体層３９９及びゲ
ート絶縁層３９７の表面に付着しているレジスト残渣などを除去することが好ましい。
次いで、ゲート絶縁層３９７、及び酸化物半導体層３９９上に、導電層を形成する。導
電層をスパッタリング法や真空蒸着法で形成すればよい。導電層の材料としては、Ａｌ、
Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分と
する合金か、上述した元素を組み合わせた合金層等が挙げられる。また、マンガン、マグ
ネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された
材料を用いてもよい。また、金属導電層は、単層構造でも、２層以上の積層構造としても
よい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層
が積層される２層構造、Ｔｉ層と、そのＴｉ層上に重ねてアルミニウム層が積層され、さ
らにその上にＴｉ層が積層される３層構造などが挙げられる。また、Ａｌに、チタン（Ｔ
ｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、
Ｎｄ（ネオジム）、Ｓｃ（スカンジウム）から選ばれた元素を単数、又は複数組み合わせ
た層、合金層、もしくは窒化層を用いてもよい。
第３のフォトリソグラフィ工程により導電層上にレジストマスクを形成し、選択的にエ
ッチングを行ってソース電極層３９５ａ、ドレイン電極層３９５ｂを形成した後、レジス
トマスクを除去する（図２１（Ｃ）参照）。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦ
レーザ光やＡｒＦレーザ光を用いる。酸化物半導体層３９９上で隣り合うソース電極層の
下端部とドレイン電極層の下端部との間隔幅によって後に形成される薄膜トランジスタの
チャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、
数ｎｍ～数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌ
ｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。
超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜ト
ランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回
路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図る
ことができる。
なお、導電層のエッチングの際に、酸化物半導体層３９９は除去されないようにそれぞ
れの材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ層を用いて、酸化物半導体層３９９にはＩｎ－Ｇ
ａ－Ｚｎ－Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（アンモニア
、水、過酸化水素水の混合液）を用いる。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層３９９は一部のみがエッチ
ングされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層
３９５ａ、ドレイン電極層３９５ｂを形成するためのレジストマスクをインクジェット法
で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透
過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジスト
マスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジスト
マスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形する
ことができるため、異なるパターンに加工する複数のエッチング工程に用いることができ
る。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対
応するレジストマスクを形成することができる。よって露光マスク数を削減することがで
き、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理によって露出している酸化
物半導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合
ガスを用いてプラズマ処理を行ってもよい。
プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層の一部に接する酸
化物絶縁層３９６を形成する（図２１（Ｄ）参照）。本実施の形態では、酸化物半導体層
３９９がソース電極層３９５ａ、ドレイン電極層３９５ｂと重ならない領域において、酸
化物半導体層３９９と酸化物絶縁層３９６とが接するように形成する。
本実施の形態では、酸化物絶縁層３９６として、島状の酸化物半導体層３９９、ソース
電極層３９５ａ、ドレイン電極層３９５ｂまで形成された基板３９４を室温以上１００℃
未満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入し
シリコンターゲットを用いて、欠陥を含む酸化シリコン層を成膜する。
例えば、純度が６Ｎであり、ボロンがドープされたシリコンターゲット（抵抗値０．０
１Ωｃｍ）を用い、基板とターゲットの間との距離（Ｔ－Ｓ間距離）を８９ｍｍ、圧力０
．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパルスＤ
Ｃスパッタリング法により酸化シリコン層を成膜する。膜厚は３００ｎｍとする。なお、
シリコンターゲットに代えて石英（好ましくは合成石英）を酸化シリコン層を成膜するた
めのターゲットとして用いることができる。なお、スパッタガスとして酸素又は、酸素及
びアルゴンの混合ガスを用いて行う。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３９６を成膜するこ
とが好ましい。酸化物半導体層３９９及び酸化物絶縁層３９６に水素、水酸基又は水分が
含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい
。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いること
が好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたもので
あってもよい。クライオポンプを用いて排気した処理室は、例えば、水（Ｈ２Ｏ）など水
素原子を含む化合物を含む化合物等が排気されるため、当該処理室で成膜した酸化物絶縁
層３９６に含まれる不純物の濃度を低減できる。
なお、酸化物絶縁層３９６として、酸化シリコン層に代えて、酸化窒化シリコン層、酸
化アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。
さらに、酸化物絶縁層３９６と酸化物半導体層３９９とを接した状態で１００℃乃至４
００℃で加熱処理を行ってもよい。本実施の形態における酸化物絶縁層３９６は欠陥を多
く含むため、この加熱処理によって酸化物半導体層３９９中に含まれる水素、水分、水酸
基又は水素化物などの不純物を酸化物絶縁層３９６に拡散させ、酸化物半導体層３９９中
に含まれる該不純物をより低減させることができる。
以上の工程で、水素、水分、水酸基又は水素化物の濃度が低減された酸化物半導体層３
９２を有する薄膜トランジスタ３９０を形成することができる（図２１（Ｅ）参照）。
上記のように酸化物半導体層を成膜するに際し、反応雰囲気中の残留水分を除去するこ
とで、該酸化物半導体層中の水素及び水素化物の濃度を低減することができる。それによ
り酸化物半導体層の安定化を図ることができる。
酸化物絶縁層上に保護絶縁層を設けてもよい。本実施の形態では、保護絶縁層３９８を
酸化物絶縁層３９６上に形成する。保護絶縁層３９８としては、窒化シリコン層、窒化酸
化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウム層などを用いる。
保護絶縁層３９８として、酸化物絶縁層３９６まで形成された基板３９４を１００℃～
４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導
入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合においても、酸化
物絶縁層３９６と同様に、処理室内の残留水分を除去しつつ保護絶縁層３９８を成膜する
ことが好ましい。
保護絶縁層３９８を形成する場合、保護絶縁層３９８の成膜時に１００℃～４００℃に
基板３９４を加熱することで、酸化物半導体層中に含まれる水素若しくは水分を酸化物絶
縁層に拡散させることができる。この場合上記酸化物絶縁層３９６の形成後に加熱処理を
行わなくてもよい。
酸化物絶縁層３９６として酸化シリコン層を形成し、保護絶縁層３９８として窒化シリ
コン層を積層する場合、酸化シリコン層と窒化シリコン層を同じ処理室において、共通の
シリコンターゲットを用いて成膜することができる。先に酸素を含むスパッタガスを導入
して、処理室内に装着されたシリコンターゲットを用いて酸化シリコン層を形成し、次に
スパッタガスを窒素を含むスパッタガスに切り替えて同じシリコンターゲットを用いて窒
化シリコン層を成膜する。酸化シリコン層と窒化シリコン層とを大気に曝露せずに連続し
て形成することができるため、酸化シリコン層表面に水素や水分などの不純物が吸着する
ことを防止することができる。この場合、酸化物絶縁層３９６として酸化シリコン層を形
成し、保護絶縁層３９８として窒化シリコン層を積層した後、酸化物半導体層中に含まれ
る水素若しくは水分を酸化物絶縁層に拡散させるための加熱処理（温度１００℃乃至４０
０℃）を行うとよい。
保護絶縁層の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間
以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱しても
よいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温
までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の
形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮すること
ができる。この加熱処理によって、ノーマリーオフとなる薄膜トランジスタを得ることが
できる。よって半導体装置の信頼性を向上できる。
また、ゲート絶縁層上にチャネル形成領域とする酸化物半導体層を成膜するに際し、反
応雰囲気中の残留水分を除去することで、該酸化物半導体層中の水素及び水素化物の濃度
を低減することができる。
上記の工程は、液晶表示パネル、エレクトロルミネセンス表示パネル、電子インクを用
いた表示装置などのバックプレーン（薄膜トランジスタが形成された基板）の製造に用い
ることができる。上記の工程は、４００℃以下の温度で行われるため、厚さが１ｍｍ以下
で、一辺が１ｍを超えるガラス基板を用いる製造工程にも適用することができる。また、
４００℃以下の処理温度で全ての工程を行うことができるので、表示パネルを製造するた
めに多大なエネルギーを消費しないで済む。
上述した薄膜トランジスタを実施の形態１乃至６に示した論理回路が有するトランジス
タに適用することによって、当該薄膜トランジスタを介した電荷のリークを抑制すること
ができる。その結果、論理回路の待機電力を低減すること及び論理回路の誤動作を抑制す
ることが可能になる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
（実施の形態１０）
本実施の形態では、実施の形態１乃至６に示した論理回路が有するトランジスタの一例
について説明する。具体的には、チャネル形成領域が酸化物半導体によって構成される薄
膜トランジスタの一例について説明する。
本実施の形態の薄膜トランジスタ及びその作製方法の一形態を、図２２を用いて説明す
る。
図２２（Ａ）乃至（Ｄ）に薄膜トランジスタの断面構造の一例を示す。図２２（Ｄ）に
示す薄膜トランジスタ３６０は、チャネル保護型（チャネルストップ型ともいう）と呼ば
れるボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
また、薄膜トランジスタ３６０はシングルゲート構造の薄膜トランジスタを用いて説明
したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジ
スタも形成することができる。
以下、図２２（Ａ）乃至（Ｄ）を用い、基板３２０上に薄膜トランジスタ３６０を作製
する工程を説明する。
まず、絶縁表面を有する基板３２０上に導電層を形成した後、第１のフォトリソグラフ
ィ工程によりゲート電極層３６１を形成する。なお、レジストマスクをインクジェット法
で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。
また、ゲート電極層３６１としては、モリブデン、チタン、クロム、タンタル、タング
ステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分と
する合金材料の単層又は積層を適用することができる。
次いで、ゲート電極層３６１上にゲート絶縁層３２２を形成する。
本実施の形態では、ゲート絶縁層３２２としてプラズマＣＶＤ法により膜厚１００ｎｍ
以下の酸化窒化珪素層を形成する。
次いで、ゲート絶縁層３２２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体層を
形成し、第２のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。本実施
の形態では、酸化物半導体層としてＩｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物ターゲットを用い
てスパッタ法により成膜する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体層を成膜することが
好ましい。酸化物半導体層に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい
。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いること
が好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたもので
あってもよい。クライオポンプを用いて排気した処理室は、例えば、水（Ｈ２Ｏ）など水
素原子を含む化合物等が排気されるため、当該処理室で成膜した酸化物半導体層に含まれ
る不純物の濃度を低減できる。
酸化物半導体層を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物
などの不純物が、数ｐｐｍ程度、数ｐｐｂ程度まで除去された高純度ガスを用いることが
好ましい。
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う
第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪
み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半
導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れ
ることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層３３２を得る
（図２２（Ａ）参照）。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラ
ズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。
また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
次いで、ゲート絶縁層３２２、及び酸化物半導体層３３２上に、酸化物絶縁層を形成し
た後、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチン
グを行って酸化物絶縁層３６６を形成した後、レジストマスクを除去する。
本実施の形態では、酸化物絶縁層３６６として膜厚２００ｎｍの酸化珪素層をスパッタ
法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施
の形態では１００℃とする。酸化珪素層のスパッタ法による成膜は、希ガス（代表的には
アルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素混合
雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは
珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒
素雰囲気下でスパッタ法により酸化珪素層を形成することができる。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３６６を成膜するこ
とが好ましい。酸化物半導体層３３２及び酸化物絶縁層３６６に水素、水酸基又は水分が
含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい
。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いること
が好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたもので
あってもよい。クライオポンプを用いて排気した処理室は、例えば、水（Ｈ２Ｏ）など水
素原子を含む化合物を含む化合物等が排気されるため、当該処理室で成膜した酸化物絶縁
層３６６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３６６を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素
化物などの不純物が、数ｐｐｍ程度、数ｐｐｂ程度まで除去された高純度ガスを用いるこ
とが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは
２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。例えば
、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、
酸化物半導体層の一部（チャネル形成領域）が酸化物絶縁層３６６と接した状態で加熱さ
れる。
本実施の形態は、さらに酸化物絶縁層３６６が設けられ一部が露出している酸化物半導
体層３３２を、窒素、不活性ガス雰囲気下、又は減圧下で加熱処理を行う。酸化物絶縁層
３６６によって覆われていない露出された酸化物半導体層３３２の領域は、窒素、不活性
ガス雰囲気下、又は減圧下で加熱処理を行うと、酸素欠乏状態となり低抵抗化、即ちＮ型
化することができる。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
酸化物絶縁層３６６が設けられた酸化物半導体層３３２に対する窒素雰囲気下の加熱処
理によって、酸化物半導体層３３２の露出領域は低抵抗化し、抵抗の異なる領域（図２２
（Ｂ）においては斜線領域及び白地領域で示す）を有する酸化物半導体層３６２となる。
次いで、ゲート絶縁層３２２、酸化物半導体層３６２、及び酸化物絶縁層３６６上に、
導電層を形成した後、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選
択的にエッチングを行ってソース電極層３６５ａ、ドレイン電極層３６５ｂを形成した後
、レジストマスクを除去する（図２２（Ｃ）参照）。
ソース電極層３６５ａ、ドレイン電極層３６５ｂの材料としては、Ａｌ、Ｃｒ、Ｃｕ、
Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、
上述した元素を組み合わせた合金層等が挙げられる。また、金属導電層は、単層構造でも
、２層以上の積層構造としてもよい。
以上の工程を経ることによって、成膜後の酸化物半導体層に対して脱水化または脱水素
化のための加熱処理を行うと同時に酸化物半導体層が低抵抗化、即ちＮ型化する。その後
、酸化物半導体層に接する酸化物絶縁層を成膜することにより酸化物半導体層の一部を選
択的に酸素過剰な状態とする。その結果、ゲート電極層３６１と重なるチャネル形成領域
３６３は、Ｉ型となる。この時、少なくともチャネル形成領域３６３に比べてキャリア密
度が高く、ソース電極層３６５ａに重なる高抵抗ソース領域３６４ａと、少なくともチャ
ネル形成領域３６３に比べてキャリア密度が高く、ドレイン電極層３６５ｂに重なる高抵
抗ドレイン領域３６４ｂとが自己整合的に形成される。以上の工程で薄膜トランジスタ３
６０が形成される。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行
ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定
の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温
度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、
この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を
行うと、加熱時間を短縮することができる。この加熱処理によって、酸化物半導体層から
酸化物絶縁層中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタを得ること
ができる。よって半導体装置の信頼性を向上できる。
なお、ドレイン電極層３６５ｂ（及びソース電極層３６５ａ）と重畳した酸化物半導体
層において高抵抗ドレイン領域３６４ｂ（及び高抵抗ソース領域３６４ａ）を形成するこ
とにより、薄膜トランジスタの信頼性の向上を図ることができる。具体的には、高抵抗ド
レイン領域３６４ｂを形成することで、ドレイン電極層から高抵抗ドレイン領域３６４ｂ
、チャネル形成領域３６３にかけて、導電性を段階的に変化させうるような構造とするこ
とができる。そのため、ドレイン電極層３６５ｂに高電源電位ＶＤＤを供給する配線を接
続して動作させる場合、ゲート電極層３６１とドレイン電極層３６５ｂとの間に高電界が
印加されても高抵抗ドレイン領域がバッファとなり局所的な電界集中が生じにくく、トラ
ンジスタの耐圧を向上させた構成とすることができる。
ソース電極層３６５ａ、ドレイン電極層３６５ｂ、酸化物絶縁層３６６上に保護絶縁層
３２３を形成する。本実施の形態では、保護絶縁層３２３を、窒化珪素層を用いて形成す
る（図２２（Ｄ）参照）。
なお、ソース電極層３６５ａ、ドレイン電極層３６５ｂ、酸化物絶縁層３６６上にさら
に酸化物絶縁層を形成し、該酸化物絶縁層上に保護絶縁層３２３を積層してもよい。
上述した薄膜トランジスタを実施の形態１乃至６に示した論理回路が有するトランジス
タに適用することによって、当該薄膜トランジスタを介した電荷のリークを抑制すること
ができる。その結果、論理回路の待機電力を低減すること及び論理回路の誤動作を抑制す
ることが可能になる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
（実施の形態１１）
本実施の形態では、上記実施の形態で得られる論理回路を搭載した半導体装置の例につ
いて図２３を用いて説明する。なお、上記実施の形態に係る論理回路は、該論理回路を動
作させる外部回路などともに集積化されて回路基板などに実装され、各半導体装置の内部
に搭載されることになる。
図２３（Ａ）は、上述した論理回路を有するノート型のパーソナルコンピュータを示す
図であり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４などによ
って構成されている。
図２３（Ｂ）は、上述した論理回路を有する携帯情報端末（ＰＤＡ）を示す図であり、
本体２２１１には表示部２２１３と、外部インターフェイス２２１５と、操作ボタン２２
１４等が設けられている。また操作用の付属品としてスタイラス２２１２がある。
図２３（Ｃ）は、上述した論理回路を有する電子ペーパーの一例として、電子書籍２２
２０を示す図である。電子書籍２２２０は、筐体２２２１および筐体２２２３の２つの筐
体で構成されている。筐体２２２１および筐体２２２３は、軸部２２３７により一体とさ
れており、該軸部２２３７を軸として開閉動作を行うことができる。このような構成によ
り、電子書籍２２２０は、紙の書籍のように用いることが可能である。
筐体２２２１には表示部２２２５が組み込まれ、筐体２２２３には表示部２２２７が組
み込まれている。表示部２２２５および表示部２２２７は、続き画面を表示する構成とし
てもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とする
ことで、例えば右側の表示部（図２３（Ｃ）では表示部２２２５）に文章を表示し、左側
の表示部（図２３（Ｃ）では表示部２２２７）に画像を表示することができる。
また、図２３（Ｃ）では、筐体２２２１に操作部などを備えた例を示している。例えば
、筐体２２２１は、電源２２３１、操作キー２２３３、スピーカー２２３５などを備えて
いる。操作キー２２３３により、頁を送ることができる。なお、筐体の表示部と同一面に
キーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面
や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成としてもよい。さらに、電子書籍２２２０は、電子辞書としての機能を持たせた構成と
してもよい。
また、電子書籍２２２０は、無線で情報を送受信できる構成としてもよい。無線により
、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とするこ
とも可能である。
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可
能である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジ
ットカード等の各種カードにおける表示などに適用することができる。
図２３（Ｄ）は、上述した論理回路を有する携帯電話機を示す図である。当該携帯電話
機は、筐体２２４０および筐体２２４１の二つの筐体で構成されている。筐体２２４１は
、表示パネル２２４２、スピーカー２２４３、マイクロフォン２２４４、ポインティング
デバイス２２４６、カメラ用レンズ２２４７、外部接続端子２２４８などを備えている。
また、筐体２２４０は、当該携帯電話機の充電を行う太陽電池セル２２４９、外部メモリ
スロット２２５０などを備えている。また、アンテナは筐体２２４１内部に内蔵されてい
る。
表示パネル２２４２はタッチパネル機能を備えており、図２３（Ｄ）には映像表示され
ている複数の操作キー２２４５を点線で示している。なお、当該携帯電話は、太陽電池セ
ル２２４９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装して
いる。また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成と
することもできる。
表示パネル２２４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネ
ル２２４２と同一面上にカメラ用レンズ２２４７を備えているため、テレビ電話が可能で
ある。スピーカー２２４３およびマイクロフォン２２４４は音声通話に限らず、テレビ電
話、録音、再生などが可能である。さらに、筐体２２４０と筐体２２４１はスライドし、
図２３（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に
適した小型化が可能である。
外部接続端子２２４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能
であり、充電やデータ通信が可能になっている。また、外部メモリスロット２２５０に記
録媒体を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加
えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図２３（Ｅ）は、上述した論理回路を有するデジタルカメラを示す図である。当該デジ
タルカメラは、本体２２６１、表示部（Ａ）２２６７、接眼部２２６３、操作スイッチ２
２６４、表示部（Ｂ）２２６５、バッテリー２２６６などによって構成されている。
図２３（Ｆ）は、上述した論理回路を有するテレビジョン装置を示す図である。テレビ
ジョン装置２２７０では、筐体２２７１に表示部２２７３が組み込まれている。表示部２
２７３により、映像を表示することが可能である。なお、ここでは、スタンド２２７５に
より筐体２２７１を支持した構成を示している。
テレビジョン装置２２７０の操作は、筐体２２７１が備える操作スイッチや、別体のリ
モコン操作機２２８０により行うことができる。リモコン操作機２２８０が備える操作キ
ー２２７９により、チャンネルや音量の操作を行うことができ、表示部２２７３に表示さ
れる映像を操作することができる。また、リモコン操作機２２８０に、当該リモコン操作
機２２８０から出力する情報を表示する表示部２２７７を設ける構成としてもよい。
なお、テレビジョン装置２２７０は、受信機やモデムなどを備えた構成とするのが好適
である。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介
して有線または無線による通信ネットワークに接続することにより、一方向（送信者から
受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行
うことが可能である。
本実施例では、評価用素子（ＴＥＧとも呼ぶ）でのオフ電流の測定値について以下に説
明する。
図２４にＬ／Ｗ＝３μｍ／５０μｍの薄膜トランジスタを２００個並列に接続し、実効
的にはＬ／Ｗ＝３μｍ／１００００μｍの薄膜トランジスタの初期特性を示す。また、上
面図を図２５（Ａ）に示し、その一部を拡大した上面図を図２５（Ｂ）に示す。図２５（
Ｂ）の点線で囲んだ領域がＬ／Ｗ＝３μｍ／５０μｍ、Ｌｏｖ＝１．５μｍの１段分の薄
膜トランジスタである。薄膜トランジスタの初期特性を測定するため、基板温度を室温と
し、ソース－ドレイン間電圧（以下、ドレイン電圧またはＶｄという）を１０Ｖとし、ソ
ース－ゲート間電圧（以下、ゲート電圧またはＶｇという）を－２０Ｖ～＋２０Ｖまで変
化させたときのソース－ドレイン電流（以下、ドレイン電流またはＩｄという）の変化特
性、すなわちＶｇ－Ｉｄ特性を測定した。なお、図２４では、Ｖｇを－２０Ｖ～＋５Ｖま
での範囲で示している。
図２４に示すようにチャネル幅Ｗが１００００μｍの薄膜トランジスタは、Ｖｄが１Ｖ
及び１０Ｖにおいてオフ電流は１×１０－１３［Ａ］以下となっており、測定機（半導体
パラメータ・アナライザ、Ａｇｉｌｅｎｔ ４１５６Ｃ；Ａｇｉｌｅｎｔ社製）の分解能
（１００ｆＡ）以下となっている。
測定した薄膜トランジスタの作製方法について説明する。
まず、ガラス基板上に下地膜として、ＣＶＤ法により窒化珪素層を形成し、窒化珪素層
上に酸化窒化珪素層を形成した。酸化窒化珪素層上にゲート電極層としてスパッタ法によ
りタングステン層を形成した。ここで、タングステン層を選択的にエッチングしてゲート
電極層を形成した。
次に、ゲート電極層上にゲート絶縁層としてＣＶＤ法により厚さ１００ｎｍの酸化窒化
珪素層を形成した。
次に、ゲート絶縁層上に、スパッタ法によりＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体ター
ゲット（モル数比で、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２）を用いて、厚さ５
０ｎｍの酸化物半導体層を形成した。ここで、酸化物半導体層を選択的にエッチングし、
島状の酸化物半導体層を形成した。
次に、酸化物半導体層をクリーンオーブンにて窒素雰囲気下、４５０℃、１時間の第１
の熱処理を行った。
次に、酸化物半導体層上にソース電極層及びドレイン電極層としてチタン層（厚さ１５
０ｎｍ）をスパッタ法により形成した。ここで、ソース電極層及びドレイン電極層を選択
的にエッチングし、１つの薄膜トランジスタのチャネル長Ｌが３μｍ、チャネル幅Ｗが５
０μｍとし、２００個を並列とすることで、実効的にＬ／Ｗ＝３μｍ／１００００μｍと
なるようにした。
次に、酸化物半導体層に接するように保護絶縁層としてリアクティブスパッタ法により
酸化珪素層を膜厚３００ｎｍで形成した。ここで、保護層である酸化珪素層を選択的にエ
ッチングし、ゲート電極層、ソース電極層及びドレイン電極層上に開口部を形成した。そ
の後、窒素雰囲気下、２５０℃で１時間、第２の熱処理を行った。
そして、Ｖｇ－Ｉｄ特性を測定する前に１５０℃、１０時間の加熱を行った。
以上の工程により、ボトムゲート型の薄膜トランジスタを作製した。
図２４に示すように薄膜トランジスタが、１×１０－１３［Ａ］程度であるのは、上記
作製工程において酸化物半導体層中における水素濃度を十分に低減できたためである。酸
化物半導体層中の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５
×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは５×１０１７（ａｔｏｍｓ／
ｃｍ３）以下とする。なお、酸化物半導体層中の水素濃度測定は、二次イオン質量分析法
（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行
う。
また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体を用いる例を示したが、特に限定されず、
他の酸化物半導体材料、例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａ
ｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｉｎ－Ｓｎ－Ｏ系
、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系などを用
いることができる。また、酸化物半導体材料として、ＡｌＯｘを２．５～１０ｗｔ％混入
したＩｎ－Ａｌ－Ｚｎ－Ｏ系や、ＳｉＯｘを２．５～１０ｗｔ％混入したＩｎ－Ｚｎ－Ｏ
系を用いることもできる。
また、キャリア測定機で測定される酸化物半導体層のキャリア密度は、５×１０１４／
ｃｍ３以下、さらに好ましくは５×１０１２／ｃｍ３以下、さらに好ましくはシリコンの
真性キャリア密度１．４５×１０１０／ｃｍ３と同等、もしくはそれ以下である。即ち、
酸化物半導体層のキャリア密度は、限りなくゼロに近くすることができる。
また、薄膜トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも
可能であり、回路の動作速度を高速化でき、オフ電流値が極めて小さいため、さらに低消
費電力化も図ることができる。
また、薄膜トランジスタのオフ状態において、酸化物半導体層は絶縁体とみなせて回路
設計を行うことができる。
続いて、本実施例で作製した薄膜トランジスタに対してオフ電流の温度特性を評価した
。温度特性は、薄膜トランジスタが使われる最終製品の耐環境性や、性能の維持などを考
慮する上で重要である。当然ながら、変化量が小さいほど好ましく、製品設計の自由度が
増す。
温度特性は、恒温槽を用い、－３０、０、２５、４０、６０、８０、１００、及び１２
０℃のそれぞれの温度で薄膜トランジスタを形成した基板を一定温度とし、ドレイン電圧
を６Ｖ、ゲート電圧を－２０Ｖ～＋２０Ｖまで変化させてＶｇ－Ｉｄ特性を取得した。
図２６（Ａ）に示すのは、上記それぞれの温度で測定したＶｇ－Ｉｄ特性を重ね書きし
たものであり、点線で囲むオフ電流の領域を拡大したものを図２６（Ｂ）に示す。図中の
矢印で示す右端の曲線が－３０℃、左端が１２０℃で取得した曲線で、その他の温度で取
得した曲線は、その間に位置する。オン電流の温度依存性はほとんど見られない。一方、
オフ電流は拡大図の図２６（Ｂ）においても明らかであるように、ゲート電圧が２０Ｖ近
傍を除いて、全ての温度で測定機の分解能近傍の１×１０－１２［Ａ］以下となっており
、温度依存性も見えていない。すなわち、１２０℃の高温においても、オフ電流が１×１
０－１２［Ａ］以下を維持しており、実効的なチャネル幅Ｗが１００００μｍであること
を考慮すると、オフ電流が非常に小さいことがわかる。
高純度化された酸化物半導体を用いた薄膜トランジスタは、オフ電流の温度依存性がほ
とんど現れない。これは、酸化物半導体のエネルギーギャップが３ｅＶ以上であり、真性
キャリアが極めて少ないことに起因する。また、ソース領域及びドレイン領域は縮退した
状態にあるのでやはり温度依存性が現れない要因となっている。薄膜トランジスタの動作
は、縮退したソース領域から酸化物半導体に注入されたキャリアによるものがほとんどで
あり、キャリア密度の温度依存性がないことから上記特性（オフ電流の温度依存性無し）
を説明することができる。
このようにオフ電流値が極めて小さい薄膜トランジスタを用いて、論理回路を構成した
場合、当該論理回路の待機電力を低減すること又は当該論理回路の誤動作を抑制すること
ができる。
１０ 論理回路
１１ 入力端子
１２ 入力端子
１３ 出力端子
１４ 主要論理回路部
１５ トランジスタ
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁層
１０８ｂ 絶縁層
１１０ａ ゲート電極層
１１０ｂ 電極層
１１２ 絶縁層
１１４ａ 不純物領域
１１４ｂ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ａ 高濃度不純物領域
１２０ｂ 高濃度不純物領域
１２２ 金属層
１２４ａ 金属化合物領域
１２４ｂ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極層
１３０ｂ ドレイン電極層
１３０ｃ 電極層
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極層
１３６ｂ 電極層
１３６ｃ 電極層
１３６ｄ ゲート電極層
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ソース電極層
１４２ｂ ドレイン電極層
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極層
１５０ｂ 電極層
１５０ｃ 電極層
１５０ｄ 電極層
１５０ｅ 電極層
１５２ 絶縁層
１５４ａ 電極層
１５４ｂ 電極層
１５４ｃ 電極層
１５４ｄ 電極層
１６０ トランジスタ
１６４ トランジスタ
２００ 論理回路
２０１ ＡＮＤゲート
２０２ フリップフロップ
２１１ トランジスタ
２１２ トランジスタ
２１３ トランジスタ
２１４ トランジスタ
２１５ トランジスタ
２１６ トランジスタ
２２１ トランジスタ
２２２ トランジスタ
２２３ トランジスタ
２２４ トランジスタ
２２５ トランジスタ
２３１ ＮＡＮＤゲート
２３２ ＮＡＮＤゲート
２３３ ＮＡＮＤゲート
２３４ ＮＡＮＤゲート
２４１ トランジスタ
２４２ トランジスタ
２４３ トランジスタ
２４４ トランジスタ
２５１ トランジスタ
２５２ トランジスタ
２５３ トランジスタ
３２０ 基板
３２２ ゲート絶縁層
３２３ 保護絶縁層
３３２ 酸化物半導体層
３６０ 薄膜トランジスタ
３６１ ゲート電極層
３６２ 酸化物半導体層
３６３ チャネル形成領域
３６４ａ ソース領域
３６４ｂ ドレイン領域
３６５ａ ソース電極層
３６５ｂ ドレイン電極層
３６６ 酸化物絶縁層
３９０ 薄膜トランジスタ
３９１ ゲート電極層
３９２ 酸化物半導体層
３９３ 酸化物半導体層
３９４ 基板
３９５ａ ソース電極層
３９５ｂ ドレイン電極層
３９６ 酸化物絶縁層
３９７ ゲート絶縁層
３９８ 保護絶縁層
３９９ 酸化物半導体層
４２３ 開口
４５０ 基板
４５２ ゲート絶縁層
４５７ 絶縁層
４６０ 薄膜トランジスタ
４６１ ゲート電極層
４６１ａ ゲート電極層
４６１ｂ ゲート電極層
４６２ 酸化物半導体層
４６４ 配線層
４６５ａ ソース電極層又はドレイン電極層
４６５ａ１ ソース電極層又はドレイン電極層
４６５ａ２ ソース電極層又はドレイン電極層
４６５ｂ ソース電極層又はドレイン電極層
４６８ 配線層
５００ 論理回路
５０１ ＮＯＲゲート
５０２ フリップフロップ
５１１ トランジスタ
５１２ トランジスタ
５１３ トランジスタ
５１４ トランジスタ
５２１ トランジスタ
５２２ トランジスタ
５２３ トランジスタ
６００ 論理回路
６０１ ラッチ
６０２ フリップフロップ
６１１ トランジスタ
６１２ インバータ
６１３ インバータ
６２１ トランジスタ
６２２ トランジスタ
６３１ トランジスタ
６３２ トランジスタ
８００ 論理回路
８０１ ＡＮＤゲート
８０２ フリップフロップ
８０３ フリップフロップ
８０４ フリップフロップ
８０５ フリップフロップ群
９００ 論理回路
９０１ フリップフロップ
９０２ ＡＮＤゲート
９０３ 制御部
９０４ フリップフロップ
９０５ フリップフロップ
９０６ フリップフロップ
９０７ フリップフロップ群
２２０１ 本体
２２０２ 筐体
２２０３ 表示部
２２０４ キーボード
２２１１ 本体
２２１２ スタイラス
２２１３ 表示部
２２１４ 操作ボタン
２２１５ 外部インターフェイス
２２２０ 電子書籍
２２２１ 筐体
２２２３ 筐体
２２２５ 表示部
２２２７ 表示部
２２３１ 電源
２２３３ 操作キー
２２３５ スピーカー
２２３７ 軸部
２２４０ 筐体
２２４１ 筐体
２２４２ 表示パネル
２２４３ スピーカー
２２４４ マイクロフォン
２２４５ 操作キー
２２４６ ポインティングデバイス
２２４７ カメラ用レンズ
２２４８ 外部接続端子
２２４９ 太陽電池セル
２２５０ 外部メモリスロット
２２６１ 本体
２２６３ 接眼部
２２６４ 操作スイッチ
２２６５ 表示部（Ｂ）
２２６６ バッテリー
２２６７ 表示部（Ａ）
２２７０ テレビジョン装置
２２７１ 筐体
２２７３ 表示部
２２７５ スタンド
２２７７ 表示部
２２７９ 操作キー
２２８０ リモコン操作機

Claims (3)

  1. シリコンを有する第１のチャネル形成領域を有する第１のトランジスタと、
    酸化物半導体を有する第２のチャネル形成領域を有し、且つ前記第１のトランジスタと電気的に接続された第２のトランジスタと、を有する半導体装置であって、
    前記第１のチャネル形成領域上の第１の絶縁層と、
    前記第１の絶縁層上に位置し、前記第１のトランジスタのゲート電極として機能する領域を有する第１の導電層と、
    前記第１の導電層と同じ材料を有する第２の導電層と、
    前記第１の導電層の上面と接する領域と前記第２の導電層の上面と接する領域とを有する第２の絶縁層と、
    前記第２の絶縁層上に位置し、且つ前記第２のトランジスタのゲート電極として機能する領域を有する第３の導電層と、
    前記第３の導電層の上面と接する領域を有する第３の絶縁層と、
    前記第３の絶縁層上に位置し、前記第２のチャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層上の第４の絶縁層と、
    前記第４の絶縁層の上面と接する領域を有する第４の導電層と、
    前記第４の絶縁層の上面と接する領域を有し、且つ前記第４の導電層と同じ材料を有する第５の導電層と、を有し、
    前記酸化物半導体層は、前記第４の導電層を介して、前記第２の導電層と電気的に接続され、
    前記第５の導電層は、前記第１のチャネル形成領域を挟む一対の不純物領域の一方と電気的に接続される、半導体装置。
  2. シリコンを有する第１のチャネル形成領域を有する第１のトランジスタと、
    酸化物半導体を有する第２のチャネル形成領域を有し、且つ前記第１のトランジスタと電気的に接続された第２のトランジスタと、を有する半導体装置であって、
    前記第１のチャネル形成領域上の第１の絶縁層と、
    前記第１の絶縁層上に位置し、前記第１のトランジスタのゲート電極として機能する領域を有する第１の導電層と、
    前記第１の導電層と同じ材料を有する第２の導電層と、
    前記第１の導電層の上面と接する領域と前記第２の導電層の上面と接する領域とを有する第２の絶縁層と、
    前記第２の絶縁層上に位置し、且つ前記第２のトランジスタのゲート電極として機能する領域を有する第３の導電層と、
    前記第３の導電層の上面と接する領域を有する第３の絶縁層と、
    前記第３の絶縁層上に位置し、前記第２のチャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層上の第４の絶縁層と、
    前記第４の絶縁層の上面と接する領域を有する第４の導電層と、
    前記第４の絶縁層の上面と接する領域を有し、且つ前記第４の導電層と同じ材料を有する第５の導電層と、
    前記第２の絶縁層上に位置し、前記第３の導電層と同じ材料を有する第６の導電層と、を有し、
    前記第３の絶縁層は、前記第６の導電層の上面と接する領域を有し、
    前記酸化物半導体層は、前記第４の導電層を介して、前記第２の導電層と電気的に接続され、
    前記第５の導電層は、前記第１のチャネル形成領域を挟む一対の不純物領域の一方と電気的に接続され、
    前記第５の導電層は、前記第６の導電層と電気的に接続される、半導体装置。
  3. 請求項１又は２において、
    前記第２のトランジスタのチャネル長方向の断面視において、前記酸化物半導体層の前記チャネル長方向の長さは、前記第３の導電層の前記チャネル長方向の長さより大きい、半導体装置。
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