JP2591066B2 - アナログスイッチ回路 - Google Patents
アナログスイッチ回路Info
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- JP2591066B2 JP2591066B2 JP63133657A JP13365788A JP2591066B2 JP 2591066 B2 JP2591066 B2 JP 2591066B2 JP 63133657 A JP63133657 A JP 63133657A JP 13365788 A JP13365788 A JP 13365788A JP 2591066 B2 JP2591066 B2 JP 2591066B2
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- analog switch
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Description
【発明の詳細な説明】 〔概要〕 アナログスイッチ回路に関し、 クロックフィードスルーが小さく、高耐圧なアナログ
スイッチ回路を提供することを目的とし、 アナログ信号入力端子と、アナログ信号出力端子と、
スイッチオン・オフ制御入力端子と、第1,第２のトラン
ジスタと、クロック遅延回路とを具備し、該第１のトラ
ンジスタのゲート電極は前記制御入力端子に接続され、
ソース電極は第一のアナログ入出力に接続され、該第２
のトランジスタのゲート電極は該クロック遅延回路の出
力に接続され、ソース電極は第二のアナログ入出力に接
続され、前記第１及び第２のトランジスタのドレイン電
極どうしが接続され、前記クロック遅延回路の入力端子
は前記制御入力端子に接続されて構成されている。
スイッチ回路を提供することを目的とし、 アナログ信号入力端子と、アナログ信号出力端子と、
スイッチオン・オフ制御入力端子と、第1,第２のトラン
ジスタと、クロック遅延回路とを具備し、該第１のトラ
ンジスタのゲート電極は前記制御入力端子に接続され、
ソース電極は第一のアナログ入出力に接続され、該第２
のトランジスタのゲート電極は該クロック遅延回路の出
力に接続され、ソース電極は第二のアナログ入出力に接
続され、前記第１及び第２のトランジスタのドレイン電
極どうしが接続され、前記クロック遅延回路の入力端子
は前記制御入力端子に接続されて構成されている。
本発明は、アナログ信号の伝達を制御する半導体アナ
ログスイッチ回路に関する。
ログスイッチ回路に関する。
アナログ・ディジタル混在のシステムにおいて、ディ
ジタル信号によりアナログ信号を制御するために高速，
高精度なアナログスイッチが要求されている。
ジタル信号によりアナログ信号を制御するために高速，
高精度なアナログスイッチが要求されている。
第８図は従来例を説明するための図であり、（ａ）は
回路図、（ｂ）はタイミング図、第９図はクロックフィ
ードスルーのメカニズムを説明するための図である。
回路図、（ｂ）はタイミング図、第９図はクロックフィ
ードスルーのメカニズムを説明するための図である。
従来のアナログスイッチ回路においては、第８図
（ａ）のトランジスタT1のみで（一つのMOSトランジス
タ又は接合型FET）、アナログ信号のオン・オフを行な
っていた。この場合、スイッチのターンオフに伴なっ
て、第９図に示す如くスイッチオン時に存在したチャネ
ルの電荷がスイッチ両側の回路系へ排出される。（クロ
ックフィードスルー現象）このため第８図（ａ）のＯ端
子のように、容量性素子のみから構成される系が接続さ
れると、この排出された電荷が、容量に注入され信号源
Msによって容量に蓄積され電圧にオフセットが生じてし
まう。このオフセットを防ぐために、従来から第８図
（ａ）の如くトランジスタT2を接続していた。トランジ
スタT2はトランジスタT1の半分のゲート面積でトランジ
スタT1と同極性（同じ導電型）であり、トランジスタT1
のターンオフ時にトランジスタT1の両側の回路に半分ず
つ流出したチャネル電荷をトランジスタT2のゲート下に
チャネルを形成することにより吸収してしまうものであ
る。
（ａ）のトランジスタT1のみで（一つのMOSトランジス
タ又は接合型FET）、アナログ信号のオン・オフを行な
っていた。この場合、スイッチのターンオフに伴なっ
て、第９図に示す如くスイッチオン時に存在したチャネ
ルの電荷がスイッチ両側の回路系へ排出される。（クロ
ックフィードスルー現象）このため第８図（ａ）のＯ端
子のように、容量性素子のみから構成される系が接続さ
れると、この排出された電荷が、容量に注入され信号源
Msによって容量に蓄積され電圧にオフセットが生じてし
まう。このオフセットを防ぐために、従来から第８図
（ａ）の如くトランジスタT2を接続していた。トランジ
スタT2はトランジスタT1の半分のゲート面積でトランジ
スタT1と同極性（同じ導電型）であり、トランジスタT1
のターンオフ時にトランジスタT1の両側の回路に半分ず
つ流出したチャネル電荷をトランジスタT2のゲート下に
チャネルを形成することにより吸収してしまうものであ
る。
ところが、実際には、通常トランジスタT1の両側のイ
ンピーダンス等の条件が対称でないため、トランジスタ
T1からの電荷の流出も非対称となり、トランジスタT2で
のキャンセルを行なってもそれに過不足が生じ、オフセ
ットを十分小さく抑えることができなかった。（第８図
（ｂ）参照） クロックフィードスルーを本質的に小さくするために
は、トランジスタT1のゲート〜チャネル間容量を小さく
すればよいが、そのためにMOSトランジスタのゲート絶
縁膜の膜厚を厚くしたり、チャネル幅を小さくしたりす
ると、スイッチのオン抵抗が大きくなってしまう。ま
た、チャネル長を短かくするとトランジスタの耐電圧が
低下してしまう。このため、クロックフィードスルーを
小さく抑える有効な方法がなかった。
ンピーダンス等の条件が対称でないため、トランジスタ
T1からの電荷の流出も非対称となり、トランジスタT2で
のキャンセルを行なってもそれに過不足が生じ、オフセ
ットを十分小さく抑えることができなかった。（第８図
（ｂ）参照） クロックフィードスルーを本質的に小さくするために
は、トランジスタT1のゲート〜チャネル間容量を小さく
すればよいが、そのためにMOSトランジスタのゲート絶
縁膜の膜厚を厚くしたり、チャネル幅を小さくしたりす
ると、スイッチのオン抵抗が大きくなってしまう。ま
た、チャネル長を短かくするとトランジスタの耐電圧が
低下してしまう。このため、クロックフィードスルーを
小さく抑える有効な方法がなかった。
従って、アナログスイッチ回路では、オン抵抗が低
く、高耐圧のままでクロックフィードスルーを小さく抑
えることが出来ず、高速・高耐圧・高精度（低オフセッ
ト）の三つを満足できないといった問題を生じていた。
く、高耐圧のままでクロックフィードスルーを小さく抑
えることが出来ず、高速・高耐圧・高精度（低オフセッ
ト）の三つを満足できないといった問題を生じていた。
本発明は、上の三つの条件を満足することを課題とす
る。
る。
前記課題は、ソースが出力端子に接続された第１のト
ランジスタと、ソースが入力端子に接続された第２のト
ランジスタとを有し、前記第１及び第２のトランジスタ
のドレインどうしが接続されてなるアナログスイッチ回
路において、前記第１のトランジスタのチャネル面積が
前記第２のトランジスタのチャネル面積より小さく、前
記第１のトランジスタのゲートが制御入力端子に接続さ
れるとともに、前記第２のトランジスタのゲートが遅延
回路を介して前記制御入力端子に接続されていることを
特徴とするアナログスイッチ回路によって達成される。
ランジスタと、ソースが入力端子に接続された第２のト
ランジスタとを有し、前記第１及び第２のトランジスタ
のドレインどうしが接続されてなるアナログスイッチ回
路において、前記第１のトランジスタのチャネル面積が
前記第２のトランジスタのチャネル面積より小さく、前
記第１のトランジスタのゲートが制御入力端子に接続さ
れるとともに、前記第２のトランジスタのゲートが遅延
回路を介して前記制御入力端子に接続されていることを
特徴とするアナログスイッチ回路によって達成される。
クロックフィードスルーの小さな第１のトランジスタ
と、耐圧の高い第２のトランジスタを直列に接続し、ク
ロック遅延回路によりスイッチのターンオフ時に第２の
トランジスタが第１のトランジスタより遅れてオフする
ように構成してクロックフィードスルーが小さく、高耐
圧なアナログスイッチ回路を実現する。
と、耐圧の高い第２のトランジスタを直列に接続し、ク
ロック遅延回路によりスイッチのターンオフ時に第２の
トランジスタが第１のトランジスタより遅れてオフする
ように構成してクロックフィードスルーが小さく、高耐
圧なアナログスイッチ回路を実現する。
第１図は、本発明の第１実施例の回路図であり、第２
図はそのタイミング図である。
図はそのタイミング図である。
図中、各トランジスタはＮチャネルMOSトランジスタ
であり、CKはクロック、XCKはインバータで反転したク
ロック、DCKはインバータ２段で遅延したクロックであ
る。T2は、T1Mからのクロックフィードスルーをキャン
セルするためのトランジスタでトランジスタT1Mの半分
のチャネル面積である。
であり、CKはクロック、XCKはインバータで反転したク
ロック、DCKはインバータ２段で遅延したクロックであ
る。T2は、T1Mからのクロックフィードスルーをキャン
セルするためのトランジスタでトランジスタT1Mの半分
のチャネル面積である。
トランジスタT2はトランジスタT1Mのターンオフ時に
チャネルを形成するようにT1Mと逆相のクロックXCKが加
えられており、T1Mからのクロックフィードスルー電荷
を吸収する。
チャネルを形成するようにT1Mと逆相のクロックXCKが加
えられており、T1Mからのクロックフィードスルー電荷
を吸収する。
NSは信号源の電源、Ｃは負荷としてのホールド容量
で、全体としてサンプルアンドホールド回路を構成して
いる。
で、全体としてサンプルアンドホールド回路を構成して
いる。
第１図の構成では、クロック遅延回路のためトランジ
スタT1MはT1Sに先立ってターンオフする。従って端子Ｏ
側にはトランジスタT1Sのターンオフ時のクロックフィ
ードスルーは伝わらない。また、トランジスタT1Mター
ンオフ直後にトランジスタT1Sがターンオフするため、
トランジスタT1Mのソース・ドレイン間電圧はT1Mのター
ンオフ時のそれ（ほぼ０）からあまり変化しない。
スタT1MはT1Sに先立ってターンオフする。従って端子Ｏ
側にはトランジスタT1Sのターンオフ時のクロックフィ
ードスルーは伝わらない。また、トランジスタT1Mター
ンオフ直後にトランジスタT1Sがターンオフするため、
トランジスタT1Mのソース・ドレイン間電圧はT1Mのター
ンオフ時のそれ（ほぼ０）からあまり変化しない。
このため、トランジスタT1Mには耐圧は低いがクロッ
クフィードスルーの小さな短チャネル長，小チャネル幅
のトランジスタが使用可能で、T1Sには、クロックフィ
ードスルーは大きいが、耐圧の高い長チャネル長，大チ
ャネル幅（オン抵抗を小さくするため）のトランジスタ
が使用可能で、この組み合わせにより高耐圧且つクロッ
クフィードスルーの小さな又、オン抵抗の高くないアナ
ログスイッチ回路が実現できる。
クフィードスルーの小さな短チャネル長，小チャネル幅
のトランジスタが使用可能で、T1Sには、クロックフィ
ードスルーは大きいが、耐圧の高い長チャネル長，大チ
ャネル幅（オン抵抗を小さくするため）のトランジスタ
が使用可能で、この組み合わせにより高耐圧且つクロッ
クフィードスルーの小さな又、オン抵抗の高くないアナ
ログスイッチ回路が実現できる。
この信号源NSとホールド容量Ｃを除いたスイッチ本体
部分の他の実施例を第３図〜第５図に示す。
部分の他の実施例を第３図〜第５図に示す。
第３図の第２実施例は、第１図の第１実施例に対して
トランジスタT3，T4を追加したものであり、これらは、
トランジスタT1Mから見た左右の回路の対称性を改善す
るものである。トランジスタT2とT3は等しく、トランジ
スタT1SとT4が等しい。トランジスタT4からのクロック
フィードスルーが生じないようにトランジスタT4は常に
オンとなっている。トランジスタT1Mのターンオフ時に
はトランジスタT1Sもオン状態であるため、これでも回
路の対称性は保たれる。
トランジスタT3，T4を追加したものであり、これらは、
トランジスタT1Mから見た左右の回路の対称性を改善す
るものである。トランジスタT2とT3は等しく、トランジ
スタT1SとT4が等しい。トランジスタT4からのクロック
フィードスルーが生じないようにトランジスタT4は常に
オンとなっている。トランジスタT1Mのターンオフ時に
はトランジスタT1Sもオン状態であるため、これでも回
路の対称性は保たれる。
第４図の第３実施例は、第２実施例のトランジスタT
1S，T4の極性をＮチャネルからＰチャネルへ変えたもの
である。各トランジスタの役割は第２実施例と同じであ
る。
1S，T4の極性をＮチャネルからＰチャネルへ変えたもの
である。各トランジスタの役割は第２実施例と同じであ
る。
第５図の第４実施例は、第２実施例においてトランジ
スタT1S，T1M，T3を接続する矢印で示す信号線の電位
を、T1M，T1Sのオフ時（クロックCKがローレベルのと
き）に接地電位に固定するトランジスタT5を追加するこ
とにより、同信号線の電位がフローティングとなるのを
防ぎ、トランジスタT1Mに耐圧以上の電圧がかからない
ことを確実にする。トランジスタT6はT5と対称に追加さ
れたトランジスタである。この例の場合端子Ｏの電位は
常に接地電位近傍であることが要求される。つまりトラ
ンジスタT1Mの両端の電位が接地電位であることが要求
される。
スタT1S，T1M，T3を接続する矢印で示す信号線の電位
を、T1M，T1Sのオフ時（クロックCKがローレベルのと
き）に接地電位に固定するトランジスタT5を追加するこ
とにより、同信号線の電位がフローティングとなるのを
防ぎ、トランジスタT1Mに耐圧以上の電圧がかからない
ことを確実にする。トランジスタT6はT5と対称に追加さ
れたトランジスタである。この例の場合端子Ｏの電位は
常に接地電位近傍であることが要求される。つまりトラ
ンジスタT1Mの両端の電位が接地電位であることが要求
される。
第6,7図は第1,3,4,5図に示した本発明の一実施例の応
用例を示す図である。第６図は第１実施例で述べたサン
プル・アンド・ホールド回路であり、Ｉ端子に信号電圧
源を接続し、クロックCKにより上述の実施例で構成され
たスイッチのオン，オフの制御をする。容量Ｃには、ス
イッチオン時に信号電圧が現われ、スイッチターンオフ
時にはその時の信号電圧が次のスイッチオンまで保持さ
れる。
用例を示す図である。第６図は第１実施例で述べたサン
プル・アンド・ホールド回路であり、Ｉ端子に信号電圧
源を接続し、クロックCKにより上述の実施例で構成され
たスイッチのオン，オフの制御をする。容量Ｃには、ス
イッチオン時に信号電圧が現われ、スイッチターンオフ
時にはその時の信号電圧が次のスイッチオンまで保持さ
れる。
第７図はオフセットキャンセル付コンパレータ回路へ
の応用でスイッチSAが前述の実施例で構成されている。
比較する２つの電圧Vi1とVi2はスイッチSW（これは低ク
ロックフィードスルーの必要はない）で切替えられて容
量Ｃに印加される。
の応用でスイッチSAが前述の実施例で構成されている。
比較する２つの電圧Vi1とVi2はスイッチSW（これは低ク
ロックフィードスルーの必要はない）で切替えられて容
量Ｃに印加される。
この回路の動作は、まずSW＝１側,SAをオンとして容
量ＣにVi1とオペアンプ（コンパレータ）のオフセット
電圧を充電する。この際、SAをターンオフしますが、こ
の時SAにクロックフィードスルーがなければ、VM,O端子
電圧は変動しない。更にこの後SWを切替えてVi2をＣに
接続するとVMの電圧はVi2−Vi1だけ上昇し、それがオペ
アンプ（コンパレータ）で判定されて出力されます。つ
まりVi2＞Vi1ではＯ＜0V,Vi2＜Vi1ではＯ＞0Vとなりま
す。このコンパレータ回路でのオフセットは、SAターン
オフ時に発生するクロックフィードスルーがＣに注入さ
れることによって生じる。
量ＣにVi1とオペアンプ（コンパレータ）のオフセット
電圧を充電する。この際、SAをターンオフしますが、こ
の時SAにクロックフィードスルーがなければ、VM,O端子
電圧は変動しない。更にこの後SWを切替えてVi2をＣに
接続するとVMの電圧はVi2−Vi1だけ上昇し、それがオペ
アンプ（コンパレータ）で判定されて出力されます。つ
まりVi2＞Vi1ではＯ＜0V,Vi2＜Vi1ではＯ＞0Vとなりま
す。このコンパレータ回路でのオフセットは、SAターン
オフ時に発生するクロックフィードスルーがＣに注入さ
れることによって生じる。
以上説明した様に、本発明によれば、アナログスイッ
チ回路が高耐圧，低クロックフィードスルー，低or抵抗
となる効果を奏し、アナログスイッチ回路で高速・高精
度なアナログ信号の取扱いが出来、高速・高精度なアナ
ログ回路（特にCMOS集積回路）の性能向上に寄与すると
ころが大きい。
チ回路が高耐圧，低クロックフィードスルー，低or抵抗
となる効果を奏し、アナログスイッチ回路で高速・高精
度なアナログ信号の取扱いが出来、高速・高精度なアナ
ログ回路（特にCMOS集積回路）の性能向上に寄与すると
ころが大きい。
第１図は本発明の第１実施例の回路図、 第２図は本発明の第１実施例に於けるタイミング図、 第３図は本発明の第２実施例の回路図、 第４図は本発明の第３実施例の回路図、 第５図は本発明の第４実施例の回路図、 第６図は本発明の応用例を示す回路図、 第７図は本発明の応用例を示す回路図であり、（ａ）は
回路図、（ｂ）はタイミング図、 第８図は従来例を説明するための図であり、（ａ）は回
路図、（ｂ）はタイミング図、 第９図はクロックフィードスルーのメカニズムを説明す
るための図である。 T1S，T1M，T2，T3，T4，T5，T6;MOSトランジスタ、CK;
クロック、XCK;反転クロック、DCK;遅延クロック、NS；
信号源、I;入力端、O;出力端。
回路図、（ｂ）はタイミング図、 第８図は従来例を説明するための図であり、（ａ）は回
路図、（ｂ）はタイミング図、 第９図はクロックフィードスルーのメカニズムを説明す
るための図である。 T1S，T1M，T2，T3，T4，T5，T6;MOSトランジスタ、CK;
クロック、XCK;反転クロック、DCK;遅延クロック、NS；
信号源、I;入力端、O;出力端。
Claims (1)
- 【請求項１】ソースが出力端子に接続された第１のトラ
ンジスタと、ソースが入力端子に接続された第２のトラ
ンジスタとを有し、前記第１及び第２のトランジスタの
ドレインどうしが接続されてなるアナログスイッチ回路
において、 前記第１のトランジスタのチャネル面積が前記第２のト
ランジスタのチャネル面積より小さく、前記第１のトラ
ンジスタのゲートが制御入力端子に接続されるととも
に、前記第２のトランジスタのゲートが遅延回路を介し
て前記制御入力端子に接続されていることを特徴とする
アナログスイッチ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133657A JP2591066B2 (ja) | 1988-05-31 | 1988-05-31 | アナログスイッチ回路 |
| US07/348,913 US5019731A (en) | 1988-05-31 | 1989-05-08 | Analog switch circuit |
| KR1019890007247A KR920004339B1 (ko) | 1988-05-31 | 1989-05-30 | 아날로그 스위치회로 |
| DE89401496T DE68908280T2 (de) | 1988-05-31 | 1989-05-31 | Analogschalter. |
| EP89401496A EP0345156B1 (en) | 1988-05-31 | 1989-05-31 | Analog switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133657A JP2591066B2 (ja) | 1988-05-31 | 1988-05-31 | アナログスイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01303809A JPH01303809A (ja) | 1989-12-07 |
| JP2591066B2 true JP2591066B2 (ja) | 1997-03-19 |
Family
ID=15109894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63133657A Expired - Fee Related JP2591066B2 (ja) | 1988-05-31 | 1988-05-31 | アナログスイッチ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5019731A (ja) |
| EP (1) | EP0345156B1 (ja) |
| JP (1) | JP2591066B2 (ja) |
| KR (1) | KR920004339B1 (ja) |
| DE (1) | DE68908280T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0468714A (ja) * | 1990-07-04 | 1992-03-04 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JPH05335919A (ja) * | 1992-06-03 | 1993-12-17 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| DE4237925C2 (de) * | 1992-11-10 | 1994-09-15 | Fraunhofer Ges Forschung | GaAs-FET-Analogschalter |
| US5548238A (en) * | 1993-10-01 | 1996-08-20 | Cirrus Logic Inc. | Low power high speed CMOS current switching circuit |
| JP3156194B2 (ja) * | 1995-05-31 | 2001-04-16 | モトローラ株式会社 | アナログスイッチ用オフセットキャンセル回路 |
| US6781434B2 (en) * | 2000-12-28 | 2004-08-24 | Intel Corporation | Low charge-dump transistor switch |
| US6448838B1 (en) | 2001-03-16 | 2002-09-10 | Semiconductor Components Industries Llc | Circuit and method for high-speed break-before-make electronic switch |
| MY180559A (en) * | 2009-10-30 | 2020-12-02 | Semiconductor Energy Lab | Logic circuit and semiconductor device |
| US7936187B1 (en) * | 2009-12-03 | 2011-05-03 | Nxp B.V. | Switch-body NMOS-PMOS switch with complementary clocked switch-body NMOS-PMOS dummies |
| US7969203B1 (en) * | 2009-12-03 | 2011-06-28 | Nxp B.V. | Switch-body PMOS switch with switch-body dummies |
| CN107533826B (zh) * | 2015-06-02 | 2020-10-30 | 伊英克公司 | 用于驱动显示器的设备 |
| US10505579B2 (en) * | 2018-02-02 | 2019-12-10 | Samsung Electro-Mechanics Co., Ltd. | Radio frequency switching device for fast switching operation |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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