JP6639103B2 - スイッチングユニット及び電源回路 - Google Patents

Description

本発明の実施形態は、ノーマリオン型のスイッチング素子とノーマリオフ型のスイッチング素子とを直列に接続してなるスイッチングユニット，及びそのスイッチングユニットを備えて構成される電源回路に関する。

例えばインバータやコンバータのような電力変換回路において、スイッチング素子としてバイポーラトランジスタやＦＥＴなどが使用されている。ＦＥＴには、ゲート・ソース間に駆動電圧が印加されるとオンするノーマリオフ型と、ゲート・ソース間に駆動電圧が印加されない０Ｖの状態でオンするノーマリオン型とがある。例えばＧａＮ・ＨＥＭＴ（Gallium Nitride・High Electron Mobility Transistor）は多くの場合ノーマリオン型のＦＥＴであり、高い耐電圧性を有し、且つ高速動作可能な素子である。

電源回路などでは、安全性やシステムに内蔵する電源にかかる素子数を減らす観点から、ノーマリオフ型の素子が用いられる。一般に、ノーマリオン型のスイッチング素子を使用する際には、ノーマリオフ型のスイッチング素子と直列に接続し、ノーマリオフ型のソースをノーマリオン型のゲートに接続することでノーマリオフ型の動作をさせることが多い。

この場合、ノーマリオン型のソースとノーマリオフ型のドレインとの接続点の電位が上昇することによって、相対的にノーマリオフ型のゲート電位が下がり、素子がスイッチングする。ノーマリオン型のゲート電位を相対的に下げられれば、より安定動作が可能となる（例えば特許文献１参照）。しかしこの場合、ノーマリオン型素子の動作が不安定になったり、過電圧が印加されることなどが懸念される。

欧州特許第２６９３６３９号明細書

そこで、ノーマリオン型，ノーマリオフ型のスイッチング素子を直列に接続してなる回路を高い安定性で駆動でき、且つ過電圧に対する保護も図れるスイッチングユニット，及びそのスイッチングユニットを備える電源回路を提供する。

実施形態のスイッチングユニットは、
ノーマリオン型の第１スイッチング素子と、
この第１スイッチング素子の電位基準側導通端子に、非電位基準側導通端子が接続されるノーマリオフ型の第２スイッチング素子と、
前記第１スイッチング素子の導通制御端子と、前記第２スイッチング素子の導通制御端子との間に接続される直列コンデンサと、
アノードが前記第１スイッチング素子の導通制御端子に接続され、カソードが前記第１スイッチング素子と前記第２スイッチング素子との共通接続点に接続されるダイオードとを備えてなる。

第１実施形態を示すスイッチングユニットの回路図 スイッチング素子Ｑ１及びＱ２のドレイン・ソース間電圧Ｖｄｓの変化を示すタイミングチャート スイッチング素子Ｑ１及びＱ２のゲート・ソース間電圧Ｖｇｓの変化を示すタイミングチャート 第２実施形態を示す図１相当図 第３実施形態を示す図１相当図 第４実施形態を示すＬＬＣコンバータの回路図

（第１実施形態）
以下、第１実施形態について図１から図３を参照して説明する。図１は、スイッチングユニットの電気的構成を示している。スイッチングユニット１は、ノーマリオン型の例えばＨＥＭＴである（第１）スイッチング素子Ｑ１と、ノーマリオフ型の例えばＮチャネルＭＯＳＦＥＴである（第２）スイッチング素子Ｑ２との直列回路（カスコード接続）を備えている。これらのスイッチング素子Ｑ１及びＱ２はドライバ２（駆動回路）によって駆動され、ドライバ２の低電位側出力端子はスイッチング素子Ｑ２のソース（電位基準側導通端子）に接続されている。ドライバ２の高電位側出力端子は、スイッチング素子Ｑ２のゲート（導通制御端子）に直接接続されていると共に、スイッチング素子Ｑ１のゲートに（直列）コンデンサＣｇ１を介して接続されている。スイッチング素子Ｑ１のゲートには、ダイオードＤ１のアノードが接続され、同ソースにはダイオードＤ１のカソードが接続されている。

ここで、コンデンサＣｇ１の容量は、少なくともスイッチング素子Ｑ１の入力容量より大きい値に設定する。加えて、スイッチング素子Ｑ１及びＱ２のリーク電流や、Ｑ１のドレイン及びＱ２のソース間の電圧が外部要因によって０Ｖになった場合に、コンデンサＣｇ１に充電された電荷が抜けてしまい、スイッチング素子Ｑ１の駆動不良を引き起すことがないように、極力大きい値に設定することが望ましい。また、大容量のコンデンサを用いることで、スイッチング素子Ｑ２の駆動に必要な電圧変動幅以上の電圧変動を、スイッチング素子Ｑ１のゲート・ソース間電圧として印加することが可能になる。

次に、本実施形態の作用について図２及び図３も参照して説明する。図２は、スイッチングユニット１の動作時におけるスイッチング素子Ｑ１及びＱ２のドレイン（非電位基準側導通端子）・ソース間電圧Ｖｄｓの変化を示すタイミングチャートである。図中の一点鎖線がスイッチング素子Ｑ１，破線がスイッチング素子Ｑ２である。また、図３は、図２に対応するゲート・ソース間電圧Ｖｇｓの変化を示すタイミングチャートであり、図中の一点鎖線，破線の対応は図２と同じである。説明を簡単にするため、予めコンデンサＣｇ１にはスイッチング素子Ｑ１の駆動電圧と同等の電位差が発生しており、スイッチング素子Ｑ１のゲート電位がドライバ２側の電位よりも低い状態にあるものとする。

先ず、ドライバ２からスイッチング素子Ｑ２をオンする電圧がスイッチングユニット１に入力される場合、即ちターンオン時について説明する。尚、ドライバ２の駆動電圧がローレベルであるオフ状態においても、スイッチング素子Ｑ２の出力容量が充電されているため、スイッチング素子Ｑ２のドレイン・ソース間電圧Ｖｄｓは０Ｖを上回る所定の電位を示している。

ドライバ２の駆動電圧がハイレベルとなるターンオン時に、コンデンサＣｇ１はその時点の充電電圧を保持しようとするため、スイッチング素子Ｑ１のゲート電位が引き上げられる。このとき、スイッチング素子Ｑ１のゲート・ソース間電圧Ｖｇｓの電位差が無くなる。場合によっては、スイッチング素子Ｑ１の電圧Ｖｇｓが正極性に転じるが、ダイオードＤ１がオン状態になるため、ダイオードＤ１の順方向電圧以上にはならない。

ターンオン後の一定時間は、ドライバ２よりスイッチング素子Ｑ２をオン状態に維持する電圧（ハイレベル）が印加され続ける。このとき、スイッチング素子Ｑ１及びＱ２のリーク電流等によって、コンデンサＣｇ１の電荷が抜けて端子電圧が大きく低下することが無いようにその容量が設定されている。

続いて、ドライバ２からスイッチング素子Ｑ２をオフする電圧０Ｖ（ローレベル）が入力された場合、すなわちターンオフ時について説明する。ターンオン時と同様に、コンデンサＣｇ１は充電されている電圧を保持しようとするため、スイッチング素子Ｑ１のゲート電位が引き下げられる。このとき、ダイオードＤ１に印加される電圧は逆バイアスとなるので、スイッチング素子Ｑ１のゲート・ソース間には負電圧が印加される。これにより、ノーマリオン型であるスイッチング素子Ｑ１はオフ状態に遷移する。その後、一定時間オフ状態を維持されるが、この場合もオン状態の時と同様に、リーク電流等によってコンデンサＣg１の電荷が抜けてしまい、スイッチング素子Ｑ１がオンしないように容量値を設定する。

以上のように本実施形態によれば、ノーマリオン型のスイッチング素子Ｑ１と、ノーマリオフ型のスイッチング素子Ｑ２を直列に接続し、スイッチング素子Ｑ１のゲートと、スイッチング素子Ｑ２のゲートとの間にコンデンサＣｇ１を接続する。そして、アノードがスイッチング素子Ｑ１のゲートに接続され、カソードがスイッチング素子Ｑ１及びＱ２の共通接続点に接続されるダイオードＤ１とを備えてスイッチングユニット１を構成した。

これにより、スイッチング素子Ｑ１及びＱ２を組み合わせてなる回路のオンオフを適切に制御できると共に、ダイオードＤ１によってスイッチング素子Ｑ１のゲート・ソース間電圧Ｖｇｓをクランプし、過電圧より保護することができる。

（第２実施形態）
図４は第２実施形態であり、第１実施形態と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施形態のスイッチングユニット３は、第１実施形態のダイオードＤ１をツェナーダイオードＺＤ１に置き換え、コンデンサＣｇ１に並列にダイオードＤ２を接続した構成である。ダイオードＤ２のアノード，カソードは、それぞれスイッチング素子Ｑ１，Ｑ２のゲートに接続されている。

ツェナーダイオードＺＤ１のツェナー電圧Ｖｚは、スイッチング素子Ｑ１の閾値電圧以上で、且つスイッチング素子Ｑ１のゲート・ソース間電圧Ｖｇｓの耐圧以内に設定する。これにより、スイッチング素子Ｑ１を過電圧より保護しつつ、適正な駆動電圧で動作させることができる。

また、スイッチング素子Ｑ２のドレイン・ソース間電圧Ｖｄｓについても保護するため、ツェナー電圧ＶｚとダイオードＤ２の順方向電圧Ｖｆとの和が、少なくとも電圧Ｖｄｓの耐圧以内であることを条件とする。スイッチング素子Ｑ２のドレイン・ソース間に電圧が印加されるオフ状態では、ドライバ２からは、スイッチング素子Ｑ２のゲートに閾値電圧よりも低い電圧が入力される。このとき、ドレイン・ソース間には、電圧（Ｖｚ＋Ｖｆ）とドライバ２の出力電圧が印加されるので、これが電圧Ｖｄｓの耐圧以内であればスイッチング素子Ｑ２を保護できることになる。

以上のように第２実施形態によれば、スイッチングユニット３を、スイッチング素子Ｑ１のゲート・ソース間にツェナーダイオードＺＤ１を接続し、コンデンサＣｇ１に対して並列に、且つアノードがスイッチング素子Ｑ１のゲートに接続されるダイオードＤ２を備えて構成した。これにより、スイッチング素子Ｑ２のドレイン・ソース間電圧Ｖｄｓについても過電圧より保護することができる。

（第３実施形態）
図５に示す第３実施形態のスイッチングユニット４は、スイッチング素子Ｑ１のゲートに抵抗素子Ｒｇ１を挿入し、ドライバ２の高電位側出力端子とスイッチング素子Ｑ２のゲートとの間に抵抗素子Ｒｇ及びＲｇ２の直列回路を接続している。また、スイッチング素子Ｑ１及びＱ２の直列回路に対して並列に、フライホイールダイオードとしてのショットキーバリアダイオードＤ３を接続している。また、スイッチング素子Ｑ２に対して並列に、（並列）コンデンサＣｓ１を接続している。各抵抗素子Ｒｇ１，Ｒｇ及びＲｇ２は、誤点弧防止及びスイッチング速度を調整する目的で配置されている。また、コンデンサＣｓ１は、スイッチング素子Ｑ２の容量調整及び動作の安定化を目的として配置されている。

以上のように第３実施形態によれば、スイッチング素子Ｑ１のゲートに抵抗素子Ｒｇ１を挿入し、ドライバ２の高電位側出力端子とスイッチング素子Ｑ２のゲートとの間に抵抗素子Ｒｇ及びＲｇ２の直列回路を接続したので、スイッチング素子Ｑ１及びＱ２の誤点弧を防止すると共に、これらの抵抗値によってスイッチングユニット４のスイッチング速度を調整できる。
また、スイッチング素子Ｑ１及びＱ２の直列回路に対して並列にショットキーバリアダイオードＤ３を接続したので、スイッチングユニット４によりスイッチング動作を行わせる際に、ターンオフ時に還流電流を流すことができる。

（第４実施形態）
図６に示す第４実施形態は、第２実施形態のスイッチングユニット３及びドライバ２を用いて、ハーフブリッジ型のＬＬＣコンバータ１１（スイッチング電源回路）を構成したものである。但し、ダイオードＤ２はショットキーバリアダイオードに置き換えている。入力電源Ｖｉｎに対して、コンデンサＣｉｎを並列に接続すると共に、スイッチングユニット３ｈ及び３ｌを直列に接続したものを並列に接続している。更に、入力電源Ｖｉｎに対して、コンデンサＣresh及びＣreslの直列回路を並列に接続している。

スイッチング素子Ｑ２ｈ及びＱ１ｌの共通接続点と、コンデンサＣresh及びＣreslの共通接続点との間には、トランス１２の１次側コイルＬｉｎが接続されている。同２次側コイルＬoutの両端には、ダイオードＤrect及びコンデンサＣoutの直列回路が接続されており、コンデンサＣoutには、負荷を示す抵抗素子ＲＬが接続されている。

例えば、図１に示したスイッチングユニット１よりコンデンサＣｇ１及びダイオードＤ１を削除した回路を用いて同様のＬＬＣコンバータを構成した場合を想定すると、スイッチング素子Ｑ１ｈ又はＱ１ｌのゲート・ソース間電圧Ｖｇｓが高くなるため、セルフターンオンによる損失が生じるおそれがある。すなわち、スイッチングユニット３ｈ及び３ｌにおけるスイッチング素子Ｑ１及びＱ２のカスコード接続の一方又は双方がオフ状態の時に、スイッチング素子Ｑ１のドレインとスイッチング素子Ｑ２のソースとの間の電圧が０Ｖになると、各スイッチング素子に充電された電荷が放電され、スイッチング素子Ｑ１がターンオンしてドレイン電流が流れる。これにより、セルフターンオン損失が生じる。

これに対して、ＬＬＣコンバータ１１によれば、スイッチング素子Ｑ１のゲート・ソース間電圧Ｖｇｓの変化を抑制できるため、セルフターンオンの発生を防止できる。
以上のように第４実施形態によれば、スイッチングユニット３ｈ及び３ｌ並びにドライバ２ｈ及び２ｌを用いて、これらによりスイッチング動作を行うことで所定レベルの電源電圧を生成するＬＬＣコンバータ１１を構成した。これにより、セルフターンオン損失の発生を防止して、ＬＬＣコンバータ１１の効率を向上させることができる。

（その他の実施形態）
第２実施形態の構成に、コンデンサＣｓ１を追加しても良い。
ダイオードＤ１〜Ｄ３をツェナーダイオードにしても良い。また、ショットキーバリアダイオードＤ３を、ダイオードにしても良い。
ダイオードＤ２を、抵抗素子に置き換えても良い。
コンデンサＣｓ１に並列に、抵抗素子を接続しても良い。
第３実施形態において、ダイオードＤ３は必要に応じて設ければ良い。また、第１及び第２実施形態の構成についても、必要に応じてダイオードＤ３を接続しても良い。

第４実施形態におけるＬＬＣコンバータ１１に限ることなく、フルブリッジ型で構成したり、その他の形式のスイッチング電源回路に適用しても良い。
スイッチング素子Ｑ１はノーマリオン型，スイッチング素子Ｑ２はノーマリオフ型であれば良く、トランジスタの種類は問わない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

図面中、１，３，４はスイッチングユニット、２はドライバ（駆動回路）、１１はＬＬＣコンバータ（電源回路）、Ｑ１及びＱ２はスイッチング素子（第１及び第２スイッチング素子）、Ｃｇ１はコンデンサ（直列コンデンサ）、Ｃｓ１はコンデンサ（並列コンデンサ）、Ｄ１〜Ｄ３はダイオード、ＺＤ１はツェナーダイオードを示す。

Claims (7)

1. ノーマリオン型の第１スイッチング素子と、
   この第１スイッチング素子の電位基準側導通端子に、非電位基準側導通端子が接続されるノーマリオフ型の第２スイッチング素子と、
   前記第１スイッチング素子の導通制御端子と、前記第２スイッチング素子の導通制御端子との間に接続される直列コンデンサと、
   アノードが前記第１スイッチング素子の導通制御端子に接続され、カソードが前記第１スイッチング素子と前記第２スイッチング素子との共通接続点に接続されるダイオードとを備えてなるスイッチングユニット。
2. 前記ダイオードは、ツェナーダイオードであり、
   前記直列コンデンサに対して並列に、且つアノードが第１スイッチング素子の導通制御端子に接続されるダイオードを備える請求項１記載のスイッチングユニット。
3. 前記第２スイッチング素子の導通制御端子と前記直列コンデンサとの間に接続される抵抗素子を備える請求項１又は２記載のスイッチングユニット。
4. 前記直列コンデンサに対して高電位駆動信号が入力される経路に、抵抗素子を備える請求項１から３の何れか一項に記載のスイッチングユニット。
5. 前記第１及び第２スイッチング素子の直列回路に対して並列に、且つカソードが第１スイッチング素子の非電位基準側導通端子に接続され、アノードが第２スイッチング素子の電位基準側導通端子に接続されるダイオードを備える請求項１から４の何れか一項に記載のスイッチングユニット。
6. 前記ダイオードは、ツェナーダイオードである請求項１記載のスイッチングユニット。
7. 請求項１から６の何れか一項に記載のスイッチングユニットと、
   このスイッチングユニットに駆動信号を出力する駆動回路とを備え、
   前記スイッチングユニットによりスイッチング動作を行うことで所定レベルの電源電圧を生成する電源回路。

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