JP7196048B2

JP7196048B2 - サージ制御回路及び電力変換器

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Description

本開示の実施形態は、サージ制御回路及び電力変換器に関する。

モータ等を駆動するスイッチング素子をオン又はオフする際にサージ電圧が発生することがあり、サージ電圧の発生に伴ってリンギングが発生することがある。

サージ電圧やリンギングは、スイッチング損失や、機器の故障、ノイズ発生の要因になりうるため、できるだけ抑制するのが望ましい。

特開２００６－２３０１６８号公報

本開示の一態様では、サージ電圧やリンギングを抑制できるサージ制御回路及び電力変換器を提供するものである。

本実施形態によれば、第１トランジスタのスイッチングにより生じるサージ電流を流すダイオードと、
前記ダイオードのカソードと前記第１トランジスタの制御電極との間に接続されるキャパシタと、
前記ダイオードに流れるサージ電流に応じて、前記第１トランジスタの制御電極と第１基準電圧ノードとの間のインピーダンスを可変させる第１インピーダンス可変回路と、を備える、サージ制御回路が提供される。

第１の実施形態によるサージ制御回路の回路図。第２トランジスタのＩ－Ｖ特性を示すグラフ。ダイオードのアノードからカソードに流れる電流がどこに向かうかを矢印線で示した図。図１のサージ制御回路から第１インピーダンス可変回路を省略した一比較例のサージ制御回路の回路図。第１トランジスタがオンからオフに変化する直後の第１トランジスタのドレイン電圧波形図。図１の回路構成に第２インピーダンス変換回路を追加したサージ制御回路の回路図。第２の実施形態によるサージ制御回路の回路図。第３の実施形態のサージ制御回路の回路図。第３の実施形態の第１変形例のサージ制御回路の回路図。第３の実施形態の第２変形例のサージ制御回路の回路図。第３の実施形態の第３変形例のサージ制御回路の回路図。電力変換器の一例を示す回路図。

以下、図面を参照して、サージ制御回路及び電力変換器の実施形態について説明する。以下では、サージ制御回路及び電力変換器の主要な構成部分を中心に説明するが、サージ制御回路及び電力変換器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

（第１の実施形態）
図１は第１の実施形態によるサージ制御回路１の回路図である。図１のサージ制御回路１は、第１トランジスタＱ１のスイッチングにより生じるサージ電圧やサージ電流を抑制するものである。第１トランジスタＱ１は、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタやＩＧＢＴ（Insulated Gate Bipolar Transistor）などのスイッチング素子であり、スイッチング素子の具体的な種類は問わない。第１トランジスタＱ１は、制御電極に印加される電圧により、第１電極と第２電極との間に流れる電流を制御する。以下では、第１トランジスタＱ１がＮ型ＭＯＳトランジスタである例を主に説明する。

第１トランジスタＱ１がＮ型ＭＯＳＦＥＴの場合、制御電極はゲート、第１電極はドレイン、第２電極はソースである。

図１のサージ制御回路１は、ダイオードＤ１と、キャパシタＣ１と、第１インピーダンス可変回路２を備えている。

ダイオードＤ１は、第１トランジスタＱ１のスイッチングにより生じるサージ電流を流す。キャパシタＣ１は、ダイオードＤ１のカソードと第１トランジスタＱ１のゲートとの間に接続されている。より具体的には、ダイオードＤ１のアノードは第１トランジスタＱ１のドレインに接続され、カソードはキャパシタＣ１の一端に接続されている。キャパシタＣ１の他端は第１トランジスタＱ１のゲートに接続されている。

第１インピーダンス可変回路２は、ダイオードＤ１に流れるサージ電流に応じて、第１トランジスタＱ１のゲートと第１基準電圧ノードとの間のインピーダンスを可変させる。第１基準電圧ノードは、例えば接地ノードである。より具体的には、第１インピーダンス可変回路２は、ダイオードＤ１に流れるサージ電流が多いほど、第１トランジスタＱ１の制御電極と第１基準電圧ノードとの間のインピーダンスをより高くする。

第１インピーダンス可変回路２は、第２トランジスタＱ２と可変電圧源３を有してもよい。第２トランジスタＱ２は、第１トランジスタＱ１のようなスイッチング動作を行うのではなく、アナログ動作を行う。ここで、アナログ動作とは、飽和領域で動作することを意味する。第２トランジスタＱ２は、例えばＮ型ＭＯＳトランジスタでもよいし、バイポーラトランジスタでもよい。本明細書では、第２トランジスタＱ２がＮ型ＭＯＳトランジスタの例を説明する。

可変電圧源３は、第１トランジスタＱ１の制御電極とソース（第１基準電圧ノード）との間に接続されている。

図２は第２トランジスタＱ２のＩ－Ｖ特性を示すグラフである。図２の横軸は第２トランジスタＱ２のドレイン－ソース間電圧Ｖds、縦軸はドレイン－ソース間電流Ｉdsである。可変電圧源３は、ダイオードＤ１にサージ電流が流れる場合に、第２トランジスタＱ２が飽和領域内の動作点ｏｐ１から動作点ｏｐ２に遷移するように、第２トランジスタＱ２のゲート電圧を調整する。

このように、可変電圧源３は、ダイオードＤ１にサージ電流が流れるときに、第２トランジスタＱ２の第１電極と第２電極との間に流れる電流が第２トランジスタＱ２の第１電極の電圧に対して線形に変化するように、第２トランジスタＱ２の制御電極の電圧を設定する。より具体的には、第２トランジスタＱ２のドレイン電圧とドレイン電流との関係が線形になるように、第２トランジスタＱ２のゲート電圧を設定する。

図１では図示していないが、第１トランジスタＱ１のドレイン－ソース間電圧又はドレイン－ソース間電流を検出するモニタ部を設け、このモニタ部で検出されたドレイン－ソース間電圧又はドレイン－ソース間電流に基づいて、可変電圧源３は第２トランジスタＱ２の制御電極の電圧を設定してもよい。

この他、図１のサージ制御回路１は、第１切替器ＳＷ１と、第２切替器ＳＷ２と、第１切替制御部４と、第２切替制御部５と、制御信号生成器６と、バイアス回路７とを備えていてもよい。

第１切替器ＳＷ１は、第１トランジスタＱ１のゲートを第１トランジスタＱ１のオフ電圧に設定するか否かを切り替える。第２切替器ＳＷ２は、第１トランジスタＱ１のゲートを第１トランジスタＱ１のオン電圧に設定するか否かを切り替える。

第１切替制御部４は、制御信号生成器６で生成された制御信号により第１切替器ＳＷ１を切替制御する。第２切替制御部５は、制御信号生成器６で生成された制御信号の反転信号により第２切替器ＳＷ２を切替制御する。

制御信号生成器６は、後述するように、第１トランジスタＱ１をスイッチングするタイミングに合わせて、制御信号を生成する。例えば、制御信号がハイレベルになると、第１トランジスタＱ１がオフし、制御信号がローレベルになると、第１トランジスタＱ１がオンするようにしてもよい。制御信号の論理と、第１トランジスタＱ１のオン／オフは任意である。

第１インピーダンス可変回路２は、第１切替器ＳＷ１を介して第１トランジスタＱ１の制御電極に電気的に接続されている。

次に、本実施形態によるサージ制御回路１の動作を説明する。通常状態では、第１トランジスタＱ１は、制御信号生成器６から出力される制御信号の論理に応じて、オン又はオフする。第１トランジスタＱ１がＮ型ＭＯＳトランジスタの場合、例えば制御信号がハイレベルのときに第１切替器ＳＷ１がオンして第２切替器ＳＷ１はオフする。これにより、第１トランジスタＱ１のゲートはロー電位になり、第１トランジスタＱ１はオフする。制御信号がローレベルになると第１切替器ＳＷ１がオフして第２切替器ＳＷ２がオンする。これにより、第１トランジスタＱ１のゲートはハイ電位になり、第１トランジスタＱ１はオンする。なお、制御信号がハイレベルのときに第１切替器ＳＷ１がオフして第２切替器ＳＷ２がオンするようにしてもよい。

第１トランジスタＱ１がオンすると、第１トランジスタＱ１で駆動される駆動回路９に電流が流れる。図１の例では、第１トランジスタＱ１のドレインに、直流電源８、抵抗Ｒ１及びインダクタＬ１が直列接続された駆動回路９が接続されている例を示している。この駆動回路９は、例えばモータ駆動回路であってもよい。なお、駆動回路９の回路構成は任意である。

第１トランジスタＱ１がスイッチング動作を行うと、駆動回路９にサージ電圧やサージ電流が発生することがある。図１のサージ制御回路１では、駆動回路９にサージ電圧やサージ電流が発生すると、ダイオードＤ１のアノードからカソードに向けて電流が流れる。図３は、ダイオードＤ１のアノードからカソードに流れる電流がどこに向かうかを矢印線で示した図である。図示のように、ダイオードＤ１のアノードからカソードに流れた電流は、第１インピーダンス可変回路２と第１トランジスタＱ１の制御電極に流れる。

第１インピーダンス可変回路２は、第１トランジスタＱ１の制御電極の電圧が高くなるほど、インピーダンスが高くなる特性を有する。よって、駆動回路９にサージ電圧やサージ電流が発生して、ダイオードＤ１のアノードからカソードに流れる電流が大きくなるほど、第１インピーダンス可変回路２のインピーダンスは高くなり、第１インピーダンス可変回路２には電流が流れにくくなる。このため、ダイオードＤ１のアノードからカソードに流れた電流の大半は、第１インピーダンス可変回路２には流れずに、第１トランジスタＱ１の制御電極に流れる。これはすなわち、駆動回路９にサージ電圧やサージ電流が発生すると、迅速に第１トランジスタＱ１の制御電極のゲート電圧を引き上げる動作が行われることを意味し、駆動回路９内のサージ電流を、第１トランジスタＱ１のドレイン－ソース間を通して接地ノードに吸収させることができる。

このように、第１インピーダンス可変回路２は、第１トランジスタＱ１のスイッチングによりサージ電圧やサージ電流が発生したときに、ダイオードＤ１の順方向電流が増えると、第１トランジスタＱ１のゲート電圧を高くなるだけでなく、第１トランジスタＱ１のゲートと第１基準電圧ノードとの間のインピーダンスが高くなる。これにより、直列接続されたダイオードＤ１とキャパシタＣ１を通って流れるサージ電流が第１インピーダンス可変回路２に流れにくくなり、第１トランジスタＱ１のゲート電圧が低くなるのを抑制できる。

図４は図１のサージ制御回路１から第１インピーダンス可変回路２を省略した一比較例のサージ制御回路１００の回路図である。図４では簡略化のために、第１切替器ＳＷ１、第２切替器ＳＷ２、第１切替制御部４、及び第２切替制御部５を省略している。図４のサージ制御回路１では、第１トランジスタＱ１のスイッチング動作により駆動回路９にサージ電圧やサージ電流が発生すると、ダイオードＤ１のアノードからカソードに向けて電流が流れる点では、図１のサージ制御回路１と共通する。しかしながら、キャパシタＣ１の他端側を流れる電流の一部は、制御信号生成器６側にも流れる。このため、駆動回路９にサージ電圧やサージ電流が発生したときに、第１トランジスタＱ１の制御電極の電圧を迅速に引き上げることができず、駆動回路９内のサージ電圧やサージ電流を迅速に吸収できない。

図５は、第１トランジスタＱ１がオンからオフに変化する直後の第１トランジスタＱ１のドレイン電圧波形図である。図５の波形ｗ１は図１のドレイン電圧波形、波形ｗ２は図４のドレイン電圧波形、波形ｗ３は図４からさらにダイオードＤ１とキャパシタＣ１を省略した回路のドレイン電圧波形を示している。

ダイオードＤ１とキャパシタＣ１を設けることで、第１トランジスタＱ１のドレインが変化するまでの応答時間が長くなる。これは、ダイオードＤ１に寄生容量があるためである。図４のサージ制御回路１は、波形ｗ２とｗ３を比較すればわかるように、サージとリンギングが多少は抑制されるものの、十分に抑制できているとは言いがたい。図１のサージ制御回路１は、波形ｗ１とｗ２を比較すればわかるように、サージとリンギングをともに十分に抑制できている。

なお、波形ｗ１は第１トランジスタＱ１のドレインが変化するまでの応答時間が、波形ｗ２よりも長くなっているが、実用上はほとんど問題ない。

図６は図１の回路構成に第２インピーダンス変換回路１１を追加したサージ制御回路１ａの回路図である。第２インピーダンス変換回路１１は、第２切替器ＳＷ２と第３基準電圧ノードとの間に接続されている。第３基準電圧ノードは、例えば電源電圧ノードである。第２インピーダンス変換回路１１は、第１切替器ＳＷ１に直列に接続され、第１トランジスタＱ１のゲートと第３基準電圧ノードとの間のインピーダンスを可変することができる。

第２インピーダンス変換回路１１は、第３トランジスタＱ３と、可変電圧源１２とを有する。第３トランジスタＱ３は、例えばＮ型ＭＯＳトランジスタである。可変電圧源１２は、第３トランジスタＱ３のゲートとソースの間に接続されている。

第２インピーダンス変換回路１１及び第２切替器ＳＷ２は、第１インピーダンス可変回路２及び第１切替器ＳＷ１と対の構成になっている。このように、第２インピーダンス変換回路１１は、回路構成上のバランスを取るために設けられており、サージ抑制には特には寄与しないため、省略しても構わない。

このように、第１の実施形態によるサージ制御回路１では、第１トランジスタＱ１のドレインとゲートの間にダイオードＤ１及びキャパシタＣ１を直列接続するだけでなく、第１トランジスタＱ１のゲートと接地ノードの間に第１インピーダンス可変回路２を接続する。

第１インピーダンス可変回路２では、可変電圧源３により第２トランジスタＱ２のゲート電圧を調整することにより、第２トランジスタＱ２をアナログ動作させることができる。これにより、駆動回路９にサージ電圧やサージ電流が発生したときに、第２トランジスタＱ２のドレイン電圧が高くなるほど、第１インピーダンス可変回路２のインピーダンスを高くすることができる。よって、サージ発生時に、第１トランジスタＱ１のゲート電圧を迅速に引き上げ、サージ電流を接地ノードに吸収させることができる。

（第２の実施形態）
第１の実施形態によるサージ制御回路１ｂは、サージ発生時に第２トランジスタＱ２をアナログ動作させる必要がある。そこで、第２の実施形態は、サージ発生時に第２トランジスタＱ２を確実にアナログ動作させるものである。

図７は第２の実施形態によるサージ制御回路１ｂの回路図である。図７のサージ制御回路１ｂは、第１インピーダンス可変回路２内に設けられる負電圧生成回路１３を備えている。負電圧生成回路１３は、第２トランジスタＱ２のソース電圧を第２基準電圧ノードの電圧よりも低い電圧に設定する。第２基準電圧ノードは例えば接地ノードである。負電圧生成回路１３は、例えば、第２トランジスタＱ２のソースと接地ノードとの間に接続される直流電圧源１４を有する。直流電圧源１４の負側電圧端子は第２トランジスタＱ２のソースに接続されている。なお、負電圧生成回路１３の具体的な回路構成は、図７に示したものに限定されない。

第２トランジスタＱ２のソース電圧を負電圧に設定することで、図２のＩ－Ｖ特性上の動作点を見かけ上右側に移動させることができ、第２トランジスタＱ２を確実に飽和領域で動作、すなわちアナログ動作させることができる。したがって、駆動回路９にサージ電圧やサージ電流が発生したときに、ダイオードＤ１に流れる順方向電流が多いほど、第１インピーダンス可変回路２のインピーダンスを高くでき、第１トランジスタＱ１のゲート電圧を迅速に高くして、サージ電流を接地ノードに吸収させることができる。なお、図７のサージ制御回路１ｂにおける第２インピーダンス変換回路１１は、省略しても構わない。

図７のサージ制御回路１ｂは、キャパシタＣ１と第１トランジスタＱ１のゲートとの間に抵抗Ｒ２を接続するとともに、第１トランジスタＱ１のゲートと第１切替器ＳＷ１、第２切替器ＳＷ２との間に抵抗Ｒ３を接続している。これら抵抗Ｒ２，Ｒ３は省略してもよい。また、図１や図６のサージ制御回路１、１ａに抵抗Ｒ２，Ｒ３を追加してもよい。

このように、第２の実施形態では、第２トランジスタＱ２のソース電圧を負電圧にするため、サージ発生時に第２トランジスタＱ２を確実にアナログ動作させることができ、サージ電圧やサージ電流を迅速に抑制できる。

（第３の実施形態）
第１及び第２の実施形態によるサージ制御回路１、１ａ、１ｂは、回路構成の種々の変形が可能である。例えば、図８は第３の実施形態のサージ制御回路１ｃの回路図である。図８のサージ制御回路１ｃは、図１のサージ制御回路１内のバイアス回路７を具体化したものである。図８のバイアス回路７は、ダイオードＤ１のカソードと第１基準電圧ノードとの間に直列接続される直流電圧源１５及び抵抗Ｒ２を有する。図８のバイアス回路７は、図６のバイアス回路７にも適用可能である。なお、バイアス回路７の具体的な回路構成は任意であり、必ずしも図８と同一の回路構成である必要はない。なお、図８のサージ制御回路１ｃにおける第２インピーダンス変換回路１１は、省略しても構わない。また、図８のサージ制御回路１ｃに、図７と同様の抵抗Ｒ２，Ｒ３を追加してもよい。

図９は第３の実施形態の第１変形例のサージ制御回路１ｄの回路図である。図９のサージ制御回路１ｄは、第２インピーダンス変換回路１１内の第３トランジスタＱ３を、Ｐ型ＭＯＳトランジスタＱ３’に置換したものである。なお、第１インピーダンス可変回路２内の第２トランジスタＱ２は、通常はＮ型ＭＯＳトランジスタである。

上述した各サージ制御回路１ａ、１ｂ、１ｃ、１ｄでは、第１トランジスタＱ１のゲート側に第１切替器ＳＷ１及び第２切替器ＳＷ２を配置し、第２基準電位ノード（例えば接地ノード）側に第２トランジスタＱ２を配置し、かつ第３基準電位ノード（例えば電源電圧ノード）側に第３トランジスタＱ３を配置しているが、これらの接続順序は逆でもよい。

図１０は第３の実施形態の第２変形例のサージ制御回路１ｅの回路図である。図１０のサージ制御回路１ｅは、第１切替器ＳＷ１と第２トランジスタＱ２の接続順序を図６とは逆にし、かつ第２切替器ＳＷ２と第３トランジスタＱ３の接続順序も図６とは逆にした回路図である。図１０の第３トランジスタＱ３を省略してもよい。図１０のサージ制御回路１ｅでは、第１インピーダンス可変回路２内の第２トランジスタＱ２のゲートとソースの間に可変電圧源３が接続されており、第２トランジスタＱ２のソースと接地ノードの間に第１切替器ＳＷ１が接続されている。第２インピーダンス変換回路１１の構成も第１インピーダンス可変回路２と同様である。

図１１は第３の実施形態の第３変形例のサージ制御回路１ｆの回路図である。図１１のサージ制御回路１ｆでは、第１インピーダンス可変回路２内の第２トランジスタＱ２のソースと接地ノードとの間に第１切替器ＳＷ１が接続される点では図１０と共通するが、第２トランジスタＱ２のゲートと接地ノードの間に可変電圧源３が接続される点で図１０とは異なる。なお、図１０と図１１のサージ制御回路１ｅ、１ｆでも、第２インピーダンス変換回路１１を省略してもよい。

このように、本開示によるサージ制御回路には、種々の回路構成が考えられるが、いずれの回路構成においても、上述したダイオードＤ１、キャパシタＣ１及び第１インピーダンス可変回路２が設けられており、駆動回路９にサージ電圧やサージ電流が発生したときに、ダイオードＤ１に流れる順方向電流が多いほど、第１インピーダンス可変回路２のインピーダンスを高くする。これにより、第１トランジスタＱ１のゲート電圧を迅速に高くして、サージ電流を接地ノードに吸収することができ、サージ抑制効果を高めることができる。

上述した種々の回路構成のサージ制御回路１～１ｆは、電力変換器２１にて用いることができる。図１２は電力変換器２１の一例を示す回路図である。図１２の電力変換器２１は、三相モータ２２を駆動するための交流電圧を発生させるものである。図１２の電力変換器２１は、複数のアーム２３ａ～２３ｆと、直流電源２４と、コンバータ２５と、平滑コンデンサＣ２とを有する。

複数のアーム２３ａ～２３ｆのそれぞれは、上述した回路構成のサージ制御回路１～１ｆを有し、所定のタイミングでオン又はオフ動作を行う。

コンバータはＤＣ－ＤＣコンバータであり、直流電源８からの直流電圧を、電圧レベルの異なる直流電圧に変換する。平滑コンデンサは、コンバータから出力される電圧を平滑化する。

６個のアーム２３ａ～２３ｆのうち、２つのアームが同時にオンし、モータ内の対応するコイルに電流を流す。同時にオンする２つのアームを順次切り替えることで、モータを三相駆動することができる。

なお、電力変換器２１の具体的な回路構成は、図１２に示したものに限定されない。

本開示のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆサージ制御回路、２第１インピーダンス可変回路、３可変電圧源、４第１切替制御部、５第２切替制御部、６制御信号生成器、７バイアス回路、９駆動回路、１１第２インピーダンス変換回路、１２可変電圧源、１３負電圧生成回路、１４直流電圧源、ＳＷ１第１切替器、ＳＷ２第２切替器、２１電力変換器、２２三相モータ、２３ａ～２３ｆアーム、２４直流電源、２５コンバータ

Claims

第１トランジスタのスイッチングにより生じるサージ電流を流すダイオードと、
前記ダイオードのカソードと前記第１トランジスタの制御電極との間に接続されるキャパシタと、
前記ダイオードに流れるサージ電流に応じて、前記第１トランジスタの制御電極と第１基準電圧ノードとの間のインピーダンスを可変させる第１インピーダンス可変回路と、を備え、
前記第１インピーダンス可変回路は、
前記第１トランジスタの制御電極と第２基準電圧ノードとの間に接続される第２トランジスタと、
前記第２トランジスタの制御電極と前記第２基準電圧ノードとの間の電圧を可変させる可変電圧源と、を有し、
前記第２トランジスタは、前記第１トランジスタの制御電極に応じて電圧レベルが変化する第３電極と、前記第２基準電圧ノードに応じた電圧レベルに設定される第４電極と、を有し、
第２トランジスタの前記第４電極を前記第２基準電圧ノードの電圧よりも低い電圧に設定する負電圧生成回路を備える、サージ制御回路。
前記第１インピーダンス可変回路は、前記ダイオードに流れるサージ電流が多いほど、前記第１トランジスタの制御電極と前記第１基準電圧ノードとの間のインピーダンスをより高くする、請求項１に記載のサージ制御回路。
前記第１トランジスタの第１電極からのサージ電流は、前記ダイオードのアノードからカソードを通って、前記キャパシタを介して、前記第１トランジスタの制御電極に流れる、請求項１又は２に記載のサージ制御回路。
前記ダイオードのアノードは、前記第１トランジスタの第１電極に接続され、
前記ダイオードのカソードは、前記キャパシタの一端に接続され、
前記キャパシタの他端は、前記第１トランジスタの制御電極に接続される、請求項３に記載のサージ制御回路。
前記可変電圧源は、前記ダイオードにサージ電流が流れるときに、前記第２トランジスタの第１電極と第２電極との間に流れる電流が前記第２トランジスタの第１電極の電圧に対して線形に変化するように、前記第２トランジスタの制御電極の電圧を設定する、請求項１乃至４のいずれか一項に記載のサージ制御回路。
前記可変電圧源は、前記第１トランジスタの第１電極と第２電極との間の電圧又は電流に基づいて、前記第２トランジスタの制御電極の電圧を設定する、請求項５に記載のサージ制御回路。
前記第２基準電圧ノードよりも電圧レベルが高い第３基準電圧ノードと、前記第１トランジスタの制御電極との間に接続され、前記第１トランジスタの制御電極に対して、前記第１インピーダンス可変回路と対称的に配置される第２インピーダンス可変回路を備える、請求項１乃至６のいずれか一項に記載のサージ制御回路。
前記第１トランジスタの制御電極を、前記第１トランジスタのオフ又はオン電圧に設定するか否かを切り替える第１切替器と、
前記第１トランジスタの制御電極を、前記第２トランジスタのオン又はオフ電圧に設定するか否かを切り替える第２切替器と、を備え、
前記第１インピーダンス可変回路及び前記第１切替器は、前記第１トランジスタの制御電極と前記第２基準電圧ノードとの間に直列に接続され、
前記第２インピーダンス可変回路及び前記第２切替器は、前記第１トランジスタの制御電極と前記第３基準電圧ノードとの間に直列に接続される、請求項７に記載のサージ制御回路。
直流電圧を交流電圧に変換する電力変換部を備え、
前記電力変換部は、
タイミングをずらしてオン又はオフする複数の第１トランジスタと、
前記複数の第１トランジスタのそれぞれのオン又はオフを切替制御する切替制御部と、前記複数の第１トランジスタのオン又はオフ時に発生するサージを制御する複数のサージ制御回路と、を有し、
前記サージ制御回路は、
対応する前記第１トランジスタのスイッチングにより生じるサージ電流を流すダイオードと、
前記ダイオードのカソードと前記第１トランジスタの制御電極との間に接続されるキャパシタと、
前記ダイオードに流れるサージ電流に応じて、前記第１トランジスタの制御電極と第１基準電圧ノードとの間のインピーダンスを可変させる第１インピーダンス可変回路と、を備え、
前記第１インピーダンス可変回路は、
前記第１トランジスタの制御電極と第２基準電圧ノードとの間に接続される第２トランジスタと、
前記第２トランジスタの制御電極と前記第２基準電圧ノードとの間の電圧を可変させる可変電圧源と、を有し、
前記第２トランジスタは、前記第１トランジスタの制御電極に応じて電圧レベルが変化する第３電極と、前記第２基準電圧ノードに応じた電圧レベルに設定される第４電極と、を有し、
第２トランジスタの前記第４電極を前記第２基準電圧ノードの電圧よりも低い電圧に設定する負電圧生成回路を備える、電力変換器。