Nothing Special   »   [go: up one dir, main page]

JP6360276B2 - 半導体装置、半導体装置の製造方法、半導体製造装置 - Google Patents

半導体装置、半導体装置の製造方法、半導体製造装置 Download PDF

Info

Publication number
JP6360276B2
JP6360276B2 JP2012051271A JP2012051271A JP6360276B2 JP 6360276 B2 JP6360276 B2 JP 6360276B2 JP 2012051271 A JP2012051271 A JP 2012051271A JP 2012051271 A JP2012051271 A JP 2012051271A JP 6360276 B2 JP6360276 B2 JP 6360276B2
Authority
JP
Japan
Prior art keywords
wiring
semiconductor device
layer
manufacturing
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012051271A
Other languages
English (en)
Other versions
JP2013187350A (ja
Inventor
松本　賢治
賢治 松本
前川　薫
薫 前川
洋章 河崎
洋章 河崎
龍文 濱田
龍文 濱田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2012051271A priority Critical patent/JP6360276B2/ja
Priority to KR1020147025192A priority patent/KR101955062B1/ko
Priority to PCT/JP2013/000765 priority patent/WO2013132749A1/ja
Priority to TW102107974A priority patent/TWI670821B/zh
Publication of JP2013187350A publication Critical patent/JP2013187350A/ja
Priority to US14/478,436 priority patent/US20140374904A1/en
Application granted granted Critical
Publication of JP6360276B2 publication Critical patent/JP6360276B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4827—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/4401—Means for minimising impurities, e.g. dust, moisture or residual gas, in the reaction chamber
    • C23C16/4402—Reduction of impurities in the source gas
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67763—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations the wafers being stored in a carrier, involving loading and unloading
    • H01L21/67766—Mechanical parts of transfer devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Electrochemistry (AREA)
  • Robotics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体装置、半導体装置の製造方法及び半導体製造装置に関し、特に、細線化された配線を有する半導体装置、該半導体装置の製造方法及び該半導体装置の半導体製造装置に関する。
半導体装置の微細化が従来からすすんでいる。このため、半導体装置に形成される配線も細くなっている。配線が細くなると電気抵抗が増加する。また、配線を流れる電流密度が増すためエレクトロマイグレーション（以下、ＥＭと記載）が生じやすい。そこで、アルミニウム（Ａｌ）よりも、電気抵抗が低く、ＥＭ耐性が高い銅（Ｃｕ）を配線材料に用いることが提案されている（例えば、特許文献１参照）。
特開２００８−３００５６８号公報（段落「０００２」等）
しかしながら、配線が細くなると、電気抵抗率（以下、抵抗率と記載）が増加することが知られている。この効果は、一般的に、細線効果として知られている。銅（Ｃｕ）は、バルクでの抵抗率が１．８μΩ・ｃｍと銀に次いで低いが、配線幅が電子の平均自由行程に近づく５０ｎｍ以下において、この細線効果が顕著となる。これは、配線の粒界や界面で発生する電子散乱が増加し、配線抵抗が著しく増加するためである。さらに、配線が細くなるとそれに伴い「電子の風」が強くなって原子が動き、ＥＭ耐性が失われ、配線の信頼性が低くなる傾向がある。このように、配線の細線化に伴い、細線効果や信頼性の劣化が無視できなくなっている。このため、配線を細線化した際においても電気抵抗がより低く、ＥＭ耐性に優れ、信頼性の高い半導体装置が求められている。
本発明は、上記の事情に対処してなされたもので、細線化された配線の電気抵抗が低く、ＥＭ耐性に優れ、信頼性の高い半導体装置、半導体装置の製造方法及び半導体製造装置を提供することを目的とする。
本発明の半導体装置は、絶縁層及び配線層を備えた半導体装置であって、配線層は、配線の線幅又は高さの少なくとも一方が１５ｎｍ以下であり、Ｎｉ又はＣｏからなる配線を有し、前記配線層の配線のうち線幅及び高さが１５ｎｍを超える配線は、Ｃｕを主成分とする金属からなる。
本発明の半導体装置の製造方法は、絶縁層及び配線層を備えた半導体装置の製造方法であって、絶縁層の表面に、線幅又は高さの少なくとも一方が１５ｎｍ以下であり、Ｎｉ又はＣｏからなる配線と、線幅及び高さが１５ｎｍを超えＣｕを主成分とする金属からなる配線と、を有する前記配線層を形成する工程を有する。
本発明によれば、細線化された配線の電気抵抗が低い半導体装置、半導体装置の製造方法及び半導体製造装置を提供することができる。
実施形態に係る半導体装置の断面図である。 実施形態に係る半導体装置の製造工程図である。 実施形態に係る半導体装置の製造工程図である。 実施形態に係る半導体装置の製造工程図である。 実施形態に係る半導体製造装置の平面図である。 実施形態の変形例に係る半導体装置の製造工程図である。 実施形態の変形例に係る半導体装置の製造工程図である。 実施形態の変形例に係る半導体装置の製造工程図である。 実施形態の変形例に係る半導体装置の製造工程図である。 実施形態の変形例に係る半導体装置の製造工程図である。 実施例１の膜厚及び抵抗値の測定結果を示した図である。 実施例２の膜厚及び抵抗値の測定結果を示した図である。 実施例３の膜厚及び抵抗値の測定結果を示した図である。
（実施形態）
図１は、実施形態に係る半導体装置１００の構成図である。半導体装置１００は、幅又は高さの少なくとも一方が１５ｎｍ（ナノメートル）以下である配線１０２，１０４及び外径が１５ｎｍ以下であるビア導体１０５を、Ｎｉ（ニッケル）又はＣｏ（コバルト）を主成分とする金属又は合金で形成していることを特徴とする。実施例にて後述するように、１５ｎｍ以下では、細線効果によりＮｉ（ニッケル）又はＣｏ（コバルト）よりも、Ｃｕ（銅）の方が抵抗率が高くなる。
上述のように、幅又は高さの少なくとも一方が１５ｎｍ以下である配線及び外径が１５ｎｍ以下であるビア導体を、Ｎｉ（ニッケル）又はＣｏ（コバルト）を主成分とする金属で形成することにより、配線の電気抵抗が低い半導体装置を得ることができる。以下、図１を参照して、実施形態に係る半導体装置１００の構成を説明する。
半導体装置１００は、半導体基板Ｗ（以下、ウェハＷ）上に形成されている。半導体装置１００は、層間絶縁層１０１と、層間絶縁層１０１中に埋め込み形成された配線１０２（シード層Ｓ１を含む）と、層間絶縁層１０１上に積層された層間絶縁層１０３と、層間絶縁層１０３中に埋め込み形成された配線１０４（シード層Ｓ２を含む）と、配線１０２と配線１０４とを接続するビア導体１０５（シード層Ｓ２を含む）とを備える。
層間絶縁層１０１，１０３は、例えば、ＳｉＯ２膜、ＴＥＯＳ膜、Ｌｏｗ−Ｋ膜などである。なお、配線間のクロストークを低減するためには、層間絶縁層１０１，１０３は、Ｌｏｗ−Ｋ膜であることが好ましい。Ｌｏｗ−Ｋ膜の材料としては、例えば、ＳｉＣ、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣ、ＳｉＯＣＨ、ポーラスシリカ、ポーラスメチルシルセスオキサン、ＳｉＬＫ（商標）、ＢｌａｃｋＤｉａｍｏｎｄ（商標）、ポリアリレンなどがある。
配線１０２は、Ｎｉ又はＣｏを主成分とする。配線１０２は、層間絶縁層１０１を選択的にエッチングして形成されたトレンチ（溝）１０１ａに埋め込まれて形成される。配線１０２の幅Ｗ１又は高さＨ１の少なくとも一方は、１５ｎｍ以下である。
配線１０４は、Ｎｉ又はＣｏを主成分とする。配線１０４は、層間絶縁層１０３を選択的にエッチングして形成されたトレンチ１０３ａに埋め込まれて形成される。配線１０４の幅Ｗ２又は高さＨ２の少なくとも一方は、１５ｎｍ以下である。
ビア導体１０５は、Ｎｉ又はＣｏを主成分とする。ビア導体１０５は、層間絶縁層１０３を選択的にエッチングして形成されたビアホール１０３ｂに埋め込まれて形成されており、配線１０２と配線１０４とを電気的に接続する。ビア導体１０５の外径Ｄは、１５ｎｍ以下である。
（半導体装置１００の製造）
図２Ａ〜図２Ｃは、半導体装置１００の製造工程図である。以下、図２Ａ〜図２Ｃを参照して、半導体装置１００の製造方法について説明する。なお、以下の説明では、既に、層間絶縁層１０３が形成されている状態から、半導体装置１００の製造工程を説明する。
（第１工程：図２Ａ参照）
層間絶縁層１０３を選択的にエッチングし、配線１０４を埋め込むためのトレンチ１０３ａ及びビア導体１０５を埋め込むためのビアホール１０３ｂを形成する。
（第２工程：図２Ｂ参照）
ＣＶＤ（Chemical Vapor Deposition）法、ＰＶＤ（Physical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法、電解めっき法、又は無電解めっき法、超臨界ＣＯ２成膜法、もしくは、これらの方法を組み合わせて、トレンチ１０３ａ及びビアホール１０３ｂを含む層間絶縁層１０３表面上にＮｉ又はＣｏを主成分とするシード層Ｓ２及び金属層Ｍ２を形成する。
シード層Ｓ２及び金属層Ｍ２の形成は、例えば、ＰＶＤ法、ＡＬＤ法又は無電解めっき法によりトレンチ１０３ａ及びビアホール１０３ｂを含む層間絶縁層１０３上にシード層Ｓ２を形成した後、ＣＶＤ法又は電解めっき法により金属層Ｍ２を形成するようにしてもよいし、ＰＶＤ法、ＣＶＤ法、ＡＬＤ法又は無電解めっき法によりシード層Ｓ２を形成後、そのまま、ＰＶＤ法、ＣＶＤ法、ＡＬＤ法又は無電解めっき法により金属層Ｍ２を形成するようにしてもよい。
なお、酸化を抑制するために、シード層Ｓ２の形成から金属層Ｍ２の形成までを、非酸化雰囲気、例えば、真空（低圧）雰囲気下又は還元雰囲気下で行うことが好ましい。還元雰囲気とする場合は、例えば、チャンバ内に水素（Ｈ２）ガス又は一酸化炭素（ＣＯ）ガスを導入することで実現できる。なお、鉄鋼便覧より引用したエリンガム図によると、温度２００度において、Ｎｉの還元雰囲気を形成するためにはＨ２／Ｈ２Ｏの分圧比を１／１００以上となるように、又はＣＯ／ＣＯ２の分圧比を１／１０００以上となるように制御する必要がある。このため、シード層Ｓ２の形成から金属層Ｍ２の形成までを、還元雰囲気下で行う場合は、Ｈ２／Ｈ２Ｏの分圧比を１／１００以上、又はＣＯ／ＣＯ２の分圧比を１／１０００以上とすることが好ましい。Ｃｏの場合においても、温度２００度においては、Ｎｉの場合と同様の分圧比でＣｏの還元雰囲気を形成することが出来る。他の温度においても、エリンガム図を基に適宜分圧比を設定すればよい。ただし、Ｎｉに対してＣＯを多く用いると、有毒のＮｉ（ＣＯ）４を形成する場合があるため、必要最小限のＣＯ量のみを用いることが好ましい。
また、シード層Ｓ２及び金属層Ｍ２を形成した後は、アニール処理（熱処理）を行うことが好ましい。この時、縦型炉などを用いて時間をかけてアニール処理を行うと、シード層Ｓ２及び／又は金属層Ｍ２が酸化する虞がある。このため、アニール処理は枚葉処理装置を用いて短時間で行うことが好ましい。例えば、枚葉式の抵抗加熱処理装置の他、ランプ光を短時間だけ照射するＲＴＰ処理やレーザ光を短時間だけ照射するレーザアニール処理、ＬＥＤ（Light Emitting Diode）光を短時間だけ照射するＬＥＤアニール処理を行うことが好ましい。また、アニール処理時間やアニール温度を適宜調整することで、シード層Ｓ２及び金属層Ｍ２の主成分であるＮｉ又はＣｏの結晶粒径を制御することができる。
（第３工程；図２Ｃ参照）
次に、ＣＭＰ（Chemical Mechanical Polishing）法により、層間絶縁層１０３上に形成されたシード層Ｓ２及び金属層Ｍ２を研磨により除去し、トレンチ１０３ａに埋め込まれた配線１０４及びビアホール１０３ｂ内に埋め込まれたビア導体１０５を形成する。なお、ＣＭＰ法により研磨されたウェハＷは、スラリ等の残渣を取り除くために洗浄処理される。
（半導体製造装置２００）
図３は、半導体製造装置２００の平面図である。以下、図３を参照して、半導体装置１００を製造する半導体製造装置２００の構成を説明する。
半導体製造装置２００は、ローダモジュール２１０と、ロードロックチャンバ２２０Ａ，２２０Ｂと、搬送チャンバ２３０と、複数の処理チャンバ２４０Ａ〜２４０Ｄと、制御装置２５０とを備える。
（ローダモジュール２１０）
ローダモジュール２１０は、複数のドアオープナ２１１Ａ〜２１１Ｃと、搬送ロボット２１２と、アライメント室２１３とを備える。ドアオープナ２１１Ａ〜２１１Ｃは、処理対象であるウェハＷの収納容器Ｃ（例えば、ＦＯＵＰ（Front Opening Unified Pod）、ＳＭＩＦ（Standard Mechanical Inter Face）Ｐｏｄ等）のドアをＯｐｅｎ／Ｃｌｏｓｅさせる。搬送ロボット２１２は、収納容器Ｃ、アライメント室２１３、ロードロックチャンバ２２０Ａ，２２０Ｂとの間でウェハＷを搬送する。
アライメント室２１３内には、収納容器Ｃから取り出したウェハＷのノッチ（又はオリフラ）位置とウェハＷの偏心を調整するためのアライナ（不図示）が設けられている。なお、以下の説明では、ノッチ（又はオリフラ）位置とウェハＷの偏心をアライメントと記載する。搬送ロボット２１２により収納容器Ｃから搬出されたウェハＷは、アライメント室２１３でアライメントされた後、ロードロックチャンバ２２０Ａ（又は２２０Ｂに搬送される。ドアオープナ２１１Ａ〜２１１Ｃ、搬送ロボット２１２、アライメント室２１３内のアライナは、制御装置２５０により制御される。
ロードロックチャンバ２２０Ａ，２２０Ｂは、真空ポンプ（例えば、ドライポンプ）と、リーク弁とが設けられており、大気雰囲気と真空雰囲気とを切り替えられるように構成されている。ロードロックチャンバ２２０Ａ，２２０Ｂは、ウェハＷを搬入／搬出するためのゲートバルブＧＡ，ＧＢをローダモジュール２１０側に備える。搬送ロボット２１２により、ロードロックチャンバ２２０Ａ，２２０ＢへウェハＷを搬入／搬出する際には、ロードロックチャンバ２２０Ａ，２２０Ｂを大気雰囲気とした後、ゲートバルブＧＡ，ＧＢがＯｐｅｎする。ゲートバルブＧＡ，ＧＢは、制御装置２５０により制御される。
（搬送チャンバ２３０）
搬送チャンバ２３０は、ゲートバルブＧ１〜Ｇ６と、搬送ロボット２３１と、を備える。ゲートバルブＧ１，Ｇ２は、ロードロックチャンバ２２０Ａ，２２０Ｂとの仕切弁である。ゲートバルブＧ３〜Ｇ６は、処理チャンバ２４０Ａ〜２４０Ｄとの仕切弁である。搬送ロボット２３１は、ロードロックチャンバ２２０Ａ，２２０Ｂ及び処理チャンバ２４０Ａ〜２４０Ｄとの間でウェハＷの受け渡しを行う。
また、搬送チャンバ２３０には、真空ポンプ（例えば、ドライポンプ）と、リーク弁とが設けられている。通常、搬送チャンバ２３０内は、真空雰囲気であり、必要に応じて（例えば、メンテナンス）大気雰囲気とされる。なお、高真空を実現するために、ＴＭＰ（Turbo Molecular Pump）やＣｒｙｏポンプを設けてもよい。また、搬送チャンバ２３０内を還元雰囲気に保つため、搬送チャンバ２３０内に水素ガス（Ｈ２ガス）を導入するようにしてもよい。この際、搬送チャンバ２３０内のＨ２／Ｈ２Ｏの分圧比は、１／１００以上となるように水素ガスが導入される。水素ガスの導入に際しては、爆発下限を考慮し、水素を３％程度含んだＡｒガスを導入することとしてもよい。前述したように、水素ガスに代えて一酸化炭素ガスを導入することで還元雰囲気を保つようにしてもよい。一酸化炭素ガスの導入に際しても水素と同様、爆発下限を考慮し、一酸化炭素を１０％程度含んだＡｒガスを導入することとしてもよい。ゲートバルブＧ１〜Ｇ６及び搬送ロボット２３１は、制御装置２５０により制御される。
処理チャンバ２４０Ａは、脱ガス（degas）用チャンバである。処理チャンバ２４０Ａは、ヒータもしくはランプによりウェハＷを加熱して、ウェハＷ表面に吸着している水分や有機物を除去する。
処理チャンバ２４０Ｂは、シード層形成用チャンバである。処理チャンバ２４０Ｂは、処理対象であるウェハＷ表面にＮｉ又はＣｏを主成分とするシード膜を形成する。処理チャンバ２４０Ｂは、例えば、ＰＶＤチャンバ、ＡＬＤチャンバである。
処理チャンバ２４０Ｃは、成膜用チャンバである。処理チャンバ２４０Ｃは、処理対象であるウェハＷ表面にＮｉ又はＣｏを主成分とする金属層を形成する。処理チャンバ２４０Ｃは、例えば、ＣＶＤチャンバである。
処理チャンバ２４０Ｄは、アニール用チャンバである。処理チャンバ２４０Ｂ，２４０Ｃで成膜したシード層及び金属層の酸化を防止するため、処理チャンバ２４０Ｄは、短時間でアニール処理を行うことが好ましい。処理チャンバ２４０Ｄは、例えば、枚葉式の抵抗加熱処理装置の他、ランプ光を短時間だけ照射するＲＴＰ処理やレーザ光を短時間だけ照射するレーザアニール処理、ＬＥＤ（Light Emitting Diode）光を短時間だけ照射するＬＥＤアニール処理を行う。また、アニール処理時間やアニール温度を適宜調整することで、シード層Ｓ２及び金属層Ｍ２の主成分であるＮｉ又はＣｏの結晶粒径を制御することができる。また、チャンバ２４０Ｄ内に水素（Ｈ２）ガス又は一酸化炭素（ＣＯ）ガスを導入し、還元雰囲気下でアニール処理を行ってもよい。アニール処理圧力は、ウェハ面内均一性を高めるため、１３３Ｐａ以上、例えば１３３０Ｐａでおこなうなど適宜選択可能である。
制御装置２５０は、例えばコンピュータであり、半導体製造装置２００のローダモジュール２１０、ロードロックチャンバ２２０Ａ，２２０Ｂ、搬送チャンバ２３０、処理チャンバ２４０Ａ〜２４０Ｄ及びゲートバルブＧＡ，ＧＢ，Ｇ１〜Ｇ６を制御する。
（半導体製造装置２００による半導体装置１００の製造）
次に、半導体製造装置２００による半導体装置１００の製造について説明する。以下、図２Ａ、図２Ｂ及び図３を参照して、半導体製造装置２００による半導体装置１００の製造について説明する。なお、以下の説明では、半導体製造装置２００に搬送される前のウェハＷ上には、半導体装置１００が図２Ａに示す状態まで製造されているものとする。
すなわち、以下に説明するプロセスは、このトレンチ１０３ａ及びビアホール１０３ｂにＮｉ又はＣｏを主成分とする金属層を埋め込み、ビア導体１０５及び配線１０２とビア導体１０５を介して電気的に接続される配線１０４を形成するものである。
収納容器Ｃが半導体製造装置２００に搬送されてドアオープナ２１１Ａ〜２１１Ｃのいずれかに載置され、ドアオープナ２１１Ａ〜２１１Ｃにより収納容器Ｃの蓋がＯｐｅｎされる。次に、搬送ロボット２１２により収納容器ＣからウェハＷが取り出され、アライメント室２１３へ搬送される。アライメント室２１３では、ウェハＷのアライメントが行われる。
搬送ロボット２１２は、アライメント後のウェハＷをアライメント室２１３から取り出して、ロードロックチャンバ２２０Ａ（または２２０Ｂ）に搬送する。ウェハＷをロードロックチャンバ２２０Ａ（または２２０Ｂ）に搬送する際には、ロードロックチャンバ２２０Ａ（または２２０Ｂ）は、大気雰囲気とされている。
ウェハＷを搬入後、ロードロックチャンバ２２０Ａ（または２２０Ｂ）のゲートバルブＧＡ（またはＧＢ）がＣｌｏｓｅされる。その後、ロードロックチャンバ２２０Ａ（または２２０Ｂ）が真空引きされて真空雰囲気となる。
ロードロックチャンバ２２０Ａ（または２２０Ｂ）が真空雰囲気となった後、ゲートバルブＧ１（またはＧ２）がＯｐｅｎする。ウェハＷは、搬送ロボット２３１により、非酸化雰囲気、例えば、Ｈ２ガス又はＣＯガスにより還元雰囲気となっている搬送チャンバ２３０内へ搬入される。ウェハＷが搬送チャンバ２３０内へ搬入された後、ゲートバルブＧ１（またはＧ２）はＣｌｏｓｅされる。
次に、ゲートバルブＧ３がＯｐｅｎし、搬送ロボット２３１は、ウェハＷを処理チャンバ２４０Ａ内へ搬送する。ゲートバルブＧ３がＣｌｏｓｅした後、処理チャンバ２４０Ａでは、ヒータもしくはランプによりウェハＷが加熱されて、ウェハＷ表面に吸着している水分や有機物が除去される。
次に、ゲートバルブＧ３がＯｐｅｎし、搬送ロボット２３１は、ウェハＷを搬送チャンバ２３０内へ搬入する。ゲートバルブＧ３がＣｌｏｓｅした後、ゲートバルブＧ４がＯｐｅｎし、搬送ロボット２３１は、ウェハＷを処理チャンバ２４０Ｂ内へ搬送する。処理チャンバ２４０Ｂでは、トレンチ１０３ａ及びビアホール１０３ｂを含む層間絶縁層１０３表面上にＮｉ又はＣｏを主成分とするシード層Ｓ２が形成される（図２Ｂ参照）。
次に、ゲートバルブＧ４がＯｐｅｎし、搬送ロボット２３１は、ウェハＷを搬送チャンバ２３０内へ搬入する。ゲートバルブＧ４がＣｌｏｓｅした後、ゲートバルブＧ５がＯｐｅｎし、搬送ロボット２３１は、ウェハＷを処理チャンバ２４０Ｃ内へ搬送する。処理チャンバ２４０Ｃでは、トレンチ１０３ａ及びビアホール１０３ｂを埋め込むようにして、シード層Ｓ２上にＮｉ又はＣｏを主成分とする金属層Ｍ２が形成される（図２Ｂ参照）。
次に、ゲートバルブＧ５がＯｐｅｎし、搬送ロボット２３１は、ウェハＷを搬送チャンバ２３０内へ搬入する。ゲートバルブＧ５がＣｌｏｓｅした後、ゲートバルブＧ６がＯｐｅｎし、搬送ロボット２３１は、ウェハＷを処理チャンバ２４０Ｄ内へ搬送する。処理チャンバ２４０Ｄでは、処理チャンバ２４０Ｂおよび２４０Ｃで成膜したシード層Ｓ２及び金属層Ｍ２のアニール処理が行われる。
次に、ゲートバルブＧ６がＯｐｅｎし、搬送ロボット２３１は、ウェハＷを搬送チャンバ２３０内へ搬入する。ゲートバルブＧ６がＣｌｏｓｅした後、ゲートバルブＧ１（またはＧ２）がＯｐｅｎし、搬送ロボット２３１は、ウェハＷをロードロックチャンバ２２０Ａ（または２２０Ｂ）内へ搬入する。
ゲートバルブＧ１（またはＧ２）がＣｌｏｓｅした後、ロードロックチャンバ２２０Ａ（または２２０Ｂ）は、ＣＤＡもしくはＮ２によりベントされる。これにより、ロードロックチャンバ２２０Ａ（または２２０Ｂ）内は、真空雰囲気から大気雰囲気となる。次に、ゲートバルブＧＡ（またはＧＢ）がＯｐｅｎし、搬送ロボット２１２は、ウェハＷを収納容器Ｃ内へ収容する。
なお、収納容器Ｃ内のすべてのウェハＷの処理が終了すると、収納容器Ｃは、ＲＧＶ（Rail Guided Vehicle），ＯＨＶ（Overhead Hoist Vehicle），ＡＧＶ（Automatic Guided Vehicle）等の搬送手段（不図示）によりＣＭＰ装置（不図示）に搬送される。ＣＭＰ装置では、層間絶縁層１０３上に形成された金属層Ｍ２を研磨により除去し、トレンチ１０３ａに埋め込まれた配線１０４及びビアホール１０３ｂ内に埋め込まれたビア導体１０５を形成する（図２Ｃ参照）。なお、ＣＭＰ法により研磨されたウェハＷは、スラリ等の残渣を取り除くために洗浄処理される。
以上のように、この実施形態では、幅又は高さの少なくとも一方が１５ｎｍ以下である配線１０２，１０４をＮｉ又はＣｏを主成分とする金属又は合金で形成している。このため、従来のＣｕ配線に比べて、配線の電気抵抗を低く抑えることができる。また、外径が１５ｎｍ以下であるビア導体１０５を、Ｎｉ又はＣｏを主成分とする金属又は合金で形成している。このため、従来のＣｕを用いたビア導体に比べて、電気抵抗を低く抑えることができる。
また、Ｎｉ、Ｃｏは、Ｃｕほど拡散性が高くない。このため、半導体製造装置間のクロスコンタミネーションをＣｕほど気にする必要がない。その結果、Ｃｕを使用した時のように専用の製造ラインを設ける必要がなく、工場内における半導体製造装置のレイアウトの自由度が増す。また、専用の製造ラインを設ける必要がないので、製造ラインを構築する際の投資額を抑えることができる。
また、非酸化雰囲気下で、配線１０２，１０４及びビア導体１０５を形成しているので、Ｎｉ又はＣｏの不必要な酸化を抑制することができる。なお、Ｎｉ、Ｃｏは、酸素や水分と反応して、その表面に酸化被膜を形成して不動態となる。このため、Ｎｉ又はＣｏを主成分とする配線１０２，１０４やビア導体１０５を形成した場合、配線の極表層のＮｉ又はＣｏが、層間絶縁層１０１，１０３に含まれる酸素や水分と反応して、配線と層間絶縁膜との界面に不動態の酸化被膜（バリア膜）を形成する場合がある。この酸化被膜は層間絶縁膜から生ずる酸素や水分から配線本体の酸化を防止するバリアとなることから、別途バリア膜を形成する行程が不要となる。このため、プロセスの簡素化およびコスト低減につながることが期待できる。さらに、バリア膜が不要となることで、バリア膜自体の電気抵抗率に起因する配線の実効抵抗率の上昇が起こらず、実効抵抗率を下げることが出来る。
配線１０２とビア導体１０５、及びビア導体１０５と配線１０４とが酸化被膜等を介さずに金属同士で直接接続される場合には、配線の電気抵抗を低く抑えることが期待できる。また、場合によっては、酸化被膜が形成されることで、配線１０２とビア導体１０５とが酸化被膜を介して接続されることになる。この場合には、配線１０２とビア導体１０５との界面における金属原子の移動が抑制されることからエレクトロマイグレーション（以下、ＥＭと記載）耐性が向上することが期待できる。配線１０２とビア導体１０５との界面に形成される酸化被膜は本来は絶縁性であるが、数ｎｍ以下と非常に薄いため、トンネル効果によって電流が流れると考えられる。なお、層間絶縁層１０１と配線１０２との間、層間絶縁層１０３と配線１０４との間、及び層間絶縁層１０３とビア導体１０５との間にバリア膜（例えば、ＴｉＮ、ＷＮ、Ｔｉ、ＴａＮ、Ｔａ）を形成してもよいのはもちろんである。また、Ｎｉ及びＣｏの融点は、それぞれ１４５３℃、１４９５℃であり、Ｃｕの融点１０８３℃よりも高い。このため、Ｃｕを主成分とする配線に比べてＮｉ及びＣｏを主成分とする配線は高いＥＭ耐性を有することが考えられる。その他、その後の熱処理時の温度を高くすることができるという効果も有する。
なお、上記半導体製造装置２００では、処理チャンバ２４０Ａで脱ガス処理をした後、処理チャンバ２４０Ｂでシード層Ｓ２を形成しているが、半導体製造装置２００にクリーニング用チャンバを設け、処理チャンバ２４０Ａで脱ガス処理をした後、ウェハＷ表面に対して、ドライエッチングを行い、ウェハＷ表面に形成されている自然酸化膜を除去するようにしてもよい。
（実施形態の変形例）
上記実施形態では、ダマシン（埋め込み）法により、半導体装置１００（図１）を製造する工程を図２Ａ〜図２Ｃを参照して説明した。この実施形態の変形例では、サブトラクティブ法により半導体装置１００を製造する方法について説明する。
図４Ａ〜図４Ｅは、実施形態の変形例に係る半導体装置１００の製造工程図である。以下、図４Ａ〜図４Ｅを参照して、サブトラクティブ法による半導体装置１００の製造工程について説明するが、図１及び図２Ａ〜図２Ｃで説明した構成と同じ構成には、同一の符号を付して重複した説明を省略する。
（第１工程：図４Ａ参照）
層間絶縁層１０１を選択的にエッチングし、ビアホール１０１ｂを形成する。
（第２工程；図４Ｂ参照）
ＣＶＤ法、ＰＶＤ法、ＡＬＤ法、電解めっき法、又は無電解めっき法、超臨界ＣＯ２成膜法、もしくは、これらの方法を組み合わせて、ビアホール１０１ｂを含む層間絶縁層１０１表面上にＮｉ又はＣｏ主成分とするシード層Ｓ２及び金属層Ｍ２を形成する。
シード層Ｓ２及び金属層Ｍ２の形成は、例えば、ＰＶＤ法、ＡＬＤ法又は無電解めっき法によりビアホール１０１ｂを含む層間絶縁層１０１表面上にＮｉ又はＣｏ主成分とするシード層Ｓ２を形成した後、ＣＶＤ法又は電解めっき法により金属層Ｍ２を形成するようにしてもよいし、ＰＶＤ法、ＣＶＤ法、ＡＬＤ法又は無電解めっき法によりシード層Ｓ２を形成後、そのまま、ＰＶＤ法、ＣＶＤ法、ＡＬＤ法又は無電解めっき法により金属層Ｍ２を形成するようにしてもよい。
なお、実施形態と同様に、酸化を抑制するために、シード層Ｓ２の形成から金属層Ｍ２の形成までを、真空雰囲気下又は還元雰囲気下で行うことが好ましい。また、実施形態と同様に、シード層Ｓ２及び金属層Ｍ２を形成した後は、アニール処理（熱処理）を行うことが好ましい。
（第３工程；図４Ｃ参照）
次に、金属層Ｍ２上に所望のパターンにマスクＨＭを形成する。マスクＨＭの材料は、例えば、窒化ケイ素材（Ｓｉ３Ｎ４）や、炭化ケイ素材（ＳｉＣ）、ＴＥＯＳなどの酸化ケイ素材（ＳｉＯ２）である。
（第４工程；図４Ｄ参照）
次に、ドライエッチングを行い、ビアホール１０１ｂ内にビア導体１０５と、ビア導体１０５に接続された配線１０４とを形成する。
（第５工程；図４Ｅ参照）
次に、層間絶縁層１０１及び配線１０４上に、層間絶縁層１０３を形成する。
（半導体製造装置２００による半導体装置１００の製造）
次に、半導体製造装置２００による半導体装置１００の製造について説明する。以下、図３及び図４Ａ，図４Ｂを参照して、半導体製造装置２００による半導体装置１００の製造について説明する。なお、以下の説明では、半導体製造装置２００に搬送される前のウェハＷ上には、半導体装置１００が図４Ａに示す状態まで製造されているものとする。
収納容器Ｃが半導体製造装置２００に搬送されてドアオープナ２１１Ａ〜２１１Ｃのいずれかに載置され、ドアオープナ２１１Ａ〜２１１Ｃにより収納容器Ｃの蓋がＯｐｅｎされる。次に、搬送ロボット２１２により収納容器ＣからウェハＷが取り出され、アライメント室２１３へ搬送される。アライメント室２１３では、ウェハＷのアライメントが行われる。
搬送ロボット２１２は、アライメント後のウェハＷをアライメント室２１３から取り出して、ロードロックチャンバ２２０Ａ（または２２０Ｂ）に搬送する。ウェハＷをロードロックチャンバ２２０Ａ（または２２０Ｂ）に搬送する際には、ロードロックチャンバ２２０Ａ（または２２０Ｂ）は、大気雰囲気とされている。
ウェハＷを搬入後、ロードロックチャンバ２２０Ａ（または２２０Ｂ）のゲートバルブＧＡ（またはＧＢ）がＣｌｏｓｅされる。その後、ロードロックチャンバ２２０Ａ（または２２０Ｂ）が真空引きされて真空雰囲気となる。
ロードロックチャンバ２２０Ａ（または２２０Ｂ）が真空雰囲気となった後、ゲートバルブＧ１（またはＧ２）がＯｐｅｎする。ウェハＷは、搬送ロボット２３１により、非酸化雰囲気、例えば、Ｈ２ガス又はＣＯガスにより還元雰囲気となっている搬送チャンバ２３０内へ搬入される。ウェハＷが搬送チャンバ２３０内へ搬入された後、ゲートバルブＧ１（またはＧ２）はＣｌｏｓｅされる。
次に、ゲートバルブＧ３がＯｐｅｎし、搬送ロボット２３１は、ウェハＷを処理チャンバ２４０Ａ内へ搬送する。ゲートバルブＧ３がＣｌｏｓｅした後、処理チャンバ２４０Ａでは、ヒータもしくはランプによりウェハＷを加熱して、ウェハＷ表面に吸着している水分や有機物が除去される。
次に、ゲートバルブＧ３がＯｐｅｎし、搬送ロボット２３１は、ウェハＷを搬送チャンバ２３０内へ搬入する。ゲートバルブＧ３がＣｌｏｓｅした後、ゲートバルブＧ４がＯｐｅｎし、搬送ロボット２３１は、ウェハＷを処理チャンバ２４０Ｂ内へ搬送する。処理チャンバ２４０Ｂでは、ビアホール１０１ｂを含む層間絶縁層１０１表面上にＮｉ又はＣｏを主成分とするシード層Ｓ２が形成される（図４Ｂ参照）。
次に、ゲートバルブＧ４がＯｐｅｎし、搬送ロボット２３１は、ウェハＷを搬送チャンバ２３０内へ搬入する。ゲートバルブＧ４がＣｌｏｓｅした後、ゲートバルブＧ５がＯｐｅｎし、搬送ロボット２３１は、ウェハＷを処理チャンバ２４０Ｃ内へ搬送する。処理チャンバ２４０Ｃでは、ビアホール１０１ｂを埋め込むようにして、シード層Ｓ２表面上にＮｉ又はＣｏを主成分とする金属層Ｍ２が形成される（図４Ｂ参照）。
次に、ゲートバルブＧ５がＯｐｅｎし、搬送ロボット２３１は、ウェハＷを搬送チャンバ２３０内へ搬入する。ゲートバルブＧ５がＣｌｏｓｅした後、ゲートバルブＧ６がＯｐｅｎし、搬送ロボット２３１は、ウェハＷを処理チャンバ２４０Ｄ内へ搬送する。処理チャンバ２４０Ｄでは、処理チャンバ２４０Ｂおよび２４０Ｃで成膜したシード層Ｓ２及び金属層Ｍ２のアニール処理が行われる。
次に、ゲートバルブＧ６がＯｐｅｎし、搬送ロボット２３１は、ウェハＷを搬送チャンバ２３０内へ搬入する。ゲートバルブＧ６がＣｌｏｓｅした後、ゲートバルブＧ１（またはＧ２）がＯｐｅｎし、搬送ロボット２３１は、ウェハＷをロードロックチャンバ２２０Ａ（または２２０Ｂ）へ搬入する。
ゲートバルブＧ１（またはＧ２）がＣｌｏｓｅした後、ロードロックチャンバ２２０Ａ（または２２０Ｂ）は、ＣＤＡもしくはＮ２によりベントされる。これにより、ロードロックチャンバ２２０Ａ（または２２０Ｂ）内は、真空雰囲気から大気雰囲気となる。次に、ゲートバルブＧＡ（またはＧＢ）がＯｐｅｎし、搬送ロボット２１２は、ウェハＷを収納容器Ｃ内へ収容する。
なお、収納容器Ｃ内のすべてのウェハＷの処理が終了すると、収納容器Ｃは、ＲＧＶ，ＯＨＶ，ＡＧＶ等の搬送手段（不図示）により他の装置、例えば、コーター装置、フォトリソ装置、デベロッパー装置、エッチング装置、ＣＶＤ装置（いずれも不図示）に搬送され、所望の形状にマスクＨＭが形成された後（図４Ｃ参照）、ドライエッチングが行われ、ビアホール１０１ｂ内にビア導体１０５と、ビア導体１０５に接続された配線１０４とが形成される（図４Ｄ参照）。その後、層間絶縁層１０１及び配線１０４上に層間絶縁層１０３が形成される（図４Ｅ参照）。
以上のように、この実施形態の変形例では、サブトラクティブ法により、半導体装置１００を製造しているので、ダマシン法に比べて配線１０４を構成するＮｉ又はＣｏのグレインサイズが大きくなる。これは、ダマシン法では予め形成されたトレンチの中に配線材料を埋め込むため、配線材料の結晶成長がトレンチの幅に依存する（空間的制限を受ける）のに対して、サブトラクティブ法ではこのような空間的制限が無く、アニール時における配線材料の結晶成長が妨げられないためである。結晶成長が促進されて、結晶粒界が少なくなると、粒界で発生する電子散乱も少なくなる。このため、配線の抵抗がさらに低くなることが期待できる。また、ＥＭ耐性がさらに向上することが期待できる。さらに、層間絶縁層１０３に配線１０４を埋め込むためのトレンチ（溝）を形成する必要がないので層間絶縁層１０３へのプラズマダメージを低減することができる。その他の効果は、実施形態に係る半導体装置１００と同じである。
（その他の実施形態）
以上、本発明の実施形態について説明したが、本発明は、上記実施形態に限定されるものではなく、各種の変形が可能であることは勿論である。図３を参照して説明した半導体製造装置２００では、各処理チャンバ内の圧力が大気圧よりも低い真空装置を想定していたため、シード層Ｓ２を形成する処理チャンバ２４０ＢをＰＶＤチャンバ又はＡＬＤチャンバとし、金属層Ｍ２を形成する処理チャンバ２４０ＣをＣＶＤチャンバとしているが、この限りではない。
無電解めっき装置と電解めっき装置を接続して、無電解めっき装置でシード層Ｓ２を形成した後、電解めっき装置で金属層Ｍ２を形成してもよい。また、既に述べたように、ＰＶＤ法、ＡＬＤ法又は無電解めっき法によりシード層Ｓ２を形成した後、ＣＶＤ法又は電解めっき法により金属層Ｍ２を形成するようにしてもよい。なお、上記変更を行う場合も、シード層Ｓ２の形成から金属層Ｍ２を形成するまでを非酸化雰囲気下で行われるように構成することが好ましい。
なお、配線の幅と高さの両方が１５ｎｍを超える部分については、従来技術のＣｕ配線を用いることが好ましい。Ｎｉ又はＣｏを主成分とする配線においては、主成分のＮｉ又はＣｏ以外の含有元素として、今回検討対象としたＭｏやＷ、Ｃｕの他に、不動態被膜を形成しうる元素、例えばＡｌ、Ｆｅ、Ｃｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｎ、Ｍｇが挙げられる。
なお、ＮｉとＣｏからなる合金を用いてもよく、その場合のＮｉとＣｏの含有比率は、０〜１００％の間で適宜選択可能である。つまり、ＮｉｘＣｏ１−ｘとした場合、ｘのとり得る値は、０〜１である。ｘ＝０のときは、Ｎｉが０％でＣｏが１００％となり、ｘ＝０．５のときは、ＮｉもＣｏも５０％となり、ｘ＝１のときは、Ｎｉが１００％でＣｏが０％となる。
また、Ｎｉ又はＣｏは、（強）磁性体であり、Ｃｕに比べて比透磁率が高い。このため、配線間の距離が近いと配線間のクロストークが問題となることが考えられる。クロストークが問題となる場合、配線を形成するＮｉ又はＣｏのグレインサイズを小さくすることが考えられる。グレインサイズを小さくすることで、Ｎｉ又はＣｏの磁化が抑制されるため、配線間のクロストークが抑制されることが期待できる。
この場合、例えば、金属膜Ｍ２（図２Ｂ、図４Ｂ参照）が微結晶状態又はアモルファス（非晶質）となるようにＮｉ又はＣｏを堆積させる。このような方法として、例えば、Ｎｉ又はＣｏを堆積させる際に、Ｓｉ（珪素）やＢ（ホウ素）を添加することが考えられる。Ｓｉ（珪素）やＢ（ホウ素）は、Glass Forming Atomと呼ばれ、ＮｉやＣｏとは大きさの異なる原子を添加することで、Ｎｉ又はＣｏが結晶化するのを抑制することができる。
また、磁場の中でＮｉ又はＣｏを堆積させることも考えられる。磁場の中でＮｉ又はＣｏを堆積させることで、堆積したＮｉ又はＣｏの磁化の方向が揃うことが期待できる。なお、この場合、磁化の方向が、配線の長手方向に対して平行となるように磁場を形成する。磁化の方向が配線の長手方向に対して平行に揃っている場合、クロストークの影響が低減されることが期待できる。また、動作周波数の高い（例えば１ＭＨｚ以上）デバイスの配線にＮｉ又はＣｏを用いるようにしてもよい。比透磁率が高い材料を使用しても、動作周波数が高い場合には、磁化の影響が小さくなるためである。例えば、ＮｉとＣｏの比透磁率は、それぞれ６００μr、２５０μrであるが、スネーク（Ｓｎｏｅｋ）の限界線によれば、比透磁率が数１００μr程度の場合、周波数が１ＭＨｚくらいになると透磁率が急減することが知られている。なお、スネークの限界線とは、物性によって決まる特定の周波数付近で損失の急増を伴いながら透磁率が急減する現象のことをいい、この周波数は透磁率が高いほど低い周波数となり、一般に透磁率と限界周波数の積が一定となる。（セラミックス 42(2007)p460 より引用）。
次に、実施例を挙げて、本発明をより詳細に説明する。発明者らは、膜厚の異なる複数の金属膜を、室温でのスパッタ法により、それぞれ異なる材料（Ｃｕ、Ｃｏ、Ｍｏ、Ｗ、Ｎｉ）で、ＴＥＯＳ（４５０ｎｍ）／Ｓｉ基板の上に形成し、そのシート抵抗（表面抵抗率）を４端子法により測定した。なお、膜厚は、ＸＲＦ（X-ray Fluorescence Analysis）及びＴＥＭ（Transmission Electron Microscope）を用いて測定した。得られたシート抵抗と膜厚から各金属膜の抵抗率を算出した。Ｃｕに代わる材料として、Ｃｏ、Ｍｏ、Ｗ、Ｎｉを選択した理由は、１）バルクにおける抵抗率が低いこと、２）ＥＭ耐性の一つの指標として融点が高いこと、３）化学的安定性が高い（酸化耐性が高い、もしくは表面が不動態化すること）こと、の３つである。以下、各実施例について説明する。
（実施例１）
Ｃｕ、Ｃｏ、Ｍｏ、Ｗ、Ｎｉのそれぞれについて、膜厚の異なる複数の金属膜を形成した後、各金属膜の膜厚及び抵抗を測定した。膜厚は、ＸＲＦを用いて測定した。
図５は、実施例１の膜厚及び抵抗率の測定結果を示した図である。なお、縦軸に抵抗率（μΩｃｍ）、横軸に膜厚（ｎｍ）を示した。図５に示すように、膜厚が１５ｎｍよりも厚い領域では、Ｎｉの抵抗率がＣｕの抵抗率よりも高いが、膜厚が１５ｎｍ以下の領域では、Ｎｉの抵抗率が、Ｃｕの抵抗率よりも低いことがわかる。
（実施例２）
Ｃｕ、Ｃｏ、Ｍｏ、Ｗ、Ｎｉのそれぞれについて、膜厚の異なる複数の金属膜を形成した後、還元雰囲気下において４００℃、３０分（間）のアニール処理を行った。なお、アニール処理は、水素（Ｈ２）ガスを３％含んだ窒素（Ｎ２）ガスを用いて還元雰囲気を形成した状態で行った。アニール処理後、各金属膜の膜厚及び抵抗を測定した。膜厚は、ＸＲＦを用いて測定した。
図６は、実施例２の膜厚及び抵抗率の測定結果を示した図である。なお、縦軸に抵抗率（μΩｃｍ）、横軸に膜厚（ｎｍ）を示した。なお、この実施例２では、Ｃｕの抵抗率を４端子法にて測定することはできなかった。これは、アニール処理によりＣｕが凝集し（Ｃｕの融点は、ＮｉやＣｏに比べて低い）、Ｃｕが薄膜の状態を保てなかったためと考えられる。このため、図６には、アニール処理をしていないＣｕの膜厚と抵抗率を比較のために示した。
図６に示すように、アニール処理をした場合、Ｃｏ、Ｍｏ、Ｗ、Ｎｉの抵抗率が全体として低くなることがわかる。例えば、膜厚が１５ｎｍより厚い領域では、Ｎｉの抵抗率がＣｕの抵抗率と略同じとなり、膜厚が１５ｎｍ以下の領域では、Ｎｉの抵抗率がＣｕの抵抗率よりもさらに低いことがわかる。また、Ｃｏについても、膜厚が１５ｎｍ以下の領域では、Ｃｕの抵抗率よりもＣｏの抵抗率が低いことがわかる。
（実施例３）
Ｃｕ、Ｃｏ、Ｍｏ、Ｎｉのそれぞれについて、膜厚の異なる複数の金属膜を形成した後、各金属膜の膜厚及び抵抗を測定した。膜厚は、ＴＥＭを用いて測定した。
図７は、実施例３の膜厚及び抵抗率の測定結果を示した図である。なお、縦軸に抵抗率（μΩｃｍ）、横軸に膜厚（ｎｍ）を示した。図７に示すように、膜厚が２４ｎｍ以下の領域では、Ｎｉの抵抗率が、Ｃｕの抵抗率よりも低いことがわかる。また、Ｃｏについても、膜厚が１５ｎｍ以下の領域では、Ｃｏの抵抗率がＣｕの抵抗率と略同等になることがわかる。
（考察結果）
上記実施例１〜３の結果から、線幅又は高さの少なくとも一方が１５ｎｍ以下の配線に使用する材料として、Ｃｕ、Ｗ、ＭｏよりもＮｉ又はＣｏ（アニール処理有）の方が優れていることがわかった。今回の結果の理由としては、グレインサイズがＣｕ、Ｗ、ＭｏよりもＮｉ、Ｃｏの方が大きかった可能性、グレインの配向性がＣｕ、Ｗ、ＭｏよりもＮｉ、Ｃｏの方が揃っていた可能性、Ｎｉ、Ｃｏにおいては不動態被膜の形成により内部酸化が抑制された可能性が考えられる。今回の実験は、実際に配線を形成しておこなったものではなく、金属の薄膜を用いて実験したものであるが、薄膜で抵抗上昇する要因は、表面や界面の影響が薄膜化に伴って相対的に強くなり、電子の散乱が増加することであり、これは微細配線における抵抗上昇の要因と同じである。
１００…半導体装置、１０１，１０３…層間絶縁層、１０１ｂ…ビアホール、１０２，１０４…配線、１０３ａ…トレンチ、１０３ｂ…ビアホール、１０５…ビア導体、２００…半導体製造装置、２１０…ローダモジュール、２１１Ａ-２１１Ｃ…ドアオープナ、２２０Ａ，２２０Ｂ…ロードロックチャンバ、２１２…搬送ロボット、２１３…アライメント室、２３０…搬送チャンバ、２３１…搬送ロボット、２４０Ａ-２４０Ｄ…処理チャンバ、２５０…制御装置、Ｃ…収納容器、Ｄ…外径、Ｇ１〜Ｇ６…ゲートバルブ、ＧＡ，ＧＢ…ゲートバルブ、Ｈ１，Ｈ２…高さ、ＨＭ…マスク、Ｍ２…金属層、Ｓ１，Ｓ２…シード層、Ｗ…半導体基板（ウェハ）、Ｗ１，Ｗ２…幅。

Claims (14)

  1. 絶縁層及び配線層を備えた半導体装置であって、
    前記配線層は、
    配線の線幅又は高さの少なくとも一方が１５ｎｍ以下であり、Ｎｉ又はＣｏからなる配線を有し、前記配線層の配線のうち線幅及び高さが１５ｎｍを超える配線は、Ｃｕを主成分とする金属からなることを特徴とする半導体装置。
  2. 前記絶縁層を介して複数の前記配線層が積層され、
    前記配線層の配線を接続するビア導体をさらに備え、
    前記ビア導体は、直径が１５ｎｍ以下であり、Ｎｉ又はＣｏからなることを特徴とする請求項１に記載の半導体装置。
  3. 前記Ｎｉ又は前記Ｃｏの平均グレインサイズが、１５ｎｍ以上であることを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 絶縁層及び配線層を備えた半導体装置の製造方法であって、
    前記絶縁層の表面に、線幅又は高さの少なくとも一方が１５ｎｍ以下であり、Ｎｉ又はＣｏからなる配線と、線幅及び高さが１５ｎｍを超えＣｕを主成分とする金属からなる配線と、を有する前記配線層を形成する工程を有することを特徴とする半導体装置の製造方法。
  5. 前記配線層は、
    非酸化雰囲気中で形成することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記非酸化雰囲気は、
    真空雰囲気又は還元雰囲気であることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記配線層を熱処理する工程をさらに有することを特徴とする請求項４乃至請求項６のいずれかに記載の半導体装置の製造方法。
  8. 前記熱処理は、ＲＴＰ処理、レーザアニール処理、又はＬＥＤによる加熱処理であることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記熱処理は、枚葉式のアニール装置で行うことを特徴とする請求項７又は請求項８に記載の半導体装置の製造方法。
  10. 前記配線層を形成する工程の前に、
    加熱により前記絶縁層のデガス処理を行う工程をさらに有することを特徴とする請求項４乃至請求項９のいずれかに記載の半導体装置の製造方法。
  11. 前記絶縁層を選択的にエッチングして凹部を形成する工程と、
    前記凹部を含む前記絶縁層の表面に、Ｎｉ又はＣｏからなる金属層を形成する工程と、
    前記凹部を除く前記絶縁層の表面に形成された前記金属層を除去して、前記配線を形成する工程と、
    を有することを特徴とする請求項４乃至請求項１０のいずれかに記載の半導体装置の製造方法。
  12. 前記絶縁層の表面に、Ｎｉ又はＣｏからなる金属層を形成する工程と、
    前記金属層を選択的にエッチングして前記配線を形成する工程と、
    を有することを特徴とする請求項４乃至請求項１０のいずれかに記載の半導体装置の製造方法。
  13. 前記金属層を形成する工程は、
    前記絶縁層の表面に、Ｎｉ又はＣｏからなるシード層を形成する工程と、
    前記シード層上にＮｉ又はＣｏからなる前記金属層を成長させる工程と、
    を有することを特徴とする請求項１１又は請求項１２に記載の半導体装置の製造方法。
  14. 前記配線は、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法、電解めっき法、又は無電解めっき法、超臨界ＣＯ２成膜法、もしくはこれらの組み合わせにより形成されることを特徴とする請求項４乃至請求項１３のいずれかに記載の半導体装置の製造方法。
JP2012051271A 2012-03-08 2012-03-08 半導体装置、半導体装置の製造方法、半導体製造装置 Active JP6360276B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2012051271A JP6360276B2 (ja) 2012-03-08 2012-03-08 半導体装置、半導体装置の製造方法、半導体製造装置
KR1020147025192A KR101955062B1 (ko) 2012-03-08 2013-02-13 반도체 장치, 반도체 장치의 제조 방법, 반도체 제조 장치
PCT/JP2013/000765 WO2013132749A1 (ja) 2012-03-08 2013-02-13 半導体装置、半導体装置の製造方法、半導体製造装置
TW102107974A TWI670821B (zh) 2012-03-08 2013-03-07 半導體裝置、半導體裝置之製造方法
US14/478,436 US20140374904A1 (en) 2012-03-08 2014-09-05 Semiconductor device, semiconductor device manufacturing method, and semiconductor manufacturing apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012051271A JP6360276B2 (ja) 2012-03-08 2012-03-08 半導体装置、半導体装置の製造方法、半導体製造装置

Publications (2)

Publication Number Publication Date
JP2013187350A JP2013187350A (ja) 2013-09-19
JP6360276B2 true JP6360276B2 (ja) 2018-07-18

Family

ID=49116245

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012051271A Active JP6360276B2 (ja) 2012-03-08 2012-03-08 半導体装置、半導体装置の製造方法、半導体製造装置

Country Status (5)

Country Link
US (1) US20140374904A1 (ja)
JP (1) JP6360276B2 (ja)
KR (1) KR101955062B1 (ja)
TW (1) TWI670821B (ja)
WO (1) WO2013132749A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9997457B2 (en) * 2013-12-20 2018-06-12 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US9349686B2 (en) * 2014-03-12 2016-05-24 Qualcomm Incorporated Reduced height M1 metal lines for local on-chip routing
US20150263272A1 (en) * 2014-03-13 2015-09-17 Kazuhiro Tomioka Manufacturing method of magnetic memory device and manufacturing apparatus of magnetic memory device
US9318439B2 (en) 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method thereof
JP5835534B1 (ja) 2014-04-10 2015-12-24 三菱瓦斯化学株式会社 半導体素子の洗浄用液体組成物、および半導体素子の洗浄方法
KR20220031134A (ko) * 2014-06-16 2022-03-11 인텔 코포레이션 금속 인터커넥트의 시임 치유
EP3167449A4 (en) 2014-07-07 2018-02-28 Intel Corporation Spin-transfer torque memory (sttm) devices having magnetic contacts
WO2016189643A1 (ja) * 2015-05-26 2016-12-01 三菱電機株式会社 半導体装置の製造方法
US9472502B1 (en) * 2015-07-14 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Cobalt interconnect techniques
TWI705132B (zh) 2015-10-08 2020-09-21 日商三菱瓦斯化學股份有限公司 半導體元件之洗淨用液體組成物、半導體元件之洗淨方法及半導體元件之製造方法
TWI816635B (zh) 2015-10-15 2023-10-01 日商三菱瓦斯化學股份有限公司 半導體元件之洗淨用液體組成物、半導體元件之洗淨方法及半導體元件之製造方法
CN106653678A (zh) * 2015-11-03 2017-05-10 中芯国际集成电路制造(上海)有限公司 导电插塞结构及其形成方法
JP6723128B2 (ja) 2016-09-27 2020-07-15 東京エレクトロン株式会社 ニッケル配線の製造方法
US10763207B2 (en) 2017-11-21 2020-09-01 Samsung Electronics Co., Ltd. Interconnects having long grains and methods of manufacturing the same
WO2022144987A1 (ja) * 2020-12-28 2022-07-07 株式会社荏原製作所 めっき装置、およびめっき装置の動作制御方法
JP2023042349A (ja) * 2021-09-14 2023-03-27 株式会社東芝 半導体装置の製造方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04134827A (ja) * 1990-09-27 1992-05-08 Toshiba Corp 半導体装置の製造方法
JPH10242081A (ja) * 1996-12-26 1998-09-11 Sony Corp 半導体装置の製造方法
JP3436132B2 (ja) * 1998-05-13 2003-08-11 セイコーエプソン株式会社 半導体装置
KR100351237B1 (ko) * 1998-12-29 2002-11-18 주식회사 하이닉스반도체 반도체소자의구리금속배선형성장치및이를이용한구리금속배선형성방법
EP1280193B1 (en) * 2000-05-02 2011-06-29 JGC Catalysts and Chemicals Ltd. Method of manufacturing integrated circuit, and substrate with integrated circuit formed by the method of manufacturing integrated circuit
US7301199B2 (en) * 2000-08-22 2007-11-27 President And Fellows Of Harvard College Nanoscale wires and related devices
JP2002270690A (ja) * 2002-02-07 2002-09-20 Nec Corp 半導体装置における配線構造
CN100517422C (zh) * 2002-03-07 2009-07-22 三洋电机株式会社 配线结构、其制造方法、以及光学设备
JP2003264192A (ja) * 2002-03-07 2003-09-19 Sanyo Electric Co Ltd 配線構造、その製造方法、および光学装置
JP2003303880A (ja) * 2002-04-10 2003-10-24 Nec Corp 積層層間絶縁膜構造を利用した配線構造およびその製造方法
JP4124432B2 (ja) * 2002-10-31 2008-07-23 独立行政法人科学技術振興機構 ナノサイズの金属コバルト微粒子の電解析出方法
WO2004053971A1 (ja) * 2002-12-09 2004-06-24 Nec Corporation 配線用銅合金、半導体装置、配線の形成方法及び半導体装置の製造方法
JP3811473B2 (ja) * 2003-02-25 2006-08-23 富士通株式会社 半導体装置
JP3840198B2 (ja) * 2003-04-28 2006-11-01 株式会社東芝 半導体装置およびその製造方法
JP2006024587A (ja) * 2004-07-06 2006-01-26 Renesas Technology Corp 半導体装置の製造方法
US7259463B2 (en) * 2004-12-03 2007-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Damascene interconnect structure with cap layer
WO2008013516A2 (en) * 2005-05-13 2008-01-31 Cambrios Technologies Corp. Seed layers, cap layers, and thin films and methods of making thereof
EP1922759B8 (en) * 2005-08-12 2012-09-05 Cambrios Technologies Corporation Nanowires-based transparent conductors
JP5031313B2 (ja) * 2005-11-01 2012-09-19 シャープ株式会社 外部環境ナノワイヤセンサおよび外部環境ナノワイヤセンサの製造方法
TWI315560B (en) * 2006-09-19 2009-10-01 Nat Univ Tsing Hua Interconnection structure and manufacturing method thereof
US20080315430A1 (en) * 2007-06-22 2008-12-25 Qimonda Ag Nanowire vias
JP2009038114A (ja) * 2007-07-31 2009-02-19 Fujitsu Ltd 半導体集積回路の設計方法，設計装置および製造方法
US7843063B2 (en) * 2008-02-14 2010-11-30 International Business Machines Corporation Microstructure modification in copper interconnect structure
US7834457B2 (en) * 2008-02-28 2010-11-16 International Business Machines Corporation Bilayer metal capping layer for interconnect applications
JP5582727B2 (ja) * 2009-01-19 2014-09-03 株式会社東芝 半導体装置の製造方法及び半導体装置
US7956463B2 (en) * 2009-09-16 2011-06-07 International Business Machines Corporation Large grain size conductive structure for narrow interconnect openings
JP2011134885A (ja) * 2009-12-24 2011-07-07 Panasonic Corp 半導体装置およびその製造方法
JP2011216867A (ja) * 2010-03-17 2011-10-27 Tokyo Electron Ltd 薄膜の形成方法
US8431486B2 (en) * 2010-08-10 2013-04-30 International Business Machines Corporation Interconnect structure for improved time dependent dielectric breakdown
US8617982B2 (en) * 2010-10-05 2013-12-31 Novellus Systems, Inc. Subtractive patterning to define circuit components
US20120217453A1 (en) * 2011-02-28 2012-08-30 Nthdegree Technologies Worldwide Inc. Metallic Nanofiber Ink, Substantially Transparent Conductor, and Fabrication Method
US8772938B2 (en) * 2012-12-04 2014-07-08 Intel Corporation Semiconductor interconnect structures

Also Published As

Publication number Publication date
KR20140141586A (ko) 2014-12-10
TW201347129A (zh) 2013-11-16
WO2013132749A1 (ja) 2013-09-12
JP2013187350A (ja) 2013-09-19
TWI670821B (zh) 2019-09-01
US20140374904A1 (en) 2014-12-25
KR101955062B1 (ko) 2019-03-06

Similar Documents

Publication Publication Date Title
JP6360276B2 (ja) 半導体装置、半導体装置の製造方法、半導体製造装置
JP7066929B2 (ja) インターコネクトのためのルテニウムメタルによるフィーチャ充填
US9136132B2 (en) Manganese metal film forming method, processing system, electronic device manufacturing method and electronic device
JP5429078B2 (ja) 成膜方法及び処理システム
US20150126027A1 (en) Method for manufacturing semiconductor device
JP6030439B2 (ja) マンガン含有膜の形成方法、処理システム、および電子デバイスの製造方法
TWI470679B (zh) Semiconductor device manufacturing method
TW200952081A (en) Semiconductor device manufacturing method, semiconductor manufacturing apparatus and storage medium
KR100396891B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP2014236192A (ja) 酸化マンガン膜の形成方法
KR101730229B1 (ko) 루테늄막의 성막 방법 및 성막 장치와 반도체 장치의 제조 방법
US7939421B2 (en) Method for fabricating integrated circuit structures
US8852674B2 (en) Method for segregating the alloying elements and reducing the residue resistivity of copper alloy layers
KR20100024416A (ko) 성막 방법 및 처리 시스템
US7981793B2 (en) Method of forming a metal directly on a conductive barrier layer by electrochemical deposition using an oxygen-depleted ambient
TW201923147A (zh) 用於beol 互連的ald 銅與高溫pvd 銅沉積的集成
WO2013125449A1 (ja) 半導体装置の製造方法、記憶媒体及び半導体装置
KR101757037B1 (ko) 구리 배선을 가진 기판을 구비하는 반도체 장치의 제조 방법
US7344979B2 (en) High pressure treatment for improved grain growth and void reduction
KR102059324B1 (ko) Cu막의 형성 방법
JP2018117065A (ja) 金属膜の埋め込み方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150428

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160531

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20161122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180309

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180622

R150 Certificate of patent or registration of utility model

Ref document number: 6360276

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250