JP2011134885A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】研磨時にバリア膜が溶解することを抑制することができるような半導体装置及びその製造装置を提供する。
【解決手段】半導体基板上に形成された、溝１０９を有する絶縁膜１０７と、溝１０９に形成された第１のバリア膜１１１と第２のバリア膜１１２とを有する配線１１５とを備えている。第１のバリア膜１１１は、溝１０９の側壁及び底面上に形成され、第２のバリア膜１１２は、第１のバリア膜１１１を覆うように溝１０９に形成されている。さらに、第２のバリア膜１１２は、配線１１５の上面よりも下側に形成されている。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。

近年、半導体装置の微細化に伴い、配線溝や接続ビアの寸法が縮小し、金属膜の埋め込みが困難になってきている。

そこで、特許文献１に示されているように、銅（Ｃｕ）との濡れ性が高く、微細配線の埋め込みを可能にするルテニウム（Ｒｕ）やコバルト（Ｃｏ）等のバリア材料が広く検討されている。特許文献１に示されている半導体装置について、図５を用いて説明する。

図５に示すように、特許文献１は、半導体基板１２の上に複数の絶縁膜１６、１８〜２０を形成する工程と、これら絶縁膜に凹部を形成する工程と、自己形成バリア膜２１０を形成する工程と、自己形成バリア膜の上にＲｕ及びＣｏの少なくとも１つからなる導電膜２１１を形成する工程と、導電膜の上に配線材料膜２１を堆積させる工程と、配線材料膜を平坦化して配線構造を形成する工程とを備えた半導体装置１０の製造方法を開示している。

特開２００９−１４７１３７号公報

しかしながら、特許文献１の技術には、以下のような問題があることを発明者は見出した。すなわち、図６（ａ）のような状態から、余剰な自己形成バリア膜５０１、導電膜５０２および配線材料５０３を研磨して凹部内に配線を形成すると、図６（ｂ）のような構造となってしまう。つまり、図６（ｂ）に示すように凹部内の導電膜５０２が溶出し、スリット（空隙）５０４が発生してしまう。よって、半導体装置の製造歩留まりの低下や、Ｓｔｒｅｓｓ Ｍｉｇｒａｔｉｏｎ（ＳＭ）やＥｌｅｃｔｒｏ Ｍｉｇｒａｔｉｏｎ（ＥＭ）と言った信頼性の劣化を招いてしまう。

以上に鑑み、本発明は、導電膜の溶出を抑制することで、微細配線への埋め込みを実現し、半導体装置の製造歩留まりと信頼性とを向上できるようにすることを目的とする

上記の課題を解決するために、本発明に係る半導体装置は、半導体基板上に形成された、溝を有する絶縁膜と、溝に形成された第１のバリア膜と第２のバリア膜とを有する配線とを備え、第１のバリア膜は溝の側壁及び底面上に形成され、第２のバリア膜は第１のバリア膜を覆うように溝に形成され、かつ、配線の上面よりも下側に形成されている。

また、第２のバリア膜は、配線の底部にのみ形成されていてもよい。

また、溝には、配線と接続するビアホールが形成されており、ビアホールには、第１のバリア膜と第２のバリア膜とを有するビアが形成されており、第２のバリア膜は、ビアホールの側壁及び底面上にのみ形成されていてもよい。

また、第２のバリア膜を構成する元素の主成分は、コバルト（Ｃｏ）であることが好ましい。

また、配線を構成する元素の主成分は、銅（Ｃｕ）であることが好ましい。

本発明に係る半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程（ａ）と、絶縁膜に溝を形成する工程（ｂ）と、溝を含む絶縁膜の表面に第１のバリア膜を形成する工程（ｃ）と、第１のバリア膜の表面に第２のバリア膜を形成する工程（ｄ）と、溝の上側及び絶縁膜の上側に形成された第２のバリア膜を除去する工程（ｅ）と、溝に金属膜を埋め込む工程（ｆ）と、第２のバリア膜が露出しないように金属膜と第１のバリア膜とを除去する工程（ｇ）とを備えている。

また、工程（ｂ）において形成される溝は配線溝であり、工程（ｅ）において、第２のバリア膜が配線の底部にのみ形成されるように、第２のバリア膜が除去されてもよい。

また、工程（ｂ）において形成される溝は、配線溝と該配線溝と接続されるビアホールとであり、工程（ｅ）において、第２のバリア膜がビアホールの側壁及び底面にのみ形成されるように、第２のバリア膜が除去されてもよい。

また、第２のバリア膜を構成する元素の主成分が、コバルト（Ｃｏ）であることが好ましい。

また、金属膜を構成する元素の主成分は銅（Ｃｕ）であることが好ましい。

また、工程（ｅ）において、第２のバリア膜の除去は、酸性の薬液を用いた洗浄処理によって行うことが好ましい。

また、工程（ｅ）において、第２のバリア膜の除去は、リスパッタによって行うことが好ましい。

また、本発明の半導体装置の製造方法は、工程（ｂ）と工程（ｃ）との間に、溝上部に角度を付け、該溝上部の開口部の幅を広げる工程（ｈ）をさらに備えていることが好ましい。

本発明に係る半導体装置の製造方法によると、Ｃｕの埋め込み性能が良好なバリア膜（特にＣｏ）を用いた際に、研磨時の溶解を抑制することができるため、微細配線への埋め込みを実現し、半導体装置の製造歩留まりや信頼性を向上することができる。

第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図 第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図 第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図 第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図 従来例に係る半導体装置の断面図 従来例に係る半導体装置の課題を説明するための図

（第１の実施形態）
まず、本発明の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。但し、以下に示す各図、種々の構成要素の形状、材料、寸法等はいずれも望ましい例を挙げるものであり、示した内容には限定されない。発明の趣旨を逸脱しない範囲であれば、記載内容に限定されることなく適宜変更可能である。また、他の変形例に記載の内容を矛盾の無い範囲で適宜組み合わせることも可能である。

まず、本実施形態に係る半導体装置について説明する。

図２（ｅ）に示すように、本実施形態に係る半導体装置は、複数の半導体素子が形成された、シリコン（Ｓｉ）からなる半導体基板（図示せず）の上に形成された第１構造と、第１構造の上に形成された第２構造と、第２構造の上に形成された第３構造とを有している。

ここで、第１構造は、第１の層間絶縁膜１０１と、第１の層間絶縁膜に形成された第１の配線１０５とを有している。

また、第２構造は、第１構造の上に形成された第１のライナ膜１０６と、第１のライナ膜１０６の上に形成された第２の層間絶縁膜１０７と、第２の層間絶縁膜１０７に形成された第１のビア１１６と、第２の層間絶縁膜１０７に形成され、第１のビア１１６と接続される第２の配線１１５とを有している。ここで、第２構造は、実質的に同様な構造が２層積層された積層構造となっている。尚、それぞれの配線構造の間には、ライナ膜が形成されていてもよい。

また、第３構造は、第２構造の上に形成された第２のライナ膜１１７と、第２のライナ膜１１７の上に形成された第４の層間絶縁膜１１８と、第４の層間絶縁膜１１８に形成された第２のビア１２５と、第４の層間絶縁膜１１８に形成され、第２のビア１２５と接続される第３の配線１２４とを有している。

ここで、第２構造中の第２の層間絶縁膜１０７は、第３構造中の第４の層間絶縁膜１１８よりも誘電率が低い絶縁膜を使用している。具体的には、ＳｉＯＣなどであり、空孔を多数有する絶縁膜から構成されていることが好ましい。また、空孔形成材料（ポロジェン）を含ませたＳｉＯＣ膜から空孔形成材料を脱離させることによって形成された絶縁膜から構成されていても構わない。一方、第４の層間絶縁膜１１８は、ＳｉＯ_２などから形成されている。従って、第２の層間絶縁膜１０７は、第４の層間絶縁膜１１８よりも空孔率が高く、誘電率が低い絶縁膜となっている。また、第４の層間絶縁膜１１８の方が、空孔率が低いので、第４の層間絶縁膜１１８の方が膜強度は高くなっている。また、第２構造中の配線同士の間隔は、第３構造中の配線同士の間隔よりも短い。

以上のように、高速動作や低消費電力を実現する必要性が高い、より下層の層間絶縁膜に誘電率が低い絶縁膜を使用している。また、高速動作や低消費電力をそれほど必要としていないより上層の層間絶縁膜に、誘電率のそれほど低くない絶縁膜を使用している。このような構成とすることで、より上層の層間絶縁膜に対して、低誘電率化のためのコストを低減することが出来るという効果がある。

ここで、本発明の第１の実施形態に係る半導体装置は、第２の配線１１５に形成されているバリア膜に特に特徴がある。具体的には、第２の配線１１５の側面及び底部には第１のバリア膜１１１と第２のバリア膜１１２とが積層された構造となっており、第２のバリア膜１１２は第２の配線表面に露出しておらず、上面よりも下方にのみ形成されている。

なお、図２（ｅ）においては、第２のバリア膜１１２は、配線形成用溝１０９の側壁にも形成されているが、底部にのみ形成されていても構わない。

次に、本発明の第１の実施形態に係る半導体装置の製造方法を、図１（ａ）〜図１（ｊ）及び図２（ａ）〜図２（ｅ）を用いて説明する。図１（ａ）〜図１（ｊ）及び図２（ａ）〜図２（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法の要部の工程順の断面構成を示している。

まず、図１（ａ）に示すように、例えば化学気相堆積（ＣＶＤ）法により、複数の半導体素子が形成された、シリコン（Ｓｉ）からなる半導体基板（図示せず）の上に、膜厚が約２００ｎｍのＳｉＯＣからなる第１の層間絶縁膜１０１を堆積する。続いて、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜１０１に、互いに間隔をおいた複数の第１の配線形成用溝１０２を形成する。ここで、第１の配線形成用溝１０２は例えば、幅５０ｎｍ、深さ１５０ｎｍで形成する。

次に、図１（ｂ）に示すように、スパッタ法及びめっき法により、第１の層間絶縁膜１０１の上に各第１の配線形成用溝１０２を含む全面にわたって、膜厚が約１０ｎｍのタンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜１０３及び銅などの導電膜１０４を順次堆積する。なお、本実施形態においては、バリア膜１０３にＴａ膜とＴａＮ膜との積層膜を用いたが、Ｔａ膜、Ｔｉ膜、Ｒｕ膜若しくはこれらの窒化膜や合金等の単層膜、あるいは積層膜を用いてもよい。また、第１の配線形成用溝１０２に埋め込む導電膜に銅（Ｃｕ）を用いたが、銅に限られず、銀（Ａｇ）若しくはアルミニウム（Ａｌ）又はこれらの合金等を用いてもよい。

次に、図１（ｃ）に示すように、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法により、第１の層間絶縁膜１０１の上の各第１の配線形成用溝１０２を除く領域に堆積されたバリア膜１０３及び銅などの導電膜１０４を除去することにより、各第１の配線形成用溝１０２にバリア膜１０３と銅膜１０４とからなる第１の配線１０５をそれぞれ形成する。

次に、図１（ｄ）に示すように、第１の層間絶縁膜１０１及び第１の配線１０５を含む全面にわたって、例えばＣＶＤ法により、膜厚が約５０ｎｍのＳｉＣＮからなる第１のライナ膜１０６を形成する。ここで、ライナ膜とは、配線内の材料が拡散するのを防ぐためなどに設けられる絶縁膜のことを言う。その後、第１のライナ膜１０６の上に、膜厚が約２００ｎｍのＳｉＯＣからなる第２の層間絶縁膜１０７を形成する。その後、第２の層間絶縁膜１０７の上に、膜厚が約１００ｎｍのＳｉＯ_２からなる第３の層間絶縁膜１０８を形成する。なお、ＳｉＯ_２からなる第３の層間絶縁膜１０８は、加工時のハードマスクとして用いる場合、ＳｉＯ_２やＳｉＯＣからなる絶縁膜上に、ＴｉＮやＴａＮといった金属膜を積層した膜を用いてもよい。

次に、図１（ｅ）に示すように、リソグラフィ法及びドライエッチング法により、第２の層間絶縁膜１０７と第３の層間絶縁膜１０８に第２の配線形成用溝１０９を形成する。続いて、リソグラフィ法及びドライエッチング法により、第１のライナ膜１０６と第２の層間絶縁膜１０７に第１の配線１０５と接続する第１のビア形成用ホール１１０を形成する。ここで、第２の配線形成用溝１０７は例えば、幅５０ｎｍ、深さ２００ｎｍで形成し、第１のビア形成用ホール１１０は、例えば直径５０ｎｍ、深さ１５０ｎｍで形成する。ここで、もし、第３の層間絶縁膜とその上に形成される金属膜がハードマスクとして用いられる場合には、ハードマスクを構成する金属膜は除去されることとなる。このようにして、配線形成用溝とビアホールから構成される溝が形成されることとなる。

次に、図１（ｆ）に示すように、スパッタ法により、第３の層間絶縁膜１０８の上に各第２の配線形成用溝１０９と第１のビア形成用ホール（ビアホール）１１０とを含む全面にわたって、膜厚が約８ｎｍのタンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなる第１のバリア膜１１１を堆積する。なお、本実施形態においては、第１のバリア膜１１１にＴａ膜とＴａＮ膜との積層膜を用いたが、Ｔａ膜、Ｔｉ膜、Ｒｕ膜若しくはこれらの窒化膜や合金等の単層膜、あるいは積層膜を用いてもよい。続いて、第１のバリア膜１１１上に全面にわたって、ＣＶＤ法により、膜厚が約２ｎｍのＣｏからなる第２のバリア膜１１２を堆積する。なお、本実施形態においては、ＣＶＤ法を用いて、第２のバリア膜１１２を堆積したが、スパッタ法を用いてもよい。

次に、図１（ｇ）に示すように、ＨＦ溶液を用いたウェットエッチング法により、第２の配線形成用溝１０９間の上部および第２の配線形成用溝１０９内部の上側（上部）に形成された第２のバリア膜１１２を除去する。なお、本実施形態おいては、ＨＦ溶液を用いたが、Ｈ_２ＳＯ_４、ＨＣｌ、ＨＰＭ又はＳＰＭなどの酸性の溶液を用いてもよい。さらに、本実施形態においては、ウェットエッチング法を用いたが、スパッタ装置を用いて、Ａｒガスでリスパッタを行い除去してもよい。この場合、第２のバリア膜１１２をスパッタ装置で堆積した後に、同一の装置内で第２のバリア膜を除去することができる利点がある。

次に、図１（ｈ）に示すように、めっき法により、第３の層間絶縁膜１０８の上に各第２の配線形成用溝１０９と第１のビア形成用ホール１１０とを含む全面にわたって堆積した第１のバリア膜１１１と、第１のバリア膜１１１上に選択的に形成された第２のバリア膜１１２上に全面にわたって、銅膜などの導電膜１１４を堆積する。なお、第２の配線形成用溝１０９と第１のビア形成用ホール１１０に埋め込む導電膜に銅（Ｃｕ）を用いたが、銅に限らず、銀（Ａｇ）若しくはアルミニウム（Ａｌ）又はこれらの合金等を用いてもよい。ここで、第２のバリア膜１１２として堆積したＣｏは、銅（Ｃｕ）や銀（Ａｇ）、アルミニウム（Ａｌ）と合金化することなく、Ｃｏ層として残る。

次に、図１（ｉ）に示すように、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法により、第３の層間絶縁膜１０８の上の各第２の配線形成用溝１０９を除く領域に堆積された第１のバリア膜１１１と銅膜１１４及び第３の層間絶縁膜１０８とを除去し、さらに第２の層間絶縁膜１０７を約２０ｎｍ研磨することにより、各第２の配線形成用溝１０９と第１のビア形成用ホール１１０に第１のバリア膜１１１と第２のバリア膜１１２および銅膜１１４とからなる第２の配線１１５と第１のビア１１６をそれぞれ形成する。このとき、第２の配線１１５の上面には第２のバリア膜１１２は露出しておらず、上面よりも下方にのみ形成される。なお、本実施形態においては、第３の層間絶縁膜１０８を除去し、さらに第２の層間絶縁膜１０７を約２０ｎｍ研磨したが、第３の層間絶縁膜１０８の途中で研磨を終了してもよい。なお、第３の層間絶縁膜を除去すると、配線間比誘電率を低減することが可能となる。

この後、図１（ｄ）〜（ｉ）を繰り返すことにより、図１（ｊ）に示す３層の配線構造が形成される。なお、本実施形態においては、図１（ｄ）〜（ｉ）を繰り返すことにより、３層の配線構造を形成したが、層数はこれに限定されない。

次に、図２（ａ）に示すように、３層構造の全面にわたって、例えばＣＶＤ法により、膜厚が約６０ｎｍのＳｉＣＮからなる第２のライナ膜１１７を形成する。その後、第２のライナ膜１１７の上に、膜厚が約４００ｎｍのＳｉＯＣからなる第４の層間絶縁膜１１８を形成する。その後、第４の層間絶縁膜１１８の上に、膜厚が約１００ｎｍのＳｉＯ_２からなる第５の層間絶縁膜１１９を形成する。なお、本実施形態における、第２のライナ膜１１７には、ＳｉＣＮからなる膜を用いたが、ＳｉＮからなる膜を用いてもよい。

次に、図２（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、第４の層間絶縁膜１１８と第５の層間絶縁膜１１９に第３の配線形成用溝１２０を形成する。続いて、リソグラフィ法及びドライエッチング法により、第２のライナ膜１１７と第４の層間絶縁膜１１８に第２の配線１１５と接続する第２のビア形成用ホール１２１を形成する。ここで、第３の配線形成用溝１２０は例えば、幅１００ｎｍ、深さ３５０ｎｍで形成し、第２のビア形成用ホール１２１は例えば、直径５０ｎｍ、深さ２１０ｎｍで形成する。

次に、図２（ｃ）に示すように、スパッタ法及びめっき法により、第５の層間絶縁膜１１９の上に各第３の配線形成用溝１２０と第２のビア形成用ホール１２１とを含む全面にわたって、膜厚が約２０ｎｍのタンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜１２２及び銅などの導電膜１２３を順次堆積する。なお、本実施形態においては、バリア膜１２２にＴａ膜とＴａＮ膜との積層膜を用いたが、Ｔａ膜、Ｔｉ膜、Ｒｕ膜若しくはこれらの窒化膜や合金等の単層膜、あるいは積層膜を用いてもよい。また、第３の配線形成用溝１２０と第２のビア形成用ホール１２１に埋め込む導電膜に銅（Ｃｕ）を用いたが、銅に限られず、銀（Ａｇ）若しくはアルミニウム（Ａｌ）又はこれらの合金等を用いてもよい。

次に、図２（ｄ）に示すように、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法により、第５の層間絶縁膜１１９の上の各第３の配線形成用溝１２０を除く領域に堆積されたバリア膜１２２と銅膜１２３及び第５の層間絶縁膜１１９とを除去し、さらに第４の層間絶縁膜１１８を約２０ｎｍ研磨することにより、各第３の配線形成用溝１２０と第２のビア形成用ホール１２１にバリア膜１２２と銅膜１２３とからなる第３の配線１２４と第２のビア１２５をそれぞれ形成する。なお、本実施形態においては、第５の層間絶縁膜１１９を除去し、さらに第４の層間絶縁膜１１８を約２０ｎｍ研磨したが、第５の層間絶縁膜１１９の途中で研磨を終了してもよい。

この後、図２（ａ）〜（ｄ）を繰り返すことにより、図２（ｅ）に示す５層の配線構造が形成される。なお、本実施形態においては、図２（ａ）〜（ｄ）を繰り返すことにより、５層の配線構造を形成したが、層数はこれに限定されない。

なお、本実施形態においては、図１（ｃ）で示す配線の上に、図１（ｄ）〜（ｉ）の繰り返しにより形成された配線と、図２（ａ）〜（ｄ）の繰り返しにより形成された配線との２通りの配線を用いたが、配線の種類の数はこれに限定されない。

ここで、本発明の第１の実施形態に係る半導体装置の製造方法は、図１（ｇ）に示すように、第２のバリア膜１１２が第２の配線形成用溝１１３表面より下に位置するように形成することで、図１（ｉ）に対応する工程において、第２のバリア膜１１２がＣＭＰ時の加工表面に対して露出しないことに特に特徴がある。このようにすることで、銅膜１１４の研磨時に第２のバリア膜が溶出することを防止することができる。そのため、第２の配線１１５と第２の層間絶縁膜１０７との間に略スリット状の空隙が形成されるのを防ぐことができるという効果がある。

また、図１（ｇ）において、第２のバリア膜１１２は、配線形成用溝１０９の側壁にも形成されるようにしているが、側壁部は完全に除去し、底部にのみ形成されるようにしても構わない。

なお、第３構造の第３の配線１２４のバリア膜１２２に対しては、第２の配線１１５の第２のバリア膜１１２のように、配線溝上部を除去していない。これは、バリア膜１２２に含まれる主要な材料は、第２のバリア膜１１２に含まれる主要な材料よりもＣＭＰ研磨時に溶出しにくいからである。このような構成とすることにより、コスト面で有利になるという効果がある。なお、第３構造で用いられる配線のバリア膜に対しても、必要に応じて、第２構造で用いられる配線のバリア膜（研磨時に溶出しやすい材料を主成分に含むバリア膜）をさらに使用しても構わない。その際には、配線溝上部に形成されるバリア膜（研磨時に溶出しやすい材料を主成分に含むバリア膜）を一部除去することが好ましい。

（第１の実施形態の第１変形例）
第１の実施形態の第１変形例に係る半導体装置は、第２のバリア膜１１２が形成される位置が異なり、それ以外の構成は、同様である。第１の実施形態に係る半導体装置においては、第２の配線形成用溝１０９の底面及び下部側面に第２のバリア膜１１２を残しているが、本変形例においては残さない。具体的には、図３（ｄ）に示すように、第２の配線形成用溝１０９の底面及び下部側面の第２のバリア膜１１２は完全に除去し、第１のビア形成用ホール１１０中にのみ残している。

次に、本変形例に係る半導体装置の製造方法を、図３（ａ）〜図３（ｄ）を参照しながら説明する。図１（ａ）〜図１（ｆ）に対応する工程を行うことにより、図３（ａ）に示す構造を形成することができる。

次に、図３（ｂ）に示すように、ＨＦ溶液を用いたウェットエッチング法により、第２の配線形成用溝１０９間の側壁および底面に形成された第２のバリア膜１１２を除去する。なお、本変形例においては、ＨＦ溶液を用いたが、Ｈ_２ＳＯ_４、ＨＣｌ、ＨＰＭ、ＳＰＭなどの酸性の溶液を用いてもよい。さらに、本変形例においては、ウェットエッチング法を用いたが、スパッタ装置を用いて、Ａｒガスでリスパッタを行い除去してもよい。この場合、第２のバリア膜１１２をスパッタ装置で堆積後に、同じ装置内で第２のバリア膜を除去することができる利点がある。

以上の工程により、第２の配線形成用溝１０９の底面および下部側面の第２のバリア膜１１２は完全に除去し、第１のビア形成用ホール１１０中にのみ残すことが可能となる。

次に、図１（ｈ）及び図１（ｉ）と対応する工程を行うことにより、図３（ｃ）及び図３（ｄ）に示す構造をそれぞれ形成することが可能となる。

なお、図示していないが、本変形例においても第１の実施形態と同様に、複数の配線構造を形成することが可能である。

（第１の実施形態の第２変形例）
第１の実施形態の第２変形例に係る半導体装置は、第２の配線形成用溝１０９の上部の幅が下部の幅と比較して広くなるように角度がつけられている点が異なり、それ以外の構成は同様である。第１の実施形態に係る半導体装置においては、第２の配線形成用溝１０９の上部の幅と下部の幅がほぼ同じであるが、本変形例においては、配線形成用溝１０９の上部の幅が下部の幅と比較して広く、それに伴い、第２の配線１１５の上部の幅が下部の幅と比較して広くなる。なお、図４（ｆ）に示すように、最終的に配線上部の幅広部分を除去して配線上部の幅と配線下部の幅がほぼ同じようにしても構わない。

次に、本変形例に係る半導体装置の製造方法を、図４（ａ）〜図４（ｆ）を参照しながら説明する。図１（ａ）〜図１（ｄ）に対応する工程を行うことにより、図４（ａ）に示す構造を形成することができる。

次に、図４（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、第２の層間絶縁膜１０７と第３の層間絶縁膜１０８に第２の配線形成用溝１０９を形成する。続いて、リソグラフィ法及びドライエッチング法により、第１のライナ膜１０６と第２の層間絶縁膜１０７に第１の配線１０５と接続する第１のビア形成用ホール１１０を形成する。ここで、第２の配線形成用溝１０７は例えば、幅５０ｎｍ、深さ２００ｎｍで形成し、第１のビア形成用ホール１１０は例えば、直径５０ｎｍ、深さ１５０ｎｍで形成する。さらに、ドライエッチング法にて全面エッチングを行うことで、第２の配線形成用溝１０９の上部に角度をつける。このようにすることで、第２の配線形成用溝１０９の上部の幅が下部の幅と比較して広くなる。

次に、図４（ｃ）に示すように、スパッタ法により、第３の層間絶縁膜１０８の上に各第２の配線形成用溝１０９と第１のビア形成用ホール１１０とを含む全面にわたって、膜厚が約８ｎｍのタンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなる第１のバリア膜１１１を順次堆積する。なお、本変形例においては、第１のバリア膜１１１にＴａ膜とＴａＮ膜との積層膜を用いたが、Ｔａ膜、Ｔｉ膜、Ｒｕ膜若しくはこれらの窒化膜や合金等の単層膜、あるいは積層膜を用いてもよい。続いて、第１のバリア膜１１１上に全面にわたって、ＣＶＤ法により、膜厚が約２ｎｍのＣｏからなる第２のバリア膜１１２を堆積する。なお、本変形例においては、ＣＶＤ法を用いて、第２のバリア膜１１２を堆積したが、スパッタ法を用いてもよい。

次に、図４（ｄ）に示すように、ＨＦ溶液を用いたウェットエッチング法により、第２の配線形成用溝１０９間の上部および第２の配線形成用溝１０９内部の上側に形成された第２のバリア膜１１２を除去する。なお、本変形例おいては、ＨＦ溶液を用いたが、Ｈ_２ＳＯ_４、ＨＣｌ、ＨＰＭ又はＳＰＭなどの酸性の溶液を用いてもよい。さらに、本変形例においては、ウェットエッチング法を用いたが、スパッタ装置を用いて、Ａｒガスでリスパッタを行い除去してもよい。この場合、第２のバリア膜１１２をスパッタ装置で堆積後に、同じ装置内で第２のバリア膜１１２を除去することができる利点がある。ここで、図４（ｂ）の工程で第２の配線形成用溝１０９に角度を付ける（溝１０９の壁面を基板面に垂直な方向から傾ける）ことにより、第２のバリア膜１１２の上部の除去効率を上げることができる。

次に、図４（ｅ）に示すように、めっき法により、第３の層間絶縁膜１０８の上に各第２の配線形成用溝１０９と第１のビア形成用ホール１１０とを含む全面にわたって堆積した第１のバリア膜１１１と、第１のバリア膜１１１上に選択的に形成された第２のバリア膜１１２上に全面にわたって、銅膜１１４を堆積する。なお、第２の配線形成用溝１０９と第１のビア形成用ホール１１０に埋め込む導電膜に銅（Ｃｕ）を用いたが、銅に限らず、銀（Ａｇ）若しくはアルミニウム（Ａｌ）又はこれらの合金等を用いてもよい。ここで、第２のバリア膜１１２として堆積したＣｏは、銅（Ｃｕ）や銀（Ａｇ）、アルミニウム（Ａｌ）と合金化することなく、Ｃｏ層として残る。

次に、図４（ｆ）に示すように、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法により、第３の層間絶縁膜１０８の上の各第２の配線形成用溝１０９を除く領域に堆積された第１のバリア膜１１１と銅膜１１４及び第３の層間絶縁膜１０８とを除去し、さらに第２の層間絶縁膜１０７を約２０ｎｍ研磨することにより、各第２の配線形成用溝１０９と第１のビア形成用ホール１１０に第１のバリア膜１１１と第２のバリア膜１１２および銅膜１１４とからなる第２の配線１１５と第１のビア１１６をそれぞれ形成する。このとき、第２の配線１１５の上面には第２のバリア膜１１２は露出しておらず、第２の配線の上面よりも下方にのみ形成される。なお、本変形例においては、第３の層間絶縁膜１０８を除去し、さらに第２の層間絶縁膜１０７を約２０ｎｍ研磨したが、第３の層間絶縁膜１０８の途中で研磨を終了してもよい。

なお、図示していないが、本変形例においても第１の実施形態と同様に、複数の配線構造を形成することが可能である。

本変形例に係る半導体装置の製造方法によると、図４（ｂ）に示すように、第２の配線形成用溝１０９の上部幅が下部幅よりも広いテーパー形状となっているために、図４（ｄ）に対応する工程において、溝１０９上部に形成された第２のバリア膜１１２を容易に除去できるという効果がある。

以上のように、第１の実施形態及びその変形例に示した半導体装置および半導体装置の製造方法によると、バリア膜の研磨時における溶解を抑制することができるため、微細配線への埋め込みを実現し、半導体装置の製造歩留まりや信頼性を向上することができる。また、Ｃｕの埋め込み性能が良好なＣｏをバリア膜として用いた際に、本技術は特に有効である。

本発明は、微細で集積度の高い半導体装置を製造する方法等に有用である。

１０１ 第１の層間絶縁膜
１０２ 第１の配線形成用溝
１０３ バリア膜
１０４ 導電膜
１０５ 第１の配線
１０６ 第１のライナ膜
１０７ 第２の層間絶縁膜
１０８ 第３の層間絶縁膜
１０９ 第２の配線形成用溝
１１０ 第１のビア形成用ホール
１１１ 第１のバリア膜
１１２ 第２のバリア膜
１１３ 加工後の配線形成用溝
１１４ 導電膜
１１５ 第２の配線
１１６ 第１のビア
１１７ 第２のライナ膜
１１８ 第４の層間絶縁膜
１１９ 第５の層間絶縁膜
１２０ 第３の配線形成用溝
１２１ 第２のビア形成用ホール
１２２ バリア膜
１２３ 導電膜
１２４ 第３の配線
１２５ 第２のビア

Claims (13)

1. 半導体基板上に形成された、溝を有する絶縁膜と、
   前記溝に形成された、第１のバリア膜と第２のバリア膜とを有する配線とを備え、
   前記第１のバリア膜は、前記溝の側壁及び底面上に形成され、
   前記第２のバリア膜は、前記第１のバリア膜を覆うように前記溝に形成され、かつ、前記配線の上面よりも下側に形成されていることを特徴とする半導体装置。
2. 前記第２のバリア膜は、前記配線の底部にのみ形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記溝には、配線と接続するビアホールが形成されており、
   前記ビアホールには、前記第１のバリア膜と前記第２のバリア膜とを有するビアが形成されており、
   前記第２のバリア膜は、前記ビアホールの側壁及び底面上にのみ形成されていることを特徴とする請求項１に記載の半導体装置。
4. 前記第２のバリア膜を構成する元素の主成分は、コバルトであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記配線を構成する元素の主成分は、銅であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
6. 半導体基板の上に絶縁膜を形成する工程（ａ）と、
   前記絶縁膜に溝を形成する工程（ｂ）と、
   前記溝を含む前記絶縁膜の表面に第１のバリア膜を形成する工程（ｃ）と、
   前記第１のバリア膜の表面に第２のバリア膜を形成する工程（ｄ）と、
   前記溝の上側及び前記絶縁膜の上側に形成された第２のバリア膜を除去する工程（ｅ）と、
   前記溝に導電膜を埋め込む工程（ｆ）と、
   前記第２のバリア膜が露出しないように、前記金属膜と前記第１のバリア膜とを除去する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
7. 前記工程（ｂ）において形成される溝は配線溝であり、
   前記工程（ｅ）において、前記第２のバリア膜が前記配線の底部にのみ形成されるように、前記第２のバリア膜が除去されることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記工程（ｂ）において形成される溝は、配線溝と前記配線溝と接続されるビアホールとであり、
   前記工程（ｅ）において、前記第２のバリア膜が前記ビアホールの側壁及び底面上にのみ形成されるように、前記第２のバリア膜が除去されることを特徴とする請求項６に記載の半導体装置。
9. 前記第２のバリア膜を構成する元素の主成分が、コバルトであることを特徴とする請求項６〜８のいずれか１項に記載の半導体装置の製造方法。
10. 前記導電膜を構成する元素の主成分は、銅であることを特徴とする請求項６〜９のいずれか１項に記載の半導体装置の製造方法。
11. 前記工程（ｅ）において、前記第２のバリア膜の除去は、酸性の薬液を用いた洗浄処理によって行うことを特徴とする請求項６〜１０のいずれか１項に記載の半導体装置の製造方法。
12. 前記工程（ｅ）において、前記第２のバリア膜の除去は、リスパッタによって行うことを特徴とする請求項６〜１０のいずれか１項に記載の半導体装置の製造方法。
13. 前記工程（ｂ）と前記工程（ｃ）の間に、前記溝上部に角度を付け、前記溝上部の開口部の幅を広げる工程（ｈ）をさらに備えていることを特徴とする請求項６〜１２のいずれか１項に記載の半導体装置の製造方法。

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