JP5849538B2 - 駆動回路、表示装置、および表示装置の駆動方法 - Google Patents

Description

本技術は、パルス幅変調（ＰＷＭ）で階調表示を行う駆動回路およびそれを備えた表示装置に関する。また、本技術は、上記の表示装置の駆動方法に関する。

ＰＷＭで階調表示を行うデジタル駆動の表示装置では、５ビット（３２階調）の場合を例にとると、例えば、図２２に示したような階調表示法が用いられる。具体的には、図２２に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：８：１６の５つのデータを用意し、これら５つのデータの組み合わせにより３２階調が表現される。

図２３は、従来の一般的なデジタル駆動における順次走査の信号データと、走査線に印加される選択パルスとの関係を表したものである。ここでは、説明の都合上、走査線が３本の場合を示している。図２３からわかるように、従来の一般的なデジタル駆動の表示装置では、階調データの各ビット（本例では、１ｂｉｔ〜５ｂｉｔ）に対応し、かつ対応ビットの重みに応じた期間となるサブフィールドＳＦ１〜ＳＦ５で１フレーム期間（１Ｆ）が分割されている。そして、各サブフィールドＳＦ１〜ＳＦ５に対応するビットに従って画素の電気光学素子がオンまたはオフされることで、１Ｆ中のオン期間またはオフ期間の割合が段階的に制御される。さらに、走査線を介した画素へのデータ書込みは、サブフィールドＳＦ１〜ＳＦ５ごとに線順次走査で行われる。なお、上記のデジタル駆動に関する情報は、例えば、以下の特許文献１などに記載されている。

特開２００６−３４３６０９号公報

ところで、図２２に示したように、階調のわずかな違いで白黒の位相が反転するような階調表示法が用いられている場合には、隣接する画素間に、横電界による液晶乱れが生じることがある。例えば、図２４（Ａ），（Ｂ）に示したように、垂直方向にグラデーションとなっている映像（以下、単に「グラデーション映像」と称する。）が表示されている場合、白黒の位相が反転する画素間に、液晶乱れが生じる。この液晶乱れは、例えば、図２４（Ｂ）に示したような黒い筋Ｌ１となって観察者に視認される。このような黒い筋Ｌ１は、映像品質を著しく損なう。

本技術はかかる問題点に鑑みてなされたものであり、その第１の目的は、液晶乱れの生じにくい駆動回路およびそれを備えた表示装置を提供することにある。また、第２の目的は、液晶乱れの生じにくい表示装置の駆動方法を提供することにある。

本技術による駆動回路は、液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置における各画素を駆動する回路である。駆動回路は、分割部と、補正部と、オンオフ期間制御部とを含んでいる。分割部は、階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するようになっている。分割部は、また、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成するようになっている。補正部は、互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素に対応する階調データのビット配列に対して、他方の画素に対応する階調データのビット配列に近づける補正を行うようになっている。オンオフ期間制御部は、各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するようになっている。補正部は、さらに、階調を維持した上で、一方の画素に対応する階調データのビット配列を、他方の画素に対応する階調データのビット配列に近づけた後、依然として双方のビット配列が異なっている部分がある場合には、階調の高い方の階調データを、階調がより高くなるように補正するようになっている。

本技術による表示装置は、液晶セルを含むメモリ内蔵の画素が行列状に配置された表示領域と、各画素を駆動する駆動回路とを備えている。この表示装置において、駆動回路は、上記の分割部と同一の構成要素の分割部と、上記の補正部と同一の構成要素の補正部と、上記のオンオフ期間制御部と同一の構成要素のオンオフ期間制御部とを備えている。

本技術による表示装置の駆動方法は、液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置の駆動方法である。この駆動方法は、以下の３つのステップを含んでいる。
（Ａ）階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するとともに、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割ステップ
（Ｂ）互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素に対応する階調データのビット配列に対して、他方の画素に対応する階調データのビット配列に近づける補正を行う補正ステップ
（Ｃ）各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御ステップ
上記補正ステップにおいて、階調を維持した上で、一方の画素に対応する階調データのビット配列を、他方の画素に対応する階調データのビット配列に近づけた後、依然として双方のビット配列が異なっている部分がある場合には、階調の高い方の階調データを、階調がより高くなるように補正する。

本技術による駆動回路、表示装置、および表示装置の駆動方法では、期間の相対的に長い１または複数のサブフィールドが、期間の相対的に短いサブフィールドの期間と等しい期間に分割される。さらに、互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素に対応する階調データのビット配列に対して、他方の画素に対応する階調データのビット配列に近づける補正が行われる。これにより、互いに隣接する２つの画素に対応する階調データのビット配列が互いに異なる箇所の割合を少なくすることが可能である。

本技術による駆動回路、表示装置、および表示装置の駆動方法によれば、互いに隣接する２つの画素に対応する階調データのビット配列が互いに異なる箇所の割合を少なくするようにしたので、液晶乱れを生じにくくすることができる。その結果、高い映像品質を得ることができる。

本技術による一実施の形態に係る表示装置の概略図である。 サブフィールドで規定された信号データの一例を表す模式図である。 階調データの一例を表す模式図である。 図３の階調表示法を用いたときの階調データの補正の一例を表す模式図である。 サブフィールドで規定された信号データの他の例を表す模式図である。 階調データの他の例を表す模式図である。 図６の階調表示法を用いたときの階調データの補正の一例を表す模式図である。 図４または図７の補正を簡易に実行する手順の一例を表す流れ図である。 図８の補正の手順の一例をビットで表したものである。 図９のビットを白黒で表したものである。 図８の補正の手順の他の例をビットで表したものである。 図１１のビットを白黒で表したものである。 図８〜図１０の補正を行ったときの階調データの変化の一例を表す模式図である。 図８、図１１、図１２の補正を行ったときの階調データの変化の一例を表す模式図である。 図１の変換回路の概略図である。 １フレーム期間における信号データの一例および選択パルスの一例を表す模式図である。 １フレーム期間における信号データの他の例および選択パルスの他の例を表す模式図である。 上記の補正を行った後の階調データの一例と、上記の補正を行った後の階調データに対する補正の一例を表す模式図である。 図１８（Ｃ）の補正の手順の一例を表す流れ図である。 図１９の補正の手順の一例をビットで表したものである。 上記実施の形態またはその変形例における他の補正について説明するための模式図である。 比較例に係る階調データの一例を表す模式図である。 １フレーム期間における信号データの従来例および選択パルスの従来例を表す模式図である。 グラデーション映像に生じる筋の一例を表す模式図である。

以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．実施の形態（表示装置）
２．変形例（表示装置）

＜１．実施の形態＞
［構成］
図１は、本技術による一実施の形態に係る表示装置１の概略構成を表したものである。この表示装置１は、表示パネル１０と、表示パネル１０を駆動する周辺回路２０とを備えている。

（表示パネル１０）
表示パネル１０は、行方向に延在する複数の走査線ＷＳＬと、列方向に延在する複数のデータ線ＤＴＬとを有しており、走査線ＷＳＬとデータ線ＤＴＬとが互いに交差する箇所に対応して画素１１を有している。表示パネル１０内の複数の画素１１は、表示パネル１０の画素領域１０Ａ全面に渡って行方向および列方向に２次元配置されている。画素１１は、表示パネル１０上の画面を構成する最小単位の点に対応するものである。表示パネル１０がカラー表示パネルである場合には、画素１１は、例えば赤、緑または青などの単色の光を発する副画素に相当し、表示パネル１０がモノクロ表示パネルである場合には、画素１１は、単色光（例えば白色光）を発する画素に相当する。

画素１１は、図示しないが、電気光学素子を含むメモリ内蔵の画素である。電気光学素子の種類としては、液晶セルが挙げられる。メモリの種類としては、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などが挙げられる。画素１１は、対応する１本の走査線ＷＳＬが選択されたとき、対応するデータ線ＤＴＬに供給された信号データ（ビット）の書込みに応じて発光状態または消光状態となり、その後、当該走査線ＷＳＬが非選択となっても、書込みによる発光状態または消光状態が継続するようになっている。そのため、周辺回路２０は、画素１１が発光状態となっている期間（点灯期間）、または画素１１が消光状態となっている期間（消灯期間）の、１フレーム期間における割合を制御することにより、階調表示を実現している。

画素１１の点灯期間または消灯期間の単位として「サブフィールド」という概念がある。「サブフィールド」とは、画素１１の階調を規定する階調データの各ビットに対応し、かつ当該対応ビットの重みに応じた期間の単位を指している。一般に、例えば、５ビットからなる階調データによって３２階調を表現する場合、例えば、図２２に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：８：１６の５つのデータが用意され、これら５つのデータの組み合わせにより３２階調が表現される。上記の階調表示法では、図２（Ａ）に示したように、階調データの各ビット（１ｂｉｔ〜５ｂｉｔ）に対応し、かつ対応ビットの重みに応じた期間となるサブフィールドＳＦ１〜ＳＦ５で、信号データが規定される。

本実施の形態では、さらに、画素１１の点灯期間または消灯期間の単位として、期間の相対的に長い（つまり高階調側の）サブフィールドに対して「分割サブフィールド」が適用されている。「分割サブフィールド」とは、期間の相対的に長いサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより生成される断片化されたサブフィールドを指している。例えば、図２（Ｂ）に示したように、階調データの４ビット目および５ビット目に対応するサブフィールドＳＦ４，ＳＦ５が、サブフィールドＳＦ４よりも期間の相対的に短いサブフィールドＳＦ３の期間と等しい期間に分割されている。これにより、サブフィールドＳＦ４から、２つの分割サブフィールドＳＦ４−１，ＳＦ４−２が生成され、サブフィールドＳＦ５から、４つの分割サブフィールドＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４が生成されている。分割サブフィールドＳＦ４−１，ＳＦ４−２，ＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４の期間は、低階調側のサブフィールドＳＦ１，ＳＦ２の期間よりも長くなっており、信号データにおいて最も長い期間となっている。

ここで、分割サブフィールドに対応するビットは、分割サブフィールドの分割元のサブフィールドに対応するビットと等しくなっている。例えば、分割サブフィールドＳＦ４−１，ＳＦ４−２に対応するビットは、サブフィールドＳＦ４に対応するビットと等しくなっている。同様に、分割サブフィールドＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４に対応するビットは、サブフィールドＳＦ５に対応するビットと等しくなっている。本実施の形態では、例えば、５ビットによって３２階調が表現された階調データ（図２２参照）が入力された場合、例えば、図３に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が４：４：４：４：１：２：４：４：４の９つのデータが用意され、これら９つのデータの組み合わせにより３２階調が表現される。このとき、先頭から２番目の期間および８番目の期間が、分割サブフィールドＳＦ４−１，ＳＦ４−２に対応する期間である。また、先頭から１番目の期間、３番目の期間、７番目の期間および９番目の期間が、分割サブフィールドＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４に対応する期間である。この階調表示法では、図２２に示した階調表示法と比べて、互いに隣接する２つの画素における階調のわずかな違いで、白黒の境界が長い時間に渡って固定される度合いが少なくなっている。

上記の階調表示法では、少なくとも一部の分割サブフィールドが、１フレーム期間内において分割前とは異なる区間に配置されている。さらに、各分割サブフィールドは、互いに隣接する分割サブフィールドの分割元のサブフィールドが互いに異なるように配置されている。例えば、図２（Ｂ）に示したように、サブフィールドＳＦ４から生成された分割サブフィールドＳＦ４−１は、サブフィールドＳＦ５から生成された分割サブフィールドＳＦ５−１，ＳＦ５−２に隣接して配置されている。また、サブフィールドＳＦ４から生成された分割サブフィールドＳＦ４−２は、サブフィールドＳＦ５から生成された分割サブフィールドＳＦ５−３，ＳＦ５−４に隣接して配置されている。同様に、サブフィールドＳＦ５から生成された分割サブフィールドＳＦ５−１は、信号データの先頭に配置されており、かつサブフィールドＳＦ４から生成された分割サブフィールドＳＦ４−１に隣接して配置されている。また、サブフィールドＳＦ５から生成された分割サブフィールドＳＦ５−２は、サブフィールドＳＦ４から生成された分割サブフィールドＳＦ４−１と、分割されていないサブフィールドＳＦ３とに隣接して配置されている。また、サブフィールドＳＦ５から生成された分割サブフィールドＳＦ５−３は、サブフィールドＳＦ４から生成された分割サブフィールドＳＦ４−２と、分割されていないサブフィールドＳＦ２とに隣接して配置されている。また、サブフィールドＳＦ５から生成された分割サブフィールドＳＦ５−４は、信号データの最後尾に配置されており、かつサブフィールドＳＦ４から生成された分割サブフィールドＳＦ４−２に隣接して配置されている。

一部の分割サブフィールドは１フレーム期間の期初寄りに配置されていることが好ましい。例えば、図２（Ｂ）に示したように、サブフィールドＳＦ５から生成された分割サブフィールドＳＦ５−１が１フレーム期間（信号データ）の先頭に配置されている。さらに、例えば、図２（Ｂ）に示したように、サブフィールドＳＦ４から生成された分割サブフィールドＳＦ４−１が１フレーム期間（信号データ）の先頭から２番目に配置されている。

１Ｆ中のサブフィールドおよび分割サブフィールドの並びは、所定のルールに従って入れ替えられている。具体的には、互いに隣接する２つの画素１１に対応する階調データのビット配列が互いに異なっている場合には、階調を維持した上で、一方の画素１１に対応する階調データのビット配列に対して、他方の画素１１に対応する階調データのビット配列に近づける補正がなされる。

例えば、図４（Ａ）に示したように、信号データが、先頭から順に、ＳＦ５−１、ＳＦ４−１、ＳＦ５−２、ＳＦ３、ＳＦ１、ＳＦ２、ＳＦ５−３、ＳＦ４−２、およびＳＦ５−４の順番で規定されているとする。さらに、画素Ａに対応する階調が１５となっており、画素Ａに隣接する画素Ｂに対応する階調が１６となっているときに、画素Ａおよび画素Ｂに対応する階調データが、図３の階調表示法に従って規定されているとする。このとき、サブフィールドＳＦ４−１，ＳＦ３において、画素Ａおよび画素Ｂのビットの位相（白黒の位相）が互いに異なっている。具体的には、サブフィールドＳＦ４−１において、画素Ａのビットが０（黒）となっており、画素Ｂのビットが１（白）となっている。さらに、サブフィールドＳＦ３において、画素Ａのビットが１（白）となっており、画素Ｂのビットが０（黒）となっている。

このように、互いに隣接する２つの画素１１に対応する階調データの各ビットの位相が互いに異なっている場合には、画素Ａに対応する階調データのビット配列に対して、画素Ｂに対応する階調データのビット配列に近づける補正がなされる。例えば、図４（Ｂ）に示したように、画素Ａに対応する階調データのビット配列において、サブフィールドＳＦ４−１に対応するビットと、サブフィールドＳＦ４−１と同じ期間を有するサブフィールドＳＦ３に対応するビットとが互いに入れ替えられる。これにより、サブフィールドＳＦ４−１，ＳＦ３において、画素Ａおよび画素Ｂのビットの位相（白黒の位相）が互いに等しくなる。その結果、画素Ａの階調を維持した上で、画素Ａに対応する階調データのビット配列を、画素Ｂに対応する階調データのビット配列に近づけることができる。

なお、各分割サブフィールドは、互いに隣接する分割サブフィールドの分割元のサブフィールドが互いに等しくなるように配置されていてもよい。例えば、図５（Ａ），（Ｂ）に示したように、サブフィールドＳＦ４から生成された分割サブフィールドＳＦ４−１，ＳＦ４−２が、サブフィールドＳＦ４の位置に配置されている。さらに、例えば、図５（Ａ），（Ｂ）に示したように、サブフィールドＳＦ５から生成された分割サブフィールドＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４が、サブフィールドＳＦ５の位置に配置されている。

この場合に、例えば、５ビットによって３２階調が表現された階調データ（図２２参照）が入力された場合、例えば、図６に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：４：４：４：４：４：４の９つのデータが用意され、これら９つのデータの組み合わせにより３２階調が表現される。このとき、先頭から４番目の期間および５番目の期間が、分割サブフィールドＳＦ４−１，ＳＦ４−２に対応する期間である。また、先頭から６番目の期間、７番目の期間、８番目の期間および９番目の期間が、分割サブフィールドＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４に対応する期間である。この階調表示法では、白黒の境界が長い時間に渡って固定される度合いが図２２に示した階調表示法における度合いと等しくなっている。しかし、図６の階調表示法では、高階調側において分割サブフィールドが適用されているので、後述する入れ替えを行うことにより、白黒の境界が長い時間に渡って固定される度合いを、図２２に示した階調表示法における度合いよりも低くすることができる。

１Ｆ中のサブフィールドおよび分割サブフィールドの並びは、所定のルールに従って入れ替えられている。具体的には、互いに隣接する２つの画素１１に対応する階調データの各ビットの位相が互いに異なっている場合には、階調を維持した上で、一方の画素１１に対応する階調データのビット配列に対して、他方の画素１１に対応する階調データのビット配列に近づける補正がなされる。

例えば、図７（Ａ）に示したように、信号データが、先頭から順に、ＳＦ１、ＳＦ２、ＳＦ３、ＳＦ４−１、ＳＦ４−２、ＳＦ５−１、ＳＦ５−２、ＳＦ５−３、およびＳＦ５−４の順番で規定されているとする。さらに、画素Ａに対応する階調が１５となっており、画素Ａに隣接する画素Ｂに対応する階調が１６となっているときに、画素Ａおよび画素Ｂに対応する階調データが、図６の階調表示法に従って規定されているとする。このとき、サブフィールドＳＦ３、ＳＦ４−１、ＳＦ４−２、ＳＦ５−１、ＳＦ５−２、ＳＦ５−３において、画素Ａおよび画素Ｂのビットの位相（白黒の位相）が互いに異なっている。具体的には、サブフィールドＳＦ３、ＳＦ４−１、ＳＦ４−２において、画素Ａのビットが１（白）となっており、画素Ｂのビットが０（黒）となっている。さらに、サブフィールドＳＦ５−１、ＳＦ５−２、ＳＦ５−３において、画素Ａのビットが０（黒）となっており、画素Ｂのビットが１（白）となっている。

このように、互いに隣接する２つの画素１１に対応する階調データの各ビットの位相が互いに異なっている場合には、画素Ａに対応する階調データのビット配列に対して、画素Ｂに対応する階調データのビット配列に近づける補正がなされる。例えば、図７（Ｂ）に示したように、画素Ａに対応する階調データのビット配列において、サブフィールドＳＦ３、ＳＦ４−１、ＳＦ４−２に対応するビットと、サブフィールドＳＦ３、ＳＦ４−１、ＳＦ４−２と同じ期間を有するサブフィールドＳＦ５−１、ＳＦ５−２、ＳＦ５−３に対応するビットとが互いに入れ替えられる。これにより、サブフィールドＳＦ３、ＳＦ４−１、ＳＦ４−２、ＳＦ５−１、ＳＦ５−２、ＳＦ５−３において、画素Ａおよび画素Ｂのビットの位相（白黒の位相）が互いに等しくなる。その結果、画素Ａの階調を維持した上で、画素Ａに対応する階調データのビット配列を、画素Ｂに対応する階調データのビット配列に近づけることができるので、液晶乱れが低減される。

次に、外部から入力された階調データのビット配列を、図４（Ｂ）や図７（Ｂ）に例示したようなビット配列に補正する簡易な方法について説明する。図８は、外部から入力された階調データのビット配列を所望のビット配列に補正する手順の流れを表したものである。図９は、垂直方向にグラデーションが生じている階調データが入力されたときの上記補正の一例を表したものである。図１０は、図９における階調データを模式的に表したものである。

まず、階調データが外部から入力されたときに、その階調データが所定のメモリに格納される（Ｓ１０１）。例えば、図９（Ａ），図１０（Ａ）に示したように、５ビットによって３２階調が表現された階調データが外部から入力されたとき、その階調データが所定のメモリに格納される。次に、メモリから階調データが読出され、階調データの高ビット側のサブフィールドが、階調データの低ビット側のサブフィールドの期間と同じ期間の分割サブフィールドに分割される（Ｓ１０２）。例えば、図９（Ｂ），図１０（Ｂ）に示したように、階調データの４ビット目のサブフィールドが、階調データの３ビット目のサブフィールドの期間と同じ期間で２つの分割サブフィールドに分割される。さらに、階調データの５ビット目のサブフィールドが、階調データの３ビット目のサブフィールドの期間と同じ期間で４つの分割サブフィールドに分割される。

次に、最も期間の長いサブフィールドおよび分割サブフィールドに対応するビットの並びが、１（白）は１（白）同士が、０（黒）は０（黒）同士が互いに隣接するように並び替えられる（Ｓ１０３）。例えば、図９（Ｂ），（Ｃ），図１０（Ｂ），（Ｃ）に示したように、分割後の階調データのうち、最も期間の長いサブフィールドおよび分割サブフィールドであるＳＦ３〜ＳＦ５−４に対応するビットの並びが、１（白）が低ビット側でまとまるとともに０（黒）が高ビット側でまとまるように、並び替えられる。なお、図１１（Ｂ），（Ｃ），図１２（Ｂ），（Ｃ）に示したように、分割後の階調データのうち、最も期間の長いサブフィールドおよび分割サブフィールドであるＳＦ３〜ＳＦ５−４に対応するビットの並びが、１（白）が高ビット側でまとまるとともに０（黒）が低ビット側でまとまるように、並び替えられてもよい。

その結果、図１３（Ａ），（Ｂ）に示したように、例えば、ライン１７に属する画素Ａに対応する階調データのビット配列が、ライン１６に属するとともに画素Ａに隣接する画素Ｂに対応する階調データのビット配列に近づく。また、図１４（Ａ），（Ｂ）に示したように、例えば、ライン１６に属する画素Ａに対応する階調データのビット配列が、ライン１７に属するとともに画素Ａに隣接する画素Ｂに対応する階調データのビット配列に近づく。

（周辺回路２０）
次に、周辺回路２０の構成についての説明を行う。周辺回路２０は、例えば、図１に示したように、変換回路３０、コントローラ４０、垂直駆動回路５０および水平駆動回路６０を有している。

コントローラ４０は、図示しない上位装置から供給される同期信号２０Ｂから、変換回路３０、垂直駆動回路５０、および水平駆動回路６０の動作タイミングを制御する制御信号４０Ａ，４０Ｂ，４０Ｃを生成するものである。同期信号２０Ｂとしては、例えば、垂直同期信号、水平同期信号、ドットクロック信号などが挙げられる。制御信号４０Ａ，４０Ｂ，４０Ｃとしては、例えば、クロック信号、ラッチ信号、フレーム開始信号、サブフィールド開始信号などが挙げられる。

変換回路３０は、例えば、図１５に示したように、フレームメモリ３１、書込回路３２、読出回路３３およびデコーダ３４を含んでいる。フレームメモリ３１は、少なくとも表示領域１０Ａの解像度よりも多い記憶容量を有する映像表示用メモリであり、例えば、行アドレスと、列アドレスと、行アドレスおよび列アドレスと関連付けられた各画素１１の階調データとを記憶することができるようになっている。書込回路３２は、同期信号２０Ｂ利用して、映像信号２０Ａの書込アドレスＷａｄを生成するとともに、同期信号２０Ｂに同期してフレームメモリ３１に出力するようになっている。書込みアドレスＷａｄは、例えば、行アドレスおよび列アドレスを含んでいる。読出回路３３は、制御信号４０Ａに基づいて、読出アドレスＲａｄを生成し、フレームメモリ３１に出力するようになっている。デコーダ３４は、フレームメモリ３１から出力された階調データを信号データ３０Ａとして出力するようになっている。

垂直駆動回路５０は、水平駆動回路６０から入力される制御信号６０Ａ（後述）と、制御信号４０Ｃから特定されるアドレスデータとに基づいて、各画素１１を行単位で選択するための走査パルスを走査線ＷＳＬに出力するようになっている。垂直駆動回路５０は、例えば、図１６（Ａ）〜（Ｄ）に示したように、ＳＦ５−１，ＳＦ４−１，ＳＦ５−２，ＳＦ３，ＳＦ１，ＳＦ２，ＳＦ５−３，ＳＦ４−２，ＳＦ５−４の並び順および期間に対応して、各走査線ＷＳＬに選択パルスを順次出力するようになっている。なお、垂直駆動回路５０は、例えば、図１７（Ａ）〜（Ｄ）に示したように、ＳＦ１，ＳＦ２，ＳＦ３，ＳＦ４−１，ＳＦ４−２，ＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４の並び順および期間に対応して、各走査線ＷＳＬに選択パルスを順次出力するようになっていてもよい。

水平駆動回路６０は、制御信号４０Ｂと、信号データ３０Ａとに基づいて、画素１１の電気光学素子をオンまたはオフすることで、１Ｆ中のオン期間またはオフ期間の割合を段階的に制御するようになっている。

水平駆動回路６０は、信号データ３０Ａの高ビット側のサブフィールドを、信号データ３０Ａの低ビット側のサブフィールドの期間と同じ期間の分割サブフィールドに分割するようになっている（図８のＳ１０２）。水平駆動回路６０は、信号データ３０Ａとして、５ビットによって３２階調が表現された階調データ（図２２（Ａ）参照）が入力された場合、例えば、図２２（Ｂ）に示したように、階調データの４ビット目および５ビット目に対応するサブフィールドＳＦ４，ＳＦ５を、サブフィールドＳＦ４よりも期間の相対的に短いサブフィールドＳＦ３の期間と等しい期間に分割するようになっている。これにより、サブフィールドＳＦ４から、２つの分割サブフィールドＳＦ４−１，ＳＦ４−２が生成され、サブフィールドＳＦ５から、４つの分割サブフィールドＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４が生成される。

次に、水平駆動回路６０は、少なくとも一部の分割サブフィールドを、１フレーム期間内において分割前とは異なる区間に配置するようになっている。さらに、水平駆動回路６０は、各分割サブフィールドを、互いに隣接する分割サブフィールドの分割元のサブフィールドが互いに異なるように配置するようになっている。このとき、水平駆動回路６０は、例えば、図２（Ｂ）に示したように、サブフィールドＳＦ１，ＳＦ２，ＳＦ３および分割サブフィールドＳＦ４−１，ＳＦ４−２，ＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４を、ＳＦ５−１，ＳＦ４−１，ＳＦ５−２，ＳＦ３，ＳＦ１，ＳＦ２，ＳＦ５−３，ＳＦ４−２，ＳＦ５−４の順に配置するようになっている。

このとき、水平駆動回路６０が、一部の分割サブフィールドを１フレーム期間の期初寄りに配置するようになっていることが好ましい。水平駆動回路６０は、例えば、図２（Ｂ）に示したように、分割サブフィールドＳＦ５−１を１フレーム期間（信号データ）の先頭に配置するようになっている。水平駆動回路６０は、さらに、例えば、図２（Ｂ）に示したように、分割サブフィールドＳＦ４−１を１フレーム期間（信号データ）の先頭から２番目に配置するようになっている。

水平駆動回路６０は、１Ｆ中のサブフィールドおよび分割サブフィールドの並びを所定のルールに従って入れ替えるようになっている（図８のＳ１０３）。具体的には、水平駆動回路６０は、互いに隣接する２つの画素１１に対応する階調データのビット配列が互いに異なっている場合には、階調を維持した上で、一方の画素１１に対応する階調データのビット配列に対して、他方の画素１１に対応する階調データのビット配列に近づける補正を行うようになっている。

水平駆動回路６０は、例えば、図４（Ａ），（Ｂ）に示したように、画素Ａに対応する階調データのビット配列に対して、画素Ｂに対応する階調データのビット配列に近づける補正を行うようになっている。水平駆動回路６０は、例えば、図４（Ａ），（Ｂ）に示したように、画素Ａに対応する階調データのビット配列において、サブフィールドＳＦ４−１に対応するビットと、サブフィールドＳＦ４−１と同じ期間を有するサブフィールドＳＦ３に対応するビットとを互いに入れ替えるようになっている。これにより、サブフィールドＳＦ４−１，ＳＦ３において、画素Ａおよび画素Ｂのビットの位相（白黒の位相）が互いに等しくなる。その結果、画素Ａの階調を維持した上で、画素Ａに対応する階調データのビット配列を、画素Ｂに対応する階調データのビット配列に近づけることができる。

水平駆動回路６０は、例えば、図７（Ａ），（Ｂ）に示したように、画素Ａに対応する階調データのビット配列に対して、画素Ｂに対応する階調データのビット配列に近づける補正を行うようになっていてもよい。水平駆動回路６０は、例えば、図７（Ａ），（Ｂ）に示したように、画素Ａに対応する階調データのビット配列において、サブフィールドＳＦ３、ＳＦ４−１、ＳＦ４−２に対応するビットと、サブフィールドＳＦ３、ＳＦ４−１、ＳＦ４−２と同じ期間を有するサブフィールドＳＦ５−１、ＳＦ５−２、ＳＦ５−３に対応するビットとを互いに入れ替えるようになっていてもよい。これにより、サブフィールドＳＦ３、ＳＦ４−１、ＳＦ４−２、ＳＦ５−１、ＳＦ５−２、ＳＦ５−３において、画素Ａおよび画素Ｂのビットの位相（白黒の位相）が互いに等しくなる。その結果、画素Ａの階調を維持した上で、画素Ａに対応する階調データのビット配列が、画素Ｂに対応する階調データのビット配列に近づく。

なお、水平駆動回路６０は、以下に説明する方法で信号データ３０Ａのビット配列を、図４（Ｂ）や図７（Ｂ）に例示したようなビット配列に補正するようになっていてもよい。具体的には、水平駆動回路６０は、信号データ３０Ａが外部から入力されたときに、その信号データ３０Ａを所定のメモリに格納するようになっている（図８のＳ１０１）。水平駆動回路６０は、例えば、図９（Ａ），図１０（Ａ）に示したように、５ビットによって３２階調が表現された階調データが信号データ３０Ａとして外部から入力されたとき、その信号データ３０Ａを所定のメモリに格納するようになっている。次に、水平駆動回路６０は、所定のタイミングで、メモリから信号データ３０Ａを読出し、信号データ３０Ａの高ビット側のサブフィールドを、信号データ３０Ａの低ビット側のサブフィールドの期間と同じ期間の分割サブフィールドに分割するようになっている（図８のＳ１０２）。水平駆動回路６０は、例えば、図９（Ｂ），図１０（Ｂ）に示したように信号データ３０Ａの４ビット目のサブフィールドを、信号データ３０Ａの３ビット目のサブフィールドの期間と同じ期間で２つの分割サブフィールドに分割するようになっている。さらに、水平駆動回路６０は、信号データ３０Ａの５ビット目のサブフィールドを、信号データ３０Ａの３ビット目のサブフィールドの期間と同じ期間で４つの分割サブフィールドに分割するようになっている。

次に、水平駆動回路６０は、最も期間の長いサブフィールドおよび分割サブフィールドに対応するビットの並びを、１（白）は１（白）同士が、０（黒）は０（黒）同士が互いに隣接するように並び替えるようになっている（図８のＳ１０３）。水平駆動回路６０は、例えば、図９（Ｂ），（Ｃ），図１０（Ｂ），（Ｃ）に示したように、分割後の信号データ３０Ａのうち、最も期間の長いサブフィールドおよび分割サブフィールドであるＳＦ３〜ＳＦ５−４に対応するビットの並びを、１（白）が低ビット側でまとまるとともに０（黒）が高ビット側でまとまるように、並び替えるようになっている。なお、水平駆動回路６０は、図１１（Ｂ），（Ｃ），図１２（Ｂ），（Ｃ）に示したように、分割後の信号データ３０Ａのうち、最も期間の長いサブフィールドおよび分割サブフィールドであるＳＦ３〜ＳＦ５−４に対応するビットの並びを、１（白）が高ビット側でまとまるとともに０（黒）が低ビット側でまとまるように、並び替えるようになっていてもよい。

これにより、図１３（Ａ），（Ｂ）に示したように、例えば、ライン１７に属する画素Ａに対応する信号データ３０Ａのビット配列が、ライン１６に属するとともに画素Ａに隣接する画素Ｂに対応する信号データ３０Ａのビット配列に近づく。また、図１４（Ａ），（Ｂ）に示したように、例えば、ライン１６に属する画素Ａに対応する信号データ３０Ａのビット配列が、ライン１７に属するとともに画素Ａに隣接する画素Ｂに対応する信号データ３０Ａのビット配列に近づく。

水平駆動回路６０は、補正後の信号データ３０Ａを、補正後の信号データ３０Ａのサブフィールドおよび分割サブフィールドの並び順および期間に対応して、各データ線ＤＴＬに出力するようになっている。水平駆動回路６０は、例えば、図１６（Ａ）に示したように、補正後の信号データ３０Ａを、ＳＦ５−１，ＳＦ４−１，ＳＦ５−２，ＳＦ３，ＳＦ１，ＳＦ２，ＳＦ５−３，ＳＦ４−２，ＳＦ５−４の並び順および期間に対応して、各データ線ＤＴＬに出力するようになっている。なお、水平駆動回路６０は、例えば、図１７（Ａ）に示したように、補正後の信号データ３０Ａを、ＳＦ１，ＳＦ２，ＳＦ３，ＳＦ４−１，ＳＦ４−２，ＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４の並び順および期間に対応して、各データ線ＤＴＬに出力するようになっていてもよい。

また、水平駆動回路６０は、補正後の信号データ３０Ａのサブフィールドおよび分割サブフィールドの並び順および期間に対応した制御信号６０Ａを垂直駆動回路５０に出力するようになっている。

[効果]
次に、従来の一般的なデジタル駆動と対比しつつ、本実施の形態の表示装置１の効果について説明する。

従来の一般的なＰＷＭのデジタル駆動では、５ビット（３２階調）の場合を例にとると、例えば、図２２に示したような階調表示法が用いられる。具体的には、図２２に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：８：１６の５つのデータを用意し、これら５つのデータの組み合わせにより３２階調が表現される。

図２３は、従来の一般的なデジタル駆動における順次走査の信号データと、走査線に印加される選択パルスとの関係を表したものである。ここでは、説明の都合上、走査線が３本の場合を示している。図２３からわかるように、従来の一般的なデジタル駆動の表示装置では、階調データの各ビット（本例では、１ｂｉｔ〜５ｂｉｔ）に対応し、かつ対応ビットの重みに応じた期間となるサブフィールドＳＦ１〜ＳＦ５で１フレーム期間（１Ｆ）が分割されている。そして、各サブフィールドＳＦ１〜ＳＦ５に対応するビットに従って画素の電気光学素子がオンまたはオフされることで、１Ｆ中のオン期間またはオフ期間の割合が段階的に制御される。さらに、走査線を介した画素へのデータ書込みは、サブフィールドＳＦ１〜ＳＦ５ごとに線順次走査で行われる。

ところで、図２２に示したように、階調のわずかな違いで白黒の位相が反転するような階調表示法が用いられている場合には、隣接する画素間に、横電界による液晶乱れが生じることがある。例えば、図２４（Ａ），（Ｂ）に示したように、垂直方向にグラデーションとなっている映像（以下、単に「グラデーション映像」と称する。）が表示されている場合、白黒の位相が反転する画素間に、液晶乱れが生じる。この液晶乱れは、例えば、図２４（Ｂ）に示したような黒い筋Ｌ１となって観察者に視認される。このような黒い筋Ｌ１は、映像品質を著しく損なう。

一方、本実施の形態では、画素１１の点灯期間または消灯期間の単位として、期間の相対的に長い（つまり高階調側の）サブフィールドに対して「分割サブフィールド」が適用される。つまり、期間の相対的に長い１または複数のサブフィールドが、期間の相対的に短いサブフィールドの期間と等しい期間に分割される。さらに、互いに隣接する２つの画素１１に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素１１に対応する階調データのビット配列に対して、他方の画素１１に対応する階調データのビット配列に近づける補正が行われる。これにより、互いに隣接する２つの画素１１に対応する階調データのビット配列が互いに異なる箇所の割合を少なくすることができるので、液晶乱れを生じにくくすることができる。その結果、高い映像品質を得ることができる。

＜２．変形例＞
[変形例１]
ところで、上述したように、階調を維持した上で、一方の画素１１に対応する階調データのビット配列に対して、他方の画素１１に対応する階調データのビット配列に近づける補正がなされた後、依然として位相が異なっている部分が残ることがある。図１８（Ａ）は、図４（Ｂ）を引き移したものであり、上述の補正後に依然として位相が異なっている部分を破線で囲んだものである。図１８（Ｂ）は、図７（Ｂ）を引き移したものであり、上述の補正後に依然として位相が異なっている部分を破線で囲んだものである。図１８（Ａ），（Ｂ）に示したように、位相が異なっている部分が残留している場合には、その残留量によっては、視認できる程度に液晶乱れが生じてしまうことがある。その場合には、必要に応じて、階調の高い方の階調データが、階調がより高くなるように補正される。例えば、図１８（Ｃ）に示した例では、画素Ｂの方が画素Ａよりも階調が高いので、画素Ｂに対応する階調データが、階調がより高くなるように補正される。これにより、液晶乱れが低減されるので、高い映像品質を得ることができる。

次に、上記の追加補正の具体例について説明する。図１９は、上記実施の形態において既に補正がなされた後の信号データ３０Ａ（以下、単に「信号データ３０Ａ」と称する。）のビット配列を、さらに所望のビット配列に補正する手順の流れを表したものである。図２０は、信号データ３０Ａが垂直方向にグラデーションが生じている階調データとなっているときの上記の追加補正の一例を表したものである。

まず、水平駆動回路６０は、信号データ３０Ａにおいて互いに隣り合う２つの画素に対応する階調データにおいて、互いに共通するサブフィールドおよび分割サブフィールドごとに、位相差の有無を検出する（Ｓ２０１）。ここで、位相差とは、ビットの相違、または白黒の相違を指している。その結果、水平駆動回路６０は、位相差が無いと検出した場合には、上記の追加補正を行わず、終了する。一方、水平駆動回路６０は、例えば、図２０（Ａ）に示したように、位相差があると検出した場合には、階調の高い方の階調データに対する補正値を作成する（Ｓ２０２）。水平駆動回路６０は、例えば、図２０（Ｂ）に示したように、補正値として、階調レベルが１の階調データを作成する。なお、補正値は、常に、階調レベルが１の階調データとは限らない。その後、水平駆動回路６０は、階調の高い方の階調データの階調を補正する（Ｓ２０３）。水平駆動回路６０は、例えば、図２０（Ｃ）に示したように、階調の高い方の階調データに対して、階調レベルが１の階調データを加算する。これにより、階調の高い方の階調データが、階調がより高くなるように補正される。これにより、液晶乱れが低減し、あるいは階調の高い方の画素の階調が高くなり、液晶乱れの輝度低下と相殺されて液晶乱れが目立たなくなるので、高い映像品質を得ることができる。

[変形例２]
また、上記実施の形態または変形例１において、水平駆動回路６０は、フレームごとに、全画素に対応する信号データ３０Ａに対して、全画素共通の補正値を加算するとともに、補正値を周期的に変更するようにしてもよい。例えば、図２１（Ａ）〜（Ｃ）に示したように、水平駆動回路６０は、フレームごとに、全画素に対応する信号データ３０Ａに対して、
＋１００００００００（階調レベルを＋１上げる階調データ）
＋１００００００００（階調レベルを＋１上げる階調データ）
−０１０００００００（階調レベルを−３下げる階調データ）
＋１００００００００（階調レベルを＋１上げる階調データ）
を、順番にかつ繰り返し加算するようにしてもよい。このようにした場合には、図２１（Ｃ）に示したように、液晶乱れによって生じる筋Ｌ１が映像表示面内で経時的に所定の振幅で振動するので、観察者によって筋Ｌ１が視認されにくくなる。これにより、高い映像品質を得ることができる。

以上、実施の形態および変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。

例えば、上記実施の形態等では、変換回路３０、垂直駆動回路５０および水平駆動回路６０の駆動をコントローラ４０が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、変換回路３０、垂直駆動回路５０および水平駆動回路６０の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。

また、例えば、本技術は以下のような構成を取ることができる。
（１）
液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置における各画素を駆動する駆動回路であって、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するとともに、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割部と、
互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素に対応する階調データのビット配列に対して、他方の画素に対応する階調データのビット配列に近づける補正を行う補正部と、
各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部と
を含む
駆動回路。
（２）
前記補正部は、階調を維持した上で、一方の画素に対応する階調データのビット配列を、他方の画素に対応する階調データのビット配列に近づけた後、依然として双方のビット配列が異なっている部分がある場合には、階調の高い方の階調データを、階調がより高くなるように補正する
（１）に記載の駆動回路。
（３）
前記補正部は、フレームごとに、全画素に対応する階調データに対して、全画素共通の補正値を加算するとともに、補正値を周期的に変更する
（１）または（２）に記載の駆動回路。
（４）
液晶セルを含むメモリ内蔵の画素が行列状に配置された表示領域と、
各画素を駆動する駆動回路と
を備え、
前記駆動回路は、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するとともに、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割部と、
互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素に対応する階調データのビット配列に対して、他方の画素に対応する階調データのビット配列に近づける補正を行う補正部と、
各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部と
を有する
表示装置。
（５）
液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置の駆動方法であって、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するとともに、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割ステップと、
互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素に対応する階調データのビット配列に対して、他方の画素に対応する階調データのビット配列に近づける補正を行う補正ステップと、
各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御ステップと
を含む
表示装置の駆動方法。

１…表示装置、１０…表示パネル、１０Ａ…画素領域、１１…画素、２０…周辺回路、２０Ａ…映像信号、２０Ｂ…同期信号、３０…変換回路、３０Ａ…信号データ、３１…フレームメモリ、３２…書込回路、３３…読出回路、３４…デコーダ、４０…コントローラ、４０Ａ，４０Ｂ，４０Ｃ…制御信号、５０…垂直駆動回路、６０…水平駆動回路、ＤＴＬ…データ線、ＷＳＬ…走査線。

Claims (4)

1. 液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置における各画素を駆動する駆動回路であって、
   階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するとともに、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割部と、
   互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素に対応する階調データのビット配列に対して、他方の画素に対応する階調データのビット配列に近づける補正を行う補正部と、
   各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部と
   を含み、
   前記補正部は、階調を維持した上で、一方の画素に対応する階調データのビット配列を、他方の画素に対応する階調データのビット配列に近づけた後、依然として双方のビット配列が異なっている部分がある場合には、階調の高い方の階調データを、階調がより高くなるように補正する
   駆動回路。
2. 前記補正部は、フレームごとに、全画素に対応する階調データに対して、全画素共通の補正値を加算するとともに、補正値を周期的に変更する
   請求項１に記載の駆動回路。
3. 液晶セルを含むメモリ内蔵の画素が行列状に配置された表示領域と、
   各画素を駆動する駆動回路と
   を備え、
   前記駆動回路は、
   階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するとともに、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割部と、
   互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素に対応する階調データのビット配列に対して、他方の画素に対応する階調データのビット配列に近づける補正を行う補正部と、
   各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部と
   を有し、
   前記補正部は、階調を維持した上で、一方の画素に対応する階調データのビット配列を、他方の画素に対応する階調データのビット配列に近づけた後、依然として双方のビット配列が異なっている部分がある場合には、階調の高い方の階調データを、階調がより高くなるように補正する
   表示装置。
4. 液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置の駆動方法であって、
   階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するとともに、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割ステップと、
   互いに隣接する２つの画素に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素に対応する階調データのビット配列に対して、他方の画素に対応する階調データのビット配列に近づける補正を行う補正ステップと、
   各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御ステップと
   を含み、
   前記補正ステップにおいて、階調を維持した上で、一方の画素に対応する階調データのビット配列を、他方の画素に対応する階調データのビット配列に近づけた後、依然として双方のビット配列が異なっている部分がある場合には、階調の高い方の階調データを、階調がより高くなるように補正する
   表示装置の駆動方法。

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