JP2013050682A - 駆動回路、表示装置、および表示装置の駆動方法 - Google Patents

Abstract

【課題】擬似輪郭の生じにくい駆動回路およびそれを備えた表示装置、ならびに、擬似輪郭の生じにくい表示装置の駆動方法を提供する。
【解決手段】電気光学素子を含むメモリ内蔵の画素を駆動する駆動回路は、階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するようになっている。この駆動回路は、また、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成するようになっている。この駆動回路は、さらに、少なくとも一部の分割サブフィールドを、１フレーム期間内において分割前とは異なる区間に配置するようになっている。
【選択図】図２

Description

本技術は、パルス幅変調（ＰＷＭ）で階調表示を行う駆動回路およびそれを備えた表示装置に関する。また、本技術は、上記の表示装置の駆動方法に関する。

ＰＷＭで階調表示を行うデジタル駆動の表示装置では、５ビット（３２階調）の場合を例にとると、例えば、図１８に示したような階調表示法が用いられる。具体的には、図１８に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：８：１６の５つのデータを用意し、これら５つのデータの組み合わせにより３２階調が表現される。

図１９は、従来の一般的なデジタル駆動における順次走査の信号データと、走査線に印加される選択パルスとの関係を表したものである。ここでは、説明の都合上、走査線が３本の場合を示している。図１９からわかるように、従来の一般的なデジタル駆動の表示装置では、階調データの各ビット（本例では、１ｂｉｔ〜５ｂｉｔ）に対応し、かつ対応ビットの重みに応じた期間となるサブフィールドＳＦ１〜ＳＦ５で１フレーム期間（１Ｆ）が分割されている。そして、各サブフィールドＳＦ１〜ＳＦ５に対応するビットに従って画素の電気光学素子がオンまたはオフされることで、１Ｆ中のオン期間またはオフ期間の割合が段階的に制御される。さらに、走査線を介した画素へのデータ書込みは、サブフィールドＳＦ１〜ＳＦ５ごとに線順次走査で行われる。なお、上記のデジタル駆動に関する情報は、例えば、以下の特許文献１などに記載されている。

特開２００６−３４３６０９号公報

図２０は、垂直方向にグラデーションとなっている映像（以下、単に「グラデーション映像」と称する。）が垂直上方に変移する動画が、図１８のデジタル駆動で表示される様子を模式的に表したものである。図２０（Ａ）は、グラデーション映像を観察者が視認したときの映像の一部を表したものである。図２０（Ｂ）は、ｎフレーム目〜ｎ＋２フレーム目において、グラデーション映像が垂直上方に時間的に変化する様子をデジタル表示したものである。図２０（Ｃ）は、グラデーション映像が垂直上方に時間的に変化しているときにその動画を観察者が視認したときの映像の一部を表したものである。

図２０から、階調のわずかな違いで白黒の位相が反転するような階調表示法が用いられている場合に、グラデーション映像が垂直方向に時間的に変移することにより、白黒の位相が反転する画素において黒い筋Ｌ１が発生することがわかる。グラデーション映像は、人の顔の輪郭付近に発生する。そのため、人の顔が移動している映像において、人の顔の輪郭付近に上記の黒い筋Ｌ１が発生しやすい。人の顔の輪郭付近に発生する黒い筋Ｌ１は、人の顔の輪郭に沿って形成されるため、擬似輪郭と呼ばれる。擬似輪郭は、映像品質を著しく損なうため、擬似輪郭の生じにくい駆動方法の開発が望まれている。

本技術はかかる問題点に鑑みてなされたものであり、その第１の目的は、擬似輪郭の生じにくい駆動回路およびそれを備えた表示装置を提供することにある。また、第２の目的は、擬似輪郭の生じにくい表示装置の駆動方法を提供することにある。

本技術による駆動回路は、電気光学素子を含むメモリ内蔵の画素が行列状に配置された表示装置における各画素を駆動する回路である。駆動回路は、分割部と、オンオフ期間制御部とを含んでいる。分割部は、階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するようになっている。分割部は、また、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成するようになっている。一方のオンオフ期間制御部は、各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するようになっている。

本技術による表示装置は、電気光学素子を含むメモリ内蔵の画素が行列状に配置された表示領域と、各画素を駆動する駆動回路とを備えている。この表示装置において、駆動回路は、上記の分割部と同一の構成要素の分割部と、上記のオンオフ期間制御部と同一の構成要素のオンオフ期間制御部とを備えている。

本技術による表示装置の駆動方法は、液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置の駆動方法である。この駆動方法は、以下の２つのステップを含んでいる。
（Ａ）階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するとともに、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成し、さらに、少なくとも一部の分割サブフィールドを、１フレーム期間内において分割前とは異なる区間に配置する分割ステップ
（Ｂ）各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御ステップ

本技術による駆動回路、表示装置、および表示装置の駆動方法では、期間の相対的に長い１または複数のサブフィールドが、期間の相対的に短いサブフィールドの期間と等しい期間に分割される。これにより、階調のわずかな違いで発生した白黒の境界が長い時間に渡って存在する度合いを少なくすることが可能である。

本技術による駆動回路、表示装置、および表示装置の駆動方法によれば、階調のわずかな違いで発生した白黒の境界が長い時間に渡って存在する度合いを少なくすることができるようにしたので、筋の発生を抑制することができる。これにより、擬似輪郭を生じにくくすることができる。その結果、高い映像品質を得ることができる。

本技術による一実施の形態に係る表示装置の概略図である。 サブフィールドで規定された信号データの一例を表す模式図である。 階調データの一例を表す模式図である。 フレーム間の信号データの関係の一例を表す模式図である。 フレーム間の信号データの関係の他の例を表す模式図である。 図１の変換回路の概略図である。 １フレーム期間における信号データの一例および選択パルスの一例を表す模式図である。 グラデーション画像の経時的な変化の一例を表す模式図である。 グラデーション画像の経時的な変化の他の例を表す模式図である。 サブフィールドで規定された信号データの他の例を表す模式図である。 階調データの他の例を表す模式図である。 図１１の階調データの生成方法の一例をビットで表したものである。 図１２のビットを白黒で表したものである。 １フレーム期間における信号データの他の例および選択パルスの他の例を表す模式図である。 グラデーション画像の経時的な変化の他の例を表す模式図である。 ｎ＋偶数フレームとｎ＋奇数フレームとの関係について説明する図である。 上記実施の形態の階調表示法を、偏光シャッタメガネを用いた３Ｄ表示装置に適用したときの駆動シーケンスおよび信号データの一例を表す図である。 比較例に係る階調データの一例を表す模式図である。 １フレーム期間における信号データの従来例および選択パルスの従来例を表す模式図である。 グラデーション画像の経時的な変化の一例を表す模式図である。

以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．実施の形態（表示装置）
２．変形例（表示装置）

＜１．実施の形態＞
［構成］
図１は、本技術による一実施の形態に係る表示装置１の概略構成を表したものである。この表示装置１は、表示パネル１０と、表示パネル１０を駆動する周辺回路２０とを備えている。

（表示パネル１０）
表示パネル１０は、行方向に延在する複数の走査線ＷＳＬと、列方向に延在する複数のデータ線ＤＴＬとを有しており、走査線ＷＳＬとデータ線ＤＴＬとが互いに交差する箇所に対応して画素１１を有している。表示パネル１０内の複数の画素１１は、表示パネル１０の画素領域１０Ａ全面に渡って行方向および列方向に２次元配置されている。画素１１は、表示パネル１０上の画面を構成する最小単位の点に対応するものである。表示パネル１０がカラー表示パネルである場合には、画素１１は、例えば赤、緑または青などの単色の光を発する副画素に相当し、表示パネル１０がモノクロ表示パネルである場合には、画素１１は、単色光（例えば白色光）を発する画素に相当する。

画素１１は、図示しないが、電気光学素子を含むメモリ内蔵の画素である。電気光学素子の種類としては、例えば、液晶セルや、有機ＥＬ（Electro Luminescence）セルなどが挙げられる。メモリの種類としては、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などが挙げられる。画素１１は、対応する１本の走査線ＷＳＬが選択されたとき、対応するデータ線ＤＴＬに供給された信号データ（ビット）の書込みに応じて発光状態または消光状態となり、その後、当該走査線ＷＳＬが非選択となっても、書込みによる発光状態または消光状態が継続するようになっている。そのため、周辺回路２０は、画素１１が発光状態となっている期間（点灯期間）、または画素１１が消光状態となっている期間（消灯期間）の、１フレーム期間における割合を制御することにより、階調表示を実現している。

画素１１の点灯期間または消灯期間の単位として「サブフィールド」という概念がある。「サブフィールド」とは、画素１１の階調を規定する階調データの各ビットに対応し、かつ当該対応ビットの重みに応じた期間の単位を指している。一般に、例えば、５ビットからなる階調データによって３２階調を表現する場合、例えば、図１８に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：８：１６の５つのデータが用意され、これら５つのデータの組み合わせにより３２階調が表現される。上記の階調表示法では、図２（Ａ）に示したように、階調データの各ビット（１ｂｉｔ〜５ｂｉｔ）に対応し、かつ対応ビットの重みに応じた期間となるサブフィールドＳＦ１〜ＳＦ５で、信号データが規定される。

本実施の形態では、さらに、画素１１の点灯期間または消灯期間の単位として、期間の相対的に長い（つまり高階調側の）サブフィールドに対して「分割サブフィールド」が適用されている。「分割サブフィールド」とは、期間の相対的に長いサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより生成される断片化されたサブフィールドを指している。例えば、図２（Ｂ）に示したように、階調データの４ビット目および５ビット目に対応するサブフィールドＳＦ４，ＳＦ５が、サブフィールドＳＦ４よりも期間の相対的に短いサブフィールドＳＦ３の期間と等しい期間に分割されている。これにより、サブフィールドＳＦ４から、２つの分割サブフィールドＳＦ４−１，ＳＦ４−２が生成され、サブフィールドＳＦ５から、４つの分割サブフィールドＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４が生成されている。分割サブフィールドＳＦ４−１，ＳＦ４−２，ＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４の期間は、低階調側のサブフィールドＳＦ１，ＳＦ２の期間よりも長くなっており、信号データにおいて最も長い期間となっている。

ここで、分割サブフィールドに対応するビットは、分割サブフィールドの分割元のサブフィールドに対応するビットと等しくなっている。例えば、分割サブフィールドＳＦ４−１，ＳＦ４−２に対応するビットは、サブフィールドＳＦ４に対応するビットと等しくなっている。同様に、分割サブフィールドＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４に対応するビットは、サブフィールドＳＦ５に対応するビットと等しくなっている。本実施の形態では、例えば、５ビットによって３２階調が表現された階調データ（図１８参照）が入力される場合、例えば、図３に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が４：４：４：４：１：２：４：４：４の９つのデータが用意され、これら９つのデータの組み合わせにより３２階調が表現される。このとき、先頭から２番目の期間および８番目の期間が、分割サブフィールドＳＦ４−１，ＳＦ４−２に対応する期間である。また、先頭から１番目の期間、３番目の期間、７番目の期間および９番目の期間が、分割サブフィールドＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４に対応する期間である。この階調表示法では、図１８に示した階調表示法と比べて、互いに隣接する２つの画素における階調のわずかな違いで、白黒の境界が長い時間に渡って固定される度合いが少なくなっている。

上記の階調表示法では、少なくとも一部の分割サブフィールドが、１フレーム期間内において分割前とは異なる区間に配置される。さらに、各分割サブフィールドは、互いに隣接する分割サブフィールドの分割元のサブフィールドが互いに異なるように配置されている。例えば、図２（Ｂ）に示したように、サブフィールドＳＦ４から生成された分割サブフィールドＳＦ４−１は、サブフィールドＳＦ５から生成された分割サブフィールドＳＦ５−１，ＳＦ５−２に隣接して配置されている。また、サブフィールドＳＦ４から生成された分割サブフィールドＳＦ４−２は、サブフィールドＳＦ５から生成された分割サブフィールドＳＦ５−３，ＳＦ５−４に隣接して配置されている。同様に、サブフィールドＳＦ５から生成された分割サブフィールドＳＦ５−１は、信号データの先頭に配置されており、かつサブフィールドＳＦ４から生成された分割サブフィールドＳＦ４−１に隣接して配置されている。また、サブフィールドＳＦ５から生成された分割サブフィールドＳＦ５−２は、サブフィールドＳＦ４から生成された分割サブフィールドＳＦ４−１と、分割されていないサブフィールドＳＦ３とに隣接して配置されている。また、サブフィールドＳＦ５から生成された分割サブフィールドＳＦ５−３は、サブフィールドＳＦ４から生成された分割サブフィールドＳＦ４−２と、分割されていないサブフィールドＳＦ２とに隣接して配置されている。また、サブフィールドＳＦ５から生成された分割サブフィールドＳＦ５−４は、信号データの最後尾に配置されており、かつサブフィールドＳＦ４から生成された分割サブフィールドＳＦ４−２に隣接して配置されている。

一部の分割サブフィールドは１フレーム期間の期初寄りに配置されていることが好ましい。例えば、図２（Ｂ）に示したように、サブフィールドＳＦ５から生成された分割サブフィールドＳＦ５−１が１フレーム期間（信号データ）の先頭に配置されている。さらに、例えば、図２（Ｂ）に示したように、サブフィールドＳＦ４から生成された分割サブフィールドＳＦ４−１が１フレーム期間（信号データ）の先頭から２番目に配置されている。

また、例えば、フレーム期間に関係なく、分割サブフィールドの位置が固定されていてもよい。例えば、図４に示したように、ｎフレーム、ｎ＋１フレーム、ｎ＋２フレームのいずれにおいても、信号データが、先頭から順に、ＳＦ５−１、ＳＦ４−１、ＳＦ５−２、ＳＦ３、ＳＦ１、ＳＦ２、ＳＦ５−３、ＳＦ４−２、およびＳＦ５−４の順番で規定されていてもよい。

また、例えば、フレーム期間ごとに、少なくとも一部の分割サブフィールドであって、かつ分割元のサブフィールドが互いに異なる分割サブフィールド同士の位置が互いに入れ替えられていてもよい。さらに、フレーム期間ごとに、分割サブフィールドおよびサブフィールの位置が互いに入れ替えられていてもよい。例えば、図５に示したように、ｎフレームにおいて、信号データが、先頭から順に、ＳＦ５−１、ＳＦ４−１、ＳＦ５−２、ＳＦ３、ＳＦ１、ＳＦ２、ＳＦ５−３、ＳＦ４−２、およびＳＦ５−４の順番で規定されているとする。このとき、ｎ＋１フレームでは、１番目のＳＦ５-１と２番目のＳＦ４−１とが互いに入れ替えられ、３番目のＳＦ５-２と４番目のＳＦ３とが互いに入れ替えられ、８番目のＳＦ４-２と９番目のＳＦ５−４とが互いに入れ替えられている。さらに、ｎ＋２フレームでは、１番目のＳＦ４-１と２番目のＳＦ５−１とが互いに入れ替えられ、３番目のＳＦ３と４番目のＳＦ５−２とが互いに入れ替えられ、８番目のＳＦ５-４と９番目のＳＦ４−２とが互いに入れ替えられている。

（周辺回路２０）
次に、周辺回路２０の構成についての説明を行う。周辺回路２０は、例えば、図１に示したように、変換回路３０、コントローラ４０、垂直駆動回路５０および水平駆動回路６０を有している。

コントローラ４０は、図示しない上位装置から供給される同期信号２０Ｂから、変換回路３０、垂直駆動回路５０、および水平駆動回路６０の動作タイミングを制御する制御信号４０Ａ，４０Ｂ，４０Ｃを生成するものである。同期信号２０Ｂとしては、例えば、垂直同期信号、水平同期信号、ドットクロック信号などが挙げられる。制御信号４０Ａ，４０Ｂ，４０Ｃとしては、例えば、クロック信号、ラッチ信号、フレーム開始信号、サブフィールド開始信号などが挙げられる。

変換回路３０は、例えば、図６に示したように、フレームメモリ３１、書込回路３２、読出回路３３およびデコーダ３４を含んでいる。フレームメモリ３１は、少なくとも表示領域１０Ａの解像度よりも多い記憶容量を有する映像表示用メモリであり、例えば、行アドレスと、列アドレスと、行アドレスおよび列アドレスと関連付けられた各画素１１の階調データとを記憶することができるようになっている。書込回路３２は、同期信号２０Ｂ利用して、映像信号２０Ａの書込アドレスＷａｄを生成するとともに、同期信号２０Ｂに同期してフレームメモリ３１に出力するようになっている。書込みアドレスＷａｄは、例えば、行アドレスおよび列アドレスを含んでいる。読出回路３３は、制御信号４０Ａに基づいて、読出アドレスＲａｄを生成し、フレームメモリ３１に出力するようになっている。デコーダ３４は、フレームメモリ３１から出力された階調データを信号データ３０Ａとして出力するようになっている。

垂直駆動回路５０は、水平駆動回路６０から入力される制御信号６０Ａ（後述）と、制御信号４０Ｃから特定されるアドレスデータとに基づいて、各画素１１を行単位で選択するための走査パルスを走査線ＷＳＬに出力するようになっている。垂直駆動回路５０は、例えば、図７（Ａ）〜（Ｄ）に示したように、ＳＦ５−１，ＳＦ４−１，ＳＦ５−２，ＳＦ３，ＳＦ１，ＳＦ２，ＳＦ５−３，ＳＦ４−２，ＳＦ５−４の並び順および期間に対応して、各走査線ＷＳＬに選択パルスを順次出力するようになっている。

水平駆動回路６０は、制御信号４０Ｂと、信号データ３０Ａとに基づいて、画素１１の電気光学素子をオンまたはオフすることで、１Ｆ中のオン期間またはオフ期間の割合を段階的に制御するようになっている。

水平駆動回路６０は、信号データ３０Ａの高ビット側のサブフィールドを、信号データ３０Ａの低ビット側のサブフィールドの期間と同じ期間の分割サブフィールドに分割するようになっている。水平駆動回路６０は、信号データ３０Ａとして、５ビットによって３２階調が表現された階調データ（図１８参照）が入力された場合、例えば、図２（Ｂ）に示したように、階調データの４ビット目および５ビット目に対応するサブフィールドＳＦ４，ＳＦ５を、サブフィールドＳＦ４よりも期間の相対的に短いサブフィールドＳＦ３の期間と等しい期間に分割するようになっている。これにより、サブフィールドＳＦ４から、２つの分割サブフィールドＳＦ４−１，ＳＦ４−２が生成され、サブフィールドＳＦ５から、４つの分割サブフィールドＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４が生成される。

次に、水平駆動回路６０は、少なくとも一部の分割サブフィールドを、１フレーム期間内において分割前とは異なる区間に配置するようになっている。さらに、水平駆動回路６０は、各分割サブフィールドを、互いに隣接する分割サブフィールドの分割元のサブフィールドが互いに異なるように配置するようになっている。このとき、水平駆動回路６０は、例えば、図２（Ｂ）に示したように、サブフィールドＳＦ１，ＳＦ２，ＳＦ３および分割サブフィールドＳＦ４−１，ＳＦ４−２，ＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４を、ＳＦ５−１，ＳＦ４−１，ＳＦ５−２，ＳＦ３，ＳＦ１，ＳＦ２，ＳＦ５−３，ＳＦ４−２，ＳＦ５−４の順に配置するようになっている。

このとき、水平駆動回路６０が、一部の分割サブフィールドを１フレーム期間の期初寄りに配置するようになっていることが好ましい。水平駆動回路６０は、例えば、図２（Ｂ）に示したように、分割サブフィールドＳＦ５−１を１フレーム期間（信号データ）の先頭に配置するようになっている。水平駆動回路６０は、さらに、例えば、図２（Ｂ）に示したように、分割サブフィールドＳＦ４−１を１フレーム期間（信号データ）の先頭から２番目に配置するようになっている。

また、水平駆動回路６０は、少なくとも一部の分割サブフィールドを、１フレーム期間内において分割前とは異なる区間に配置するともに、各分割サブフィールドを、互いに隣接する分割サブフィールドの分割元のサブフィールドが互いに異なるように配置する際に、１フレーム期間内において、ビット配列を時間対称配置にすることが好ましい。また、水平駆動回路６０は、少なくとも一部の分割サブフィールドを、１フレーム期間内において分割前とは異なる区間に配置するともに、各分割サブフィールドを、互いに隣接する分割サブフィールドの分割元のサブフィールドが互いに異なるように配置する際に、複数フレーム期間内において、ビット配列を時間対称配置にすることが好ましい。

ここで、「時間対称配置」とは、ある時間を基準として、それよりも前の期間の白黒の位相と、それよりも後の期間の白黒の位相とが対称またはおおむね対称となっていることを指している。「１フレーム期間内において、ビット配列を時間対称配置にする」という場合は、例えば、サブフィールドＳＦ１を基準として、それよりも前の期間（ＳＦ５−１，ＳＦ４−１，ＳＦ５−２，ＳＦ３）の白黒の位相と、それよりも後の期間（ＳＦ２，ＳＦ５−３，ＳＦ４−２，ＳＦ５−４）の白黒の位相とが対称またはおおむね対称となっていることを指している。例えば、図５（Ｂ）の１６ライン目に示したように、サブフィールドＳＦ１を基準として、それよりも前の期間（ＳＦ５−１，ＳＦ４−１，ＳＦ５−２，ＳＦ３）の白黒の位相は、「０１０１」となっている。一方、図５（Ｂ）の１６ライン目に示したように、サブフィールドＳＦ１を基準として、それよりも後の期間（ＳＦ２，ＳＦ５−３，ＳＦ４−２，ＳＦ５−４）の白黒の位相は、「１０１０」となっている。ここで、「１０１０」は、サブフィールドＳＦ１において「０１０１」を折り返したものに等しい。従って、図５（Ｂ）の１６ライン目において、サブフィールドＳＦ１よりも前の期間の白黒の位相「０１０１」と、サブフィールドＳＦ１よりも後の期間の白黒の位相「１０１０」とは、サブフィールドＳＦ１を基準として対称となっているといえる。

また、「複数フレーム期間内において、ビット配列を時間対称配置にする」という場合は、例えば、ｎフレーム期間とｎ＋１フレーム期間との境界を基準として、ｎフレーム期間における階調データの白黒の位相と、ｎ＋１フレーム期間における階調データの白黒の位相とが対称またはおおむね対称となっていることを指している。例えば、図５（Ｂ）の１６ライン目に示したように、ｎフレーム期間の階調データは、「１０１０００１０１」となっている。一方、図５（Ｂ）の１６ライン目に示したように、ｎフレーム期間の階調データは、「１０１０００１０１」となっている。ここで、「１０１０００１０１」は、ｎフレーム期間とｎ＋１フレーム期間との境界において「１０１０００１０１」を折り返したものに等しい。従って、図５（Ｂ）の１６ライン目において、ｎフレーム期間の白黒の位相「１０１０００１０１」と、ｎ＋１フレーム期間の白黒の位相「１０１０００１０１」とは、ｎフレーム期間とｎ＋１フレーム期間との境界を基準として対称となっているといえる。

ところで、１フレーム期間内または複数フレーム期間内において、ビット配列が、時間対称配置となっている場合、前半のビット配列によって生成される筋と、後半のビット配列によって生成される筋とが、白黒反転の関係となっている。つまり、一方の筋は黒い筋となっており、他方の筋は、白い筋となっている（後述の図１６の左側の図を参照）。ここで、人間の目では、白黒反転の経時的な変化は積分値として認識される。そのため、１フレーム期間内または複数フレーム期間内において、ビット配列が、時間対称配置となっている場合には、人間の目では、黒い筋と、白い筋とが互いに相殺し合い、筋が生じていないように認識される。

水平駆動回路６０は、例えば、図５に示したように、フレーム期間ごとに、少なくとも一部の分割サブフィールドであって、かつ分割元のサブフィールドが互いに異なる分割サブフィールド同士の位置を互いに入れ替えるようになっている。水平駆動回路６０は、さらに、例えば、図５に示したように、フレーム期間ごとに、期間が互いに等しい分割サブフィールドおよびサブフィールの位置を互いに入れ替えるようになっている。水平駆動回路６０は、例えば、図５に示したように、ｎフレームにおいて、信号データを、先頭から順に、ＳＦ５−１、ＳＦ４−１、ＳＦ５−２、ＳＦ３、ＳＦ１、ＳＦ２、ＳＦ５−３、ＳＦ４−２、およびＳＦ５−４の順番で規定するようになっている。このとき、水平駆動回路６０は、ｎ＋１フレームでは、１番目のＳＦ５-１と２番目のＳＦ４−１とを互いに入れ替え、３番目のＳＦ５-２と４番目のＳＦ３とを互いに入れ替え、８番目のＳＦ４-２と９番目のＳＦ５−４とを互いに入れ替えるようになっている。さらに、水平駆動回路６０は、ｎ＋２フレームでは、１番目のＳＦ４-１と２番目のＳＦ５−１とを互いに入れ替え、３番目のＳＦ３と４番目のＳＦ５−２とを互いに入れ替え、８番目のＳＦ５-４と９番目のＳＦ４−２とを互いに入れ替えるようになっている。

なお、水平駆動回路６０は、例えば、フレーム期間に関係なく、分割サブフィールドの位置を固定するようになっていてもよい。水平駆動回路６０は、例えば、図４に示したように、ｎフレーム、ｎ＋１フレーム、ｎ＋２フレームのいずれにおいても、信号データを、先頭から順に、ＳＦ５−１、ＳＦ４−１、ＳＦ５−２、ＳＦ３、ＳＦ１、ＳＦ２、ＳＦ５−３、ＳＦ４−２、およびＳＦ５−４の順番で規定するようになっていてもよい。

また、水平駆動回路６０は、補正後の信号データ３０Ａのサブフィールドおよび分割サブフィールドの並び順および期間に対応した制御信号６０Ａを垂直駆動回路５０に出力するようになっている。

[効果]
次に、従来の一般的なデジタル駆動と対比しつつ、本実施の形態の表示装置１の効果について説明する。

従来の一般的なＰＷＭのデジタル駆動では、５ビット（３２階調）の場合を例にとると、例えば、図１８に示したような階調表示法が用いられる。具体的には、図１８に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：８：１６の５つのデータを用意し、これら５つのデータの組み合わせにより３２階調が表現される。

図１９は、従来の一般的なデジタル駆動における順次走査の信号データと、走査線に印加される選択パルスとの関係を表したものである。ここでは、説明の都合上、走査線が３本の場合を示している。図１９からわかるように、従来の一般的なデジタル駆動の表示装置では、階調データの各ビット（本例では、１ｂｉｔ〜５ｂｉｔ）に対応し、かつ対応ビットの重みに応じた期間となるサブフィールドＳＦ１〜ＳＦ５で１フレーム期間（１Ｆ）が分割されている。そして、各サブフィールドＳＦ１〜ＳＦ５に対応するビットに従って画素の電気光学素子がオンまたはオフされることで、１Ｆ中のオン期間またはオフ期間の割合が段階的に制御される。さらに、走査線を介した画素へのデータ書込みは、サブフィールドＳＦ１〜ＳＦ５ごとに線順次走査で行われる。

図２０は、グラデーション映像が垂直上方に変移する動画が、図１９のデジタル駆動で表示される様子を模式的に表したものである。図２０（Ａ）は、グラデーション映像を観察者が視認したときの映像の一部を表したものである。図２０（Ｂ）は、ｎフレーム目〜ｎ＋２フレーム目において、グラデーション映像が垂直上方に時間的に変化する様子をデジタル表示したものである。図２０（Ｃ）は、グラデーション映像が垂直上方に時間的に変化しているときにその動画を観察者が視認したときの映像の一部を表したものである。

図２０から、階調のわずかな違いで白黒の位相が反転するような階調表示法が用いられている場合に、グラデーション映像が垂直方向に時間的に変移することにより、白黒の位相が反転する画素において黒い筋Ｌ１が発生することがわかる。グラデーション映像は、人の顔の輪郭付近に発生する。そのため、人の顔が移動している映像において、人の顔の輪郭付近に上記の黒い筋Ｌ１が発生しやすい。人の顔の輪郭付近に発生する黒い筋Ｌ１は、人の顔の輪郭に沿って形成されるため、擬似輪郭と呼ばれる。擬似輪郭は、映像品質を著しく損なう。

一方、本実施の形態では、画素１１の点灯期間または消灯期間の単位として、期間の相対的に長い（つまり高階調側の）サブフィールドに対して「分割サブフィールド」が適用される。さらに、互いに隣接する分割サブフィールドの分割元のサブフィールドが互いに異なるように各分割サブフィールドが配置される。例えば、図２（Ｂ）に示したように、階調データの４ビット目および５ビット目に対応するサブフィールドＳＦ４，ＳＦ５が、サブフィールドＳＦ４よりも期間の相対的に短いサブフィールドＳＦ３の期間と等しい期間に分割されることにより、サブフィールドＳＦ４から、２つの分割サブフィールドＳＦ４−１，ＳＦ４−２が生成され、サブフィールドＳＦ５から、４つの分割サブフィールドＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４が生成される。

そのため、例えば、５ビットからなる階調データによって３２階調を表現する場合、例えば、図３に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が４：４：４：４：１：２：４：４：４の９つのデータが用意され、これら９つのデータの組み合わせにより３２階調が表現される。この階調表示法では、図１８に示した階調表示法と比べて、階調のわずかな違いで、白黒の境界が長い時間に渡って固定される度合いが少なくなっている。

図８、図９は、グラデーション映像が垂直上方に変移する動画が、図７と同様のデジタル駆動で表示される様子を模式的に表したものである。図８は、図４に示したように、ｎフレーム、ｎ＋１フレーム、ｎ＋２フレームのいずれにおいても、信号データが、先頭から順に、ＳＦ５−１、ＳＦ４−１、ＳＦ５−２、ＳＦ３、ＳＦ１、ＳＦ２、ＳＦ５−３、ＳＦ４−２、およびＳＦ５−４の順番で規定されているときのものである。図９は、図５に示したように、フレーム期間ごとに、少なくとも一部の分割サブフィールドであって、かつ分割元のサブフィールドが互いに異なる分割サブフィールド同士の位置を互いに入れ替えているときのものである。

図８（Ａ），図９（Ａ）は、グラデーション映像を観察者が視認したときの映像の一部を表したものである。図８（Ｂ），図９（Ｂ）は、ｎフレーム目〜ｎ＋２フレーム目において、グラデーション映像が垂直上方に時間的に変化する様子をデジタル表示したものである。図８（Ｃ），図９（Ｃ）は、グラデーション映像が垂直上方に時間的に変化しているときにその動画を観察者が視認したときの映像の一部を表したものである。

図８，図９から、階調のわずかな違いで白黒の位相が反転するような階調表示法が用いられている場合に、グラデーション映像が垂直方向に時間的に変移したとしても、階調のわずかな違いで発生した白黒の境界が長い時間に渡って存在する度合いを少なくすることができる。これにより、図２０に示したような黒い筋Ｌ１の発生を抑制することができる。

従って、本実施の形態の階調表示法では、擬似輪郭を生じにくくすることができる。その結果、高い映像品質を得ることができる。

また、本実施の形態において、少なくとも一部の分割サブフィールドが、１フレーム期間内において分割前とは異なる区間に配置されるともに、各分割サブフィールドが、互いに隣接する分割サブフィールドの分割元のサブフィールドが互いに異なるように配置される際に、１フレーム期間内または複数フレーム期間内において、ビット配列が時間対称配置となっている場合には、前半のビット配列によって生成される筋と、後半のビット配列によって生成される筋とが、白黒反転の関係となる。そのため、この場合には、人間の目では、黒い筋と、白い筋とが互いに相殺し合い、筋が生じていないように認識される。従って、このような階調表示法を用いることにより、擬似輪郭をさらに生じにくくすることができる。その結果、より高い映像品質を得ることができる。

＜２．変形例＞
[変形例１]
上記実施の形態では、各分割サブフィールドは、互いに隣接する分割サブフィールドの分割元のサブフィールドが互いに異なるように配置されていたが、互いに等しくなるように配置されていてもよい。例えば、図１０（Ａ），（Ｂ）に示したように、水平駆動回路６０は、サブフィールドＳＦ４から生成された分割サブフィールドＳＦ４−１，ＳＦ４−２を、サブフィールドＳＦ４の位置に配置するようになっている。さらに、例えば、図１０（Ａ），（Ｂ）に示したように、水平駆動回路６０は、サブフィールドＳＦ５から生成された分割サブフィールドＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４を、サブフィールドＳＦ５の位置に配置するようになっている。

そのため、例えば、５ビットによって３２階調が表現された階調データ（図１８参照）が入力される場合、例えば、図１１に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：４：４：４：４：４：４の９つのデータが用意され、これら９つのデータの組み合わせにより３２階調が表現される。この階調表示法では、図１８に示した階調表示法と比べて、階調のわずかな違いで、白黒の境界が長い時間に渡って固定される度合いが少なくなっている。

ここで、先頭から４番目の期間および５番目の期間が、分割サブフィールドＳＦ４−１，ＳＦ４−２に対応する期間である。また、先頭から６番目の期間、７番目の期間、８番目の期間および９番目の期間が、分割サブフィールドＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４に対応する期間である。この階調表示法では、分割サブフィールドＳＦ４−１，ＳＦ４−２に対応するビットが、サブフィールドＳＦ４に対応するビットと必ずしも等しくなっていない。同様に、分割サブフィールドＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４に対応するビットが、サブフィールドＳＦ５に対応するビットと必ずしも等しくなっていない。そのため、本変形例では、例えば、ある範囲内の階調においては、サブフィールドＳＦ３に対応するビットが、分割サブフィールドＳＦ４−２に対応するビットに割り当てられている。また、例えば、上記とは別の範囲内の階調においては、サブフィールドＳＦ３，分割サブフィールドＳＦ４-１，ＳＦ４−２に対応するビットが、分割サブフィールドＳＦ５−２，ＳＦ５−３，ＳＦ５−４に対応するビットに割り当てられている。さらに、例えば、上記とは別の範囲内の階調においては、サブフィールドＳＦ３に対応するビットが、分割サブフィールドＳＦ５−４に対応するビットに割り当てられている。この階調表示法では、図１８に示した階調表示法と比べて、階調のわずかな違いで、白黒の境界が長い時間に渡って固定される度合いが少なくなっている。

次に、図１１に示した階調表示法を実現する方法について説明する。図１２は、外部から入力された階調データを上記の階調表示法に補正する方法の一例を表したものである。図１３は、図１２における階調データを模式的に表したものである。

まず、例えば、図１２（Ａ），図１３（Ａ）に示したように、５ビットによって３２階調が表現された階調データが外部から入力される場合に、水平駆動回路６０は、階調データの高ビット側のサブフィールドを、階調データの低ビット側のサブフィールドの期間と同じ期間の分割サブフィールドに分割する。例えば、図１２（Ｂ），図１３（Ｂ）に示したように、水平駆動回路６０は、階調データの４ビット目のサブフィールドを、階調データの３ビット目のサブフィールドの期間と同じ期間で２つの分割サブフィールドに分割する。さらに、水平駆動回路６０は、階調データの５ビット目のサブフィールドを、階調データの３ビット目のサブフィールドの期間と同じ期間で４つの分割サブフィールドに分割する。

次に、水平駆動回路６０は、最も期間の長いサブフィールドおよび分割サブフィールドに対応するビットの並びを、１（白）は１（白）同士が、０（黒）は０（黒）同士が互いに隣接するように並び替える。水平駆動回路６０は、例えば、図１２（Ｂ），（Ｃ），図１３（Ｂ），（Ｃ）に示したように、分割後の階調データのうち、最も期間の長いサブフィールドおよび分割サブフィールドであるＳＦ３〜ＳＦ５−４に対応するビットの並びを、１（白）が低ビット側でまとまるとともに０（黒）が高ビット側でまとまるように、並び替える。これにより、図１１に示した階調表示法を実現することができる。

本変形例において、垂直駆動回路５０は、制御信号４０Ｃから特定されるアドレスデータに基づいて、各画素１１を行単位で選択するための走査パルスを走査線ＷＳＬに出力するようになっている。垂直駆動回路５０は、例えば、図１４（Ａ）〜（Ｄ）に示したように、サブフィールドＳＦ１，ＳＦ２，ＳＦ３および分割サブフィールドＳＦ４−１，ＳＦ４−２，ＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４で１フレーム期間（１Ｆ）を分割し、分割した期間ごとに、各走査線ＷＳＬに選択パルスを順次出力するようになっている。なお、図１４（Ａ）の例では、垂直駆動回路５０は、ＳＦ１，ＳＦ２，ＳＦ３，ＳＦ４−１，ＳＦ４−２，ＳＦ５−１，ＳＦ５−２，ＳＦ５−３，ＳＦ５−４の並びで１フレーム期間（１Ｆ）を分割している。

図１５は、グラデーション映像が垂直上方に変移する動画が、図１４と同様のデジタル駆動で表示される様子を模式的に表したものである。図１５（Ａ）は、グラデーション映像を観察者が視認したときの映像の一部を表したものである。図１５（Ｂ）は、ｎフレーム目〜ｎ＋２フレーム目において、グラデーション映像が垂直上方に時間的に変化する様子をデジタル表示したものである。なお、図１５（Ａ），（Ｃ）は、ｎフレーム期間およびｎ＋２フレーム期間（（ｎ＋偶数）フレーム期間）において、階調が大きくなるにつれて、低ビット側から白が埋められている。一方、図１５（Ｂ）は、ｎ＋１フレーム期間（（ｎ＋奇数）フレーム期間）において、階調が大きくなるにつれて、高ビット側から白が埋められている。図１５（Ｃ）は、グラデーション映像が垂直上方に時間的に変化しているときにその動画を観察者が視認したときの映像の一部を表したものである。

図１５から、階調のわずかな違いで白黒の位相が反転するような階調表示法が用いられている場合に、グラデーション映像が垂直方向に時間的に変移すると、（ｎ＋偶数）のフレーム間で、白黒の位相が反転する画素において黒い筋がわずかに発生する場合があり、（ｎ＋奇数）のフレーム間で、白黒の位相が反転する画素において白い筋がわずかに発生する場合がある。しかし、（ｎ＋偶数）のフレームと、（ｎ＋奇数）のフレームとが混在する動画においては、図１６に示したように、黒い筋と、白い筋とが互いに相殺し合い、筋が消える。従って、本変形例の階調表示法でも、擬似輪郭を生じにくくすることができる。その結果、高い映像品質を得ることができる。

[変形例２]
上記実施の形態およびその変形例に係る階調表示は、シャッタ機能を有する偏向眼鏡で３Ｄ映像を視聴する３Ｄ表示装置に適用することも可能である。図１７（Ａ）は、垂直駆動回路５０が各画素行を走査するとともに、水平駆動回路６０が各画素行に右目用の信号データおよび左目用の信号データを交互に印加している様子を表したものである。図１７（Ｂ）は、信号データの一例を表したものである。

図１７（Ａ）において、シャッタメガネの開放（オン）期間は、１フレーム期間全てとなっており、さらに、シャッタメガネの開放（オン）期間に、表示下ライン（画素行ｎ）の液晶応答立下りが完了するように、走査速度とシャッタメガネの開放（オン）期間とが設定されている。そのため、画素行の上と下で位相が異なるものの、どちらも前後が黒表示で挟まれており、均一な３Ｄ表示が可能となっている。

本変形例において、水平駆動回路６０は、右目用の信号データと、左目用の信号データとを交互に印加する際に、それらの間に、液晶応答期間と黒挿入期間を設けている。これにより、右目画像が表示されている期間と、左目用画像が表示されている期間とが互いに異なる期間に生成されるので、クロストークの発生を低減することができる。また、本変形例において、水平駆動回路６０は、信号データとして、図１７（Ｂ）に示したもの（図２（Ｂ）と同様のもの）を印加するようになっている。これにより、信号データの期初においてオーバードライブ的な駆動が可能になる。

以上、実施の形態および変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。

例えば、上記実施の形態等では、変換回路３０、垂直駆動回路５０および水平駆動回路６０の駆動をコントローラ４０が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、変換回路３０、垂直駆動回路５０および水平駆動回路６０の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。

また、例えば、本技術は以下のような構成を取ることができる。
（１）
電気光学素子を含むメモリ内蔵の画素が行列状に配置された表示装置における各画素を駆動する駆動回路であって、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するとともに、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割部と、
各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部と
を含む
駆動回路。
（２）
前記分割部は、少なくとも一部の分割サブフィールドを、１フレーム期間内において分割前とは異なる区間に配置する
（２）に記載の駆動回路。
（３）
前記分割部は、各分割サブフィールドを、互いに隣接する分割サブフィールドの分割元のサブフィールドが互いに異なるように配置する
（２）に記載の駆動回路。
（４）
前記分割部は、一部の分割サブフィールドを１フレーム期間の期初寄りに配置する
（２）または（３）に記載の駆動回路。
（５）
前記分割部は、フレーム期間ごとに、少なくとも一部の分割サブフィールドであって、かつ分割元のサブフィールドが互いに異なる分割サブフィールド同士の位置を互いに入れ替える
（２）ないし（４）のいずれか一項に記載の駆動回路。
（６）
前記分割部は、１フレーム期間内または複数フレーム期間内において、ビット配列を時間対称配置にする
（５）に記載の駆動回路。
（７）
電気光学素子を含むメモリ内蔵の画素が行列状に配置された表示領域と、
各画素を駆動する駆動回路と
を備え、
前記駆動回路は、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するとともに、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割部と、
各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部と
を有する
表示装置。
（８）
電気光学素子を含むメモリ内蔵の画素が行列状に配置された表示装置の駆動方法であって、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するとともに、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割ステップと、
各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御ステップと
を含む
表示装置の駆動方法。

１…表示装置、１０…表示パネル、１０Ａ…画素領域、１１…画素、２０…周辺回路、２０Ａ…映像信号、２０Ｂ…同期信号、３０…変換回路、３０Ａ…信号データ、３１…フレームメモリ、３２…書込回路、３３…読出回路、３４…デコーダ、４０…コントローラ、４０Ａ，４０Ｂ，４０Ｃ…制御信号、５０…垂直駆動回路、６０…水平駆動回路、ＤＴＬ…データ線、ＷＳＬ…走査線。

Claims (8)

1. 電気光学素子を含むメモリ内蔵の画素が行列状に配置された表示装置における各画素を駆動する駆動回路であって、
   階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するとともに、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割部と、
   各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部と
   を含む
   駆動回路。
2. 前記分割部は、少なくとも一部の分割サブフィールドを、１フレーム期間内において分割前とは異なる区間に配置する
   請求項１に記載の駆動回路。
3. 前記分割部は、各分割サブフィールドを、互いに隣接する分割サブフィールドの分割元のサブフィールドが互いに異なるように配置する
   請求項２に記載の駆動回路。
4. 前記分割部は、一部の分割サブフィールドを１フレーム期間の期初寄りに配置する
   請求項２に記載の駆動回路。
5. 前記分割部は、フレーム期間ごとに、少なくとも一部の分割サブフィールドであって、かつ分割元のサブフィールドが互いに異なる分割サブフィールド同士の位置を互いに入れ替える
   請求項２に記載の駆動回路。
6. 前記分割部は、１フレーム期間内または複数フレーム期間内において、ビット配列を時間対称配置にする
   請求項５に記載の駆動回路。
7. 電気光学素子を含むメモリ内蔵の画素が行列状に配置された表示領域と、
   各画素を駆動する駆動回路と
   を備え、
   前記駆動回路は、
   階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するとともに、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割部と、
   各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部と
   を有する
   表示装置。
8. 電気光学素子を含むメモリ内蔵の画素が行列状に配置された表示装置の駆動方法であって、
   階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するとともに、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割ステップと、
   各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御ステップと
   を含む
   表示装置の駆動方法。

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