JP5125415B2

JP5125415B2 - 半導体集積回路およびその設計方法

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Publication number: JP5125415B2
Application number: JP2007282646A
Authority: JP
Inventors: 里香洲脇
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-12-27
Filing date: 2007-10-31
Publication date: 2013-01-23
Anticipated expiration: 2027-10-31
Also published as: US20080210979A1; JP2008182190A

Description

本発明は、半導体集積回路（ＬＳＩ）、およびその半導体集積回路の設計方法に関するものである。

近年、半導体集積回路は、プロセスの微細化や低消費電力化に伴い動作電源電圧が下がってきており、また配線抵抗の増加も相まって、配線パターンによる電圧降下が問題になってきている。
すなわち、半導体集積回路に外部から供給される電圧は、その内部集積回路の動作による電力消費や電源配線抵抗によって、内部集積回路の中心部では電圧レベルが下がってしまうので、その低下を防止するために電源を強化する必要がある。

この電源の強化のために、従来は、内部集積回路（コアエリアの回路）内において、電源配線の本数を増やしたり、あるいは電源ピンの個数を増やす対策などが採用されている。
また、半導体集積回路の電源の強化のために、以下の特許文献１や特許文献２に記載の発明が知られている。

特許文献１には、自動配置配線後に、機能セルの動作周波数と、実際の機能セルの出力容量から消費電流を算出し、各セル列ごとに各機能セルの電圧降下値を基準にして、電源の配線幅およびセル列の幅を最適にする発明が開示されている。
特許文献２には、昇圧回路によって供給電圧を基準供給電圧に対して昇圧させるようにし、内部集積回路領域における電圧降下現象を設計許容範囲内に抑えるようにした発明が開示されている。
特開２０００−２０５７６号公報特開２００２−３１３９２９号公報

しかし、従来技術には、以下のような不具合がある。
（１）内部集積回路内の電源配線の本数を増やす場合には、電源配線として使用する領域にセルを配置することができないので、半導体チップのサイズが大きくなってしまう。
（２）電源ピンを増やす場合には、信号ピンの個数が多い半導体集積回路では、電源ピンに割り当てることができる個数に制限があるため、半導体チップのサイズを大きくせざるを得ない。

（３）自動配置配線後に、電圧降下の検証をして電源を強化する場合には、電源ピンの本数が不足すると、設計が最初からやり直しとなってしまい、開発に要する時間（ＴＡＴ）を短縮できない。
（４）特許文献１の発明では、電源の配線幅などを最適化できるが、その電源の配線幅の最適化を内部集積回路内において行わざるを得ないという不具合がある。

（５）特許文献２の発明では、電源強化のために、新たに昇圧回路を追加しなければならない。
そこで、本発明の目的は、上記の点に鑑み、内部集積回路の領域ではなく、Ｉ／Ｏ領域を活用することで、半導体チップのサイズに影響を与えずに、電源強化を図るようにした半導体集積回路、およびその設計方法を提供することにある。

上記の課題を解決し本発明の幾つかの態様の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、半導体チップ上の中央側に形成される内部集積回路領域と、その内部集積回路領域以外の領域であって前記半導体チップ上の周縁側に形成されるＩ／Ｏ領域と、を含む半導体集積回路において、前記Ｉ／Ｏ領域内の所定位置に配置される第１の電源セルに隣接する領域に空き領域があるときに、その空き領域に第２の電源セルが挿入されており、前記第１の電源セルと前記第２の電源セルとが追加した第１の配線パターンによって電気的に接続されている。

第２の発明は、半導体チップ上の中央側に形成される内部集積回路領域と、その内部集積回路領域以外の領域であって前記半導体チップ上の周縁側に形成されるＩ／Ｏ領域と、を含む半導体集積回路において、前記Ｉ／Ｏ領域内の所定位置に配置される第１の電源セルと、前記第１の電源セルに隣接する空き領域に挿入される第２の電源セルと、前記第１の電源セルと前記第２の電源セルとを電気的に接続する第１の配線パターンと、を備えている。

第３の発明は、第１または第２の発明において、前記第１の電源セルは、所定の第２の配線パターンによって所定の電源ピンと電気的に接続されている。
第４の発明は、第１〜３の発明において、前記第１の配線パターンは、前記第１の電源セルのピン接続部と、これに対応する前記第２電源セルのピン接続部とを電気的に接続させ、かつ、前記第２の配線パターンの一部と電気的に接続されている。

第５の発明は、第１〜第４の発明において、前記第１の配線パターンは、前記第２の電源セルのピン接続部の長さ方向の全体と電気的に接続され、かつ、その接続部において長さ方向に許容される幅を有する。
第６の発明は、半導体チップ上の中央側に形成される内部集積回路領域と、その内部集積回路領域以外の領域であって前記半導体チップ上の周縁側に形成されるＩ／Ｏ領域と、を含む半導体集積回路の設計方法であって、前記Ｉ／Ｏ領域内の所定位置に配置される第１の電源セルに隣接する領域に空き領域があるときに、その空き領域に第２の電源セルを挿入し、その挿入した第２電源セルと前記第１の電源セルとを電気的に接続するための配線パターンを新たに追加するようにした。

第７の発明は、第６の発明において、前記第１の電源セルは、所定の配線パターンによって所定の電源ピンと電気的に予め接続されている。
以上のように本発明では、例えば内部集積回路の領域ではなく、Ｉ／Ｏ領域の空き領域を活用するようにしたので、半導体チップのサイズに影響を与えずに、電源強化が図れる。
また、本発明では、例えば電源ピンの個数を増やさずに、電源強化が図れる。

以下、本発明の実施形態について、図面を参照して説明する。
まず、本発明の半導体集積回路の設計方法の概要、およびその方法により作成される半導体集積回路の具体例について、図１および図２を参照して説明する。
この設計方法は、半導体集積回路のレイアウト設計の際に、半導体チップ上のＩ／Ｏ領域（入力／出力領域）内の所定位置に予め配置される電源セルを確認すると同時に、その電源セルに隣接する領域が空き領域（空きスロット）であるか否かを、設計者がコンピュータの画面上で確認（検査）するようにした。

図１は、本発明方法によって設計される半導体集積回路の模式図であって、電源が強化される前の状態を示す、拡大された部分的な平面図である。
この半導体集積回路は、半導体チップ１上のＩ／Ｏ領域２内に所定の電源セル３が配置され、その電源セル３のピン接続部３１と所定位置に配置される電源ピン（電源パッド）４とは、配線パターン５によって電気的に接続されている。そして、その電源セル３に隣接する左右に、２つの空き領域６、７が存在している。従って、設計者は、レイアウト設計の際に、電源セル３に隣接する領域に空き領域６、７があるか否かを確認することになる。

ここで、電源セルとは、半導体チップ１上の中央部側に配置される内部半導体回路（図示せず）やＩ／Ｏセル９、１０などに電力を供給するための所定の単位セルである。また、空き領域とは、電源セルやＩ／Ｏセルとしての機能をもっておらず、新たな電源セルなどを配置、挿入可能な領域である。
なお、図１に示す半導体集積回路では、半導体チップ１上の中央部側に内部半導体回路領域８が配置され、その内部半導体回路領域８以外の領域であって半導体チップ１上の周縁側に、Ｉ／Ｏ領域２が配置されている。また、Ｉ／Ｏ領域２内には、空き領域６、７に隣接してＩ／Ｏセル９、１０が配置され、Ｉ／Ｏセル９、１０は、配線パターン１１、１２によって、対応する信号ピン（信号パッド）１３、１４に電気的に接続されている。

次に、レイアウト設計の際に、図１に示すように、電源セル３に隣接する領域に空き領域６、７があることを設計者が確認した場合には、その空き領域６、７に対して図２に示すような電源セル２０、２２を新たに挿入（配置）するための処理を、コンピュータの画面上で設計者が行う。
さらに、その電源セル２０、２２の挿入に伴って、図２に示すように、電源セル２０、２２と電源セル３とを電気的に接続するための配線パターン５ａ、５ｂの追加処理を、レイアウト設計の際に、コンピュータの画面上で設計者が行う。

このような設計方法により、図２に示すように、電源が強化された半導体集積回路を得ることができる。
図２に示す半導体集積回路では、電源セル３の左右の空き領域に電源セル２０、２２が挿入されており、電源セル３と電源セル２０、２２とが、追加（挿入）した配線パターン５ａ、５ｂによって電気的に接続されている。また、電源セル３は、配線パターン５によって電源ピン４と電気的に接続されている。
さらに詳述すると、追加された配線パターン５ａ、５ｂは、電源セル３のピン接続部３１と、これに対応する電源セル２０、２２のピン接続部２０１、２２１とを電気的に接続させ、かつ、配線パターン５の一部と電気的に接続されている。

そして、その追加された配線パターン５ａは、挿入された電源セル２０のピン接続部２０１の長さ方向の全体と電気的に接続されている。また、配線パターン５ａとピン接続部２０１との接続部分のうち、ピン接続部２０１の長さ方向（図３の横方向）に対応する部分において、配線パターン５ａは許容される幅を有している。ここで、許容される幅とは、例えば物理的、電気的に配線が許容される幅をいう。
同様に、その追加された配線パターン５ｂは、挿入された電源セル２２のピン接続部２２１の長さ方向の全体と電気的に接続されている。また、配線パターン５ｂとピン接続部２２１との接続部分のうち、ピン接続部２２１の長さ方向（図３の横方向）に対応する部分において、配線パターン５ｂは許容される幅を有している。
次に、この実施形態に係る半導体集積回路の設計方法について、図３のフローチャートを参照して説明する。

この実施形態は、半導体集積回路の設計のうちのレイアウト設計に係るものであり、コンピュータの支援により行うものである。このために、レイアウト設計以前の回路設計などはすでに終了しており、レイアウト設計に必要な各種のデータ（例えばネットリスト、ピン情報）、およびその設計に必要なツールであるソフトウエアは、記憶装置にあらかじめ記憶されているものとする。

まず、ステップＳ１では、ネットリスト（回路接続情報）とピン情報を、表示装置の表示画面に表示する。設計者は、表示画面に表示されるネットリストとピン情報を参照し、半導体チップ上のＩ／Ｏ領域（入力／出力領域）内に配置される電源セルを確認する。
それと同時に、設計者は、その電源セルに隣接する領域に空き領域（空きスロット）があるか否かを確認（検査）する。この確認の結果、空き領域がある場合には、その空き領域に新たな電源セルを挿入（配置）するためのデータ（ピン情報）を、設計者が入力装置から入力して追加する。

ステップＳ２では、セルの配置配線データを準備する。引き続き、セルの配置配線データ、および追加されたデータに基づき、各セルの配置配線処理（Ｐ＆Ｒ）を行い（ステップＳ３）、その処理により入力（作成）された図形が所定の規則を満たしているかをチェックするデザイン・ルール・チェック（ＤＲＣ）を行う（ステップＳ４）。
ステップＳ５では、そのデザイン・ルール・チェックの結果、エラーがあるか否かを判定する。この判定の結果、エラーがある場合には、ステップＳ６でエラー修正を行ってステップ４に戻るという処理を、エラーがなくなるまで繰り返す。一方、エラーがなくなると、次のステップＳ７に進む。

ステップＳ７では、上記の所定の電源セルと、空き領域に挿入（追加）された電源セルとの電気的な接続を行って電源の強化を図るために、設計者は、表示画面を見ながらその電源強化の配線パターンの追加処理を、入力装置で行う。この追加された配線パターンを特定するためのデータ、例えば接続位置や接続幅などを示すデータは、コンピュータに認識される。

ステップＳ８では、このようにしてレイアウトが終了すると、そのレイアウトの検証を行う。この検証には、上記のデザイン・ルール・チェック（ＤＣＲ）、レイアウトと回路図とを照合するチェック（ＬＶＳ）、および電気的接続チェック（ＥＲＣ）がある。
ステップＳ９では、レイアウトの検証結果にエラーがあるか否かを判定する。この判定の結果、エラーがある場合には、ステップＳ１０でエラー修正を行ってステップ８に戻るという処理を、エラーがなくなるまで繰り返す。一方、エラーがなくなると、これらの一連の処理を終了する。

このような一連の処理からなる設計方法により、図２に示すような半導体集積回路を作成することができる。
なお、図３において、ステップＳ１〜Ｓ６の処理は自動配置配線ツールを用いて行い、ステップＳ７の処理はレイアウト作成ツールを用いて行い、ステップＳ８〜Ｓ１０の処理はレイアウト検証ツールを用いて行う。

次に、本発明の設計方法によって作成される半導体集積回路の他の構成例について、図４および図５を参照して説明する。
図４の半導体集積回路は、電源セル３の隣接する領域のうち、右側の領域のみに空き領域があり、その空き領域に電源セル２２を挿入するようにしたものである。そして、これに伴って電源セル３と電源セル２２とを電気的に接続するために、配線パターン５ｂを追加している。

図５の半導体集積回路は、電源セル３の他に電源セル５０が予め配置され、その電源セル３、５０と電源ピン４、５２とが、対応する配線パターン５、５４とで予め電気的に接続されている場合に、その電源セル３、５０同士を電気的に接続するために、図示のように配線パターン５６を追加するようにしたものである。
このように構成することにより、電源ピン４、５２同士を直接、共通接続しなくても１つの電源ピンとしてみなして使用できる。
以上のように、本発明の実施形態では、内部半導体回路の領域内でなく、Ｉ／Ｏ領域において電源強化を実施するようにしたので、半導体チップのサイズに影響を与えることなく電源強化が図れる。

また、本発明の実施形態では、予め配置される電源セルに隣接する領域が空き領域の場合に、その空き領域に電源セルを挿入し、この挿入に伴って電源セル同士を電気的に接続する配線パターンを追加するようにした。このため、電源ピンの個数を増やさずに電源強化が図れる。
さらに、本発明の実施形態に係る設計方法では、従来の設計ツールを活用して容易に実現できる。また、電源強化への対応を自動配置配線前に実施しているので、電圧降下を未然に防止できる。

本発明の設計方法によって作成される半導体集積回路の模式図であって、電源が強化される前の状態を示す、拡大された部分的な平面図である。その半導体集積回路であって、電源が強化後の状態を示す、拡大された部分的な平面図である。本発明の設計方法の手順の一例を示すフローチャートである。本発明の設計方法によって作成される半導体集積回路の他の構成例の模式図であって、拡大された部分的な平面図である。本発明の設計方法によって作成される半導体集積回路のさらに他の構成例の模式図であって、拡大された部分的な平面図である。

符号の説明

１・・・半導体チップ、２・・・Ｉ／Ｏ領域、３・・・電源セル、４・・・電源ピン、５・・・配線パターン、５ａ、５ｂ・・・追加した配線パターン、６、７・・・空き領域、８・・・内部集積回路領域、２０、２２・・・電源セル、３１・・・ピン接続部

Claims

半導体チップ上の中央側に形成される内部集積回路領域と、その内部集積回路領域以外の領域であって前記半導体チップ上の周縁側に形成されるＩ／Ｏ領域と、を含む半導体集積回路において、
前記Ｉ／Ｏ領域内の所定位置に配置される第１の電源セルと、
前記第１の電源セルに隣接する空き領域に挿入される第２の電源セルと、
前記第１の電源セルと前記第２の電源セルとを電気的に接続する第１の配線パターンと、を備え、
前記第１の電源セルは、所定の第２の配線パターンによって所定の電源ピンと電気的に接続されており、
前記第１の配線パターンは、前記第１の電源セルのピン接続部と、これに対応する前記第２電源セルのピン接続部とを電気的に接続させ、かつ、前記第２の配線パターンの一部と電気的に接続されていることを特徴とする半導体集積回路。
半導体チップ上の中央側に形成される内部集積回路領域と、その内部集積回路領域以外の領域であって前記半導体チップ上の周縁側に形成されるＩ／Ｏ領域と、を含む半導体集積回路において、
前記Ｉ／Ｏ領域内の所定位置に配置される第１の電源セルと、
前記第１の電源セルに隣接する空き領域に挿入される第２の電源セルと、
前記第１の電源セルと前記第２の電源セルとを電気的に接続する第１の配線パターンと、を備え、
前記第１の配線パターンは、前記第２の電源セルのピン接続部の長さ方向の全体と電気的に接続され、かつ、その接続部において長さ方向に許容される幅を有することを特徴とする半導体集積回路。
半導体チップ上の中央側に形成される内部集積回路領域と、その内部集積回路領域以外の領域であって前記半導体チップ上の周縁側に形成されるＩ／Ｏ領域と、を含む半導体集積回路の設計方法であって、
前記Ｉ／Ｏ領域内の所定位置に配置される第１の電源セルに隣接する領域に空き領域があるときに、その空き領域に第２の電源セルを挿入し、
その挿入した第２電源セルと前記第１の電源セルとを電気的に接続するための第１の配線パターンを新たに追加し、
前記第１の配線パターンは、前記第２の電源セルのピン接続部の長さ方向の全体と電気的に接続され、かつ、その接続部において長さ方向に許容される幅を有することを特徴とする半導体集積回路の設計方法。
半導体チップ上の中央側に形成される内部集積回路領域と、その内部集積回路領域以外の領域であって前記半導体チップ上の周縁側に形成されるＩ／Ｏ領域と、を含む半導体集積回路の設計方法であって、
前記Ｉ／Ｏ領域内の所定位置に配置される第１の電源セルに隣接する領域に空き領域があるときに、その空き領域に第２の電源セルを挿入し、
その挿入した第２電源セルと前記第１の電源セルとを電気的に接続するための第１の配線パターンを新たに追加し、
前記第１の電源セルは、所定の第２の配線パターンによって所定の電源ピンと電気的に予め接続され、
前記第１の配線パターンは、前記第１の電源セルのピン接続部と、これに対応する前記第２電源セルのピン接続部とを電気的に接続させ、かつ、前記第２の配線パターンの一部と電気的に接続されていることを特徴とする半導体集積回路の設計方法。