JP3221567B2 - 半導体集積回路及びクロック供給方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にマクロブロックの構成及び該マクロブロック
へのクロック供給技術に関する。

【０００２】

【従来の技術】半導体集積回路の高集積度化にともな
い、マイコン、ＡＳＩＣ製品開発において、マクロが用
いられる場合が多い。これら製品の中には、ＣＰＵマク
ロ等、比較的回路規模及びサイズの大きなマクロも使用
される。

【０００３】図１０は、従来の半導体チップのレイアウ
トの一例を模式的に示す図である。図１０を参照する
と、クロック入力端子1004を持つマクロ1000を使用して
半導体チップ1010の設計を行う際、図１０に示すような
位置にマクロ1000を配置すると、クロック配線1002が、
マクロ1000を迂回してしまうため配線長が増大し、これ
に伴い配線容量も増加する。

【０００４】また、各マクロおよび素子間のクロック位
相の調整が必要とされる設計を行なう場合、遅延調整用
のバッファ1005が付加されることになる。

【０００５】このような配線遅延は、半導体チップ設計
において改善されるべき問題である。

【０００６】また、マクロを扱う半導体チップの設計増
加に伴い、マクロ自体の設計期間短縮も課題となってお
り、マクロの設計容易化のための工夫が必要となってい
る。

【０００７】半導体チップ設計時に、クロック配線がマ
クロを迂回して不要な配線長による配線容量の増加を解
決するための方法として、例えば特開平７−２０２００
１号公報には、図１１に示すように、マクロのクロック
入力端子をマクロ周縁に配置し、クロック配線時に最も
短くなるような端子を選択して配線を行なうことを可能
とした構成が提案されている。図１１を参照すると、マ
クロセル１１は、マクロセル１１内の素子にクロック信
号を供給するクロック配線２１と、クロック配線２１に
マクロセル１１の各入力端子１２、１３、１４、１５か
ら接続される配線経路２２、２３、２４、２５と、クロ
ック配線２１と配線経路２２、２３、２３、２５との接
続点２６とを備えて構成されている。

【０００８】

【発明が解決しようとする課題】しかしながら、この特
開平７−２０２００１号公報に記載される半導体集積回
路は、下記記載の問題点を有している。

【０００９】マクロセル内部において、各クロック入力
端子に接続される配線経路が接続点２６でワイヤード接
続され、同一信号として扱われており、クロック入力信
号の配線はマクロ内部で同一の配線とされており、これ
によって何れの端子に接続しても同一の電気的な特性が
得られるとしている。

【００１０】しかしながら、図１１に示した構成では、
結果的に、マクロ内部のクロック入力信号全ての配線容
量が、半導体チップ設計時のクロック信号に影響するた
め、配線容量低減に対する実質的な改善ができない。

【００１１】また、上記特開平７−２０２００１号公報
には、未使用のクロック信号の不要な容量を排除すべ
く、各辺のクロック信号初段の素子の直前付近で短絡す
る方法も掲げられている。

【００１２】しかしながら、この方法によると、例え
ば、図８に示したマクロのレイアウト工程458におい
て、各入力端子と、前記端子と初段素子を接続するそれ
ぞれ２系統の信号を同一の電気的特性となるよう注意し
て配線する必要があり、また半導体チップ設計の段階に
おいても、レイアウト設計時に、マクロの内部配線を操
作する工程が発生する。

【００１３】このように、上記特開平７−２０２００１
号公報に記載されるマクロセルの構成では、レイアウト
設計時に、自動レイアウトツールを用いてレイアウトす
る際、回路情報修正等の手作業が必要になる。

【００１４】図８は、マクロをレイアウト設計する場合
の従来の設計工程を示すフローチャートであり、論理回
路上で、同一論理のクロック入力信号をマクロ各辺に端
子として配置する工程を示す図である。

【００１５】工程450では、端子配置情報を論理回路よ
り抽出して作成する。

【００１６】工程451では、さらに論理回路として単一
であるクロック信号をマクロ各辺に配置されるよう端子
を追加している。

【００１７】工程452では、ネットリストにダミーＩ／
Ｏ端子を付加する。

【００１８】工程453では、マクロ各辺に配置されたク
ロック入力端子と論理回路上同一論理であるクロック信
号が対応付けられるようにネットリストを修正してい
る。

【００１９】フロアプラン工程454、電源リング配線工
程455、初段のプリミティブ強制配置工程456、マクロプ
リミティブ配置工程457の後の工程458では、自動配線後
にクロック配線の修正を行なう。これは、いずれのクロ
ック入力端子を選択しても電気的特性が同一となるよ
う、各クロック入力端子から初段の素子までの配線を等
遅延となるように配線の修正を行うものである。なお、
初段のプリミティブ強制配置工程456では、マクロ内で
クロック入力信号各々が電気的に同様の特性となるよう
配慮して、最初に接続される素子を人手で配置する。ま
たマクロプリミティブ配置工程457では、マクロ内での
素子の自動配置を行なう。

【００２０】ＧＤＳ作成工程459では、自動配置配線処
理で得られた配線や素子の座標情報からマスクパターン
データ作成の元になるデータを作成する。

【００２１】工程461のＤＲＣ（Design Rule Check）
は、ＧＤＳファイルについて設計ルール（例えば配線ピ
ッチ等）のチェックを行ない、ＬＶＳ（Layout Versus
Schematic）は自動配置配線ツールで使用したネット
リスト（回路接続情報）とＧＤＳの比較を行なうもの
で、自動配置配線ルールでの配線工程等での誤配線、人
手修正時の誤配線が行なわれていないかをチェックす
る。工程460では、ＬＶＳ用にネットリストを修正す
る。

【００２２】工程460、及び、配線容量データ修正工程4
63は、レイアウトで使用したネットリストと論理設計に
使用したネットリストとの差異をなくすための処理であ
る。

【００２３】上記特開平７−２０２００１号公報に記載
されるマクロセルの構成では、論理設計上、１つの信号
をレイアウト時に、４分割する構成とされている。

【００２４】このため、図８のマクロレイアウト工程に
示すように、１つの信号を、別々の端子に割り当てるよ
うな端子配置情報修正及びネットリスト修正451、453の
作業が必要となる。

【００２５】また論理設計時のネットリストとレイアウ
ト時のネットリストが異なることから、レイアウト終了
後、遅延検証用データを遅延検証用に修正する工程463
と、配置配線後の図形データと回路情報の一致処理のた
めの回路情報修正工程460が発生する。

【００２６】図９は、従来のマクロを使用して半導体チ
ップのレイアウト設計を行なう場合の工程を示す図であ
る。マクロ内部の配線容量を低減するための、マクロ内
の未使用のクロック配線を短絡させる方法が用いられ
る。この方法において、配線状態の確認は、半導体チッ
プ設計で自動レイアウトツールによる配置および配線が
すべて終了し（工程650）、レイアウト図形データが完
成した時に行われることになる。

【００２７】すなわち、レイアウト図形データを人手作
業等で修正することで、マクロの未使用のクロック配線
等のクロック接続を行ない（工程651）、ＤＲＣ／ＬＶ
Ｓ処理を施し（工程652）、クロック接続に接続ミスが
発生した場合（工程653）、レイアウト図形データの修
正（工程651）を再び行なうことになり、ＴＡＴ（ター
ンアラウンドタイム）が大きくなる。

【００２８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、半導体チップ設
計時にクロック信号のマクロ迂回による配線容量増加を
低減し、設計を容易化する半導体集積回路及びそのクロ
ック供給方法を提供することにある。

【００２９】

【課題を解決するための手段】前記目的を達成する本発
明は、マクロブロックの形状に応じて、前記マクロブロ
ックの周辺にバランスさせて配置される複数のクロック
入力端子を備え、前記マクロブロック内には、前記複数
のクロック入力端子にそれぞれ接続される複数の信号配
線がそれぞれ入力端に接続されてなる選択素子を備え、
前記選択素子の出力端はクロック信号供給先の回路素子
の入力端に接続され、前記複数のクロック入力端子のう
ち、設計時に、クロック信号の入力端子として選択され
た端子からのクロック信号が、前記選択素子を通して前
記クロック信号供給先の回路素子へ選択的に供給され
る。本発明において、マクロブロックの各辺にはそれぞ
れ少なくとも一つのクロック入力端子を備える。本発明
において、前記複数のクロック入力端子のうちクロック
入力端子として選択されない未使用クロック入力端子に
は、電源電位または接地電位のいずれかの固定電位が供
給される。

【００３０】また本発明に係る半導体集積回路のクロッ
ク供給方法は、マクロブロックの各周辺にそれぞれに少
なくとも一つのクロック入力端子を備え、前記マクロブ
ロックが、前記複数のクロック入力端子に接続される複
数の配線をそれぞれ入力端に接続する選択回路を備え、
クロック信号を前記マクロブロック内部のクロック信号
供給先の回路素子へ供給するにあたり、前記マクロブロ
ックを迂回することなく、クロック供給源からみて最適
なクロック入力端子を選択し、前記選択されたクロック
入力端子からのクロック信号を前記選択回路を介して前
記クロック信号供給先の回路素子へ選択的に供給する。

【００３１】かかる構成の本発明は、半導体チップのレ
イアウト設計の際、クロック信号の配線容量及び遅延時
間の低減を可能とするマクロの端子構成において、マク
ロ設計のレイアウト自動化と半導体チップのレイアウト
設計を容易化するものである。

【００３２】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、その好ましい一実施の形態において、
図１を参照すると、マクロ（120）は、マクロ周辺に複
数のクロック入力端子（101、102、103、104）を備えて
いる。図１に示す例では、マクロの各辺毎に一つのクロ
ック入力端子が設けられている。このマクロ120のクロ
ック入力信号は、各辺に設けられる端子（101、102、10
3、104）と、端子（101、102、103、104）と初段の素子
（100）を接続する信号線（105、106、107、108）とを
備えている。信号は各々電気的に独立しており、それぞ
れ異なる電気的特性を有している。半導体チップ設計時
に選択されたクロック入力端子以外の未使用クロック入
力端子は、例えば電源電位等固定電位とされ、選択され
たクロック入力端子からのクロック信号が初段の素子
（100）を介してクロック供給バッファ回路110へ選択的
に供給される。

【００３３】本発明の一実施の形態においては、マクロ
が周辺に複数のクロック入力端子を備え、半導体チップ
のレイアウト設計の際に、マクロがどの位置に配置され
ていても、最適なクロック入力端子を選択して接続する
ことを可能としており、マクロ内部のクロック信号配線
容量についても、選択されたクロック入力端子に接続さ
れる信号の配線容量のみが付加される。

【００３４】本発明においては、マクロに設けられる複
数のクロック入力端子は論理的に独立しており、このた
め、レイアウト設計時、クロック入力信号の配線のため
に特別な注意を払うことなく、自動レイアウトツールを
用いてレイアウトすることができる。また遅延検証を行
なう際の遅延情報データ作成についても、クロック入力
信号に対して、特別な配慮は必要とされない。さらに本
発明によれば、半導体チップ設計時のマクロに対するク
ロック信号の接続を容易化している。

【００３５】

【実施例】本発明の実施例について図面を参照して以下
に説明する。図１は、本発明の一実施例を説明するため
の図であり、レイアウトイメージを示す図である。図１
を参照すると、マクロ120は、４つのクロック入力端子1
01、102、103、104と、端子101、102、103、104に接続
される信号105、106、107、107と、信号105、106、10
7、107の接続先である素子100と、素子100の出力信号10
9を介して接続されるクロック供給用バッファ110と、マ
クロ内部のクロック信号111と、を備えている。

【００３６】マクロの論理設計の際、クロック入力信号
は、マクロのレイアウト上の物理的な形状にあわせて所
定の数に論理的に分割する。

【００３７】図１に示したような形状のマクロでは、好
ましくは、マクロの各辺に１つ、計４つのクロック入力
端子を設けられる。このクロック入力端子の配置は、マ
クロが、半導体チップのレイアウト設計時、チップ上ど
の位置に置かれても、クロック配線がマクロを迂回する
ことなく最短でクロック入力端子に接続することを可能
とする。

【００３８】クロック信号の入力部分において、論理回
路は、レイアウトイメージと同様に、信号線105、106、
107、108と、信号線105、106、107、108の接続先である
素子100で構成される。素子100は、論理積回路（ＡＮ
Ｄ）もしくは否定論理積回路（ＮＡＮＤ）よりなり、論
理和あるいは、複数の信号のうちいずれかを選択できる
ような任意の回路素子で置き換えてもよいことは勿論で
ある。例えば素子100を論理和回路（ＯＲ）もしくは否
定論理和回路（ＮＯＲ）で構成し、未使用のクロック入
力端子をグランド電位としてもよい。

【００３９】なお、素子100の内部遅延については、マ
クロ120の論理設計時に考慮され、マクロ内部で解決さ
れるため、半導体チップ設計上のクロック信号の遅延に
影響することはない。

【００４０】この論理回路のレイアウト設計の工程にお
いて、レイアウト設計者は、マクロ端子の配置を行なう
際に、図１に示すように、クロック入力信号に対応する
端子101、102、103、104がマクロ120の各辺に配置され
るよう考慮して、端子配置情報データを作成する。

【００４１】その後、各クロック入力信号105、106、10
7、108、クロック入力信号105、106、107、108の供給先
である素子100、その他マクロ内部素子の配置、及び信
号の配線を、自動レイアウトツールを用いて行なう。

【００４２】図２は、図１１に示した本発明の一実施例
のマクロを用いて半導体チップ210の設計を行なった場
合のレイアウトイメージを示す図である。図２を参照す
ると、半導体チップ210には、マクロ200と、その他のマ
クロ205と、クロック信号の供給を受ける素子206とが配
置され、マクロ200、205と素子206とは、いずれもクロ
ックドライバ201により駆動されるクロック信号202が接
続されている。

【００４３】半導体チップ210の設計において、クロッ
ク信号202の配線を行なう際に、クロック202の配線がマ
クロ200を迂回することなく最も配線遅延が少なくなる
ように、クロック入力端子203を選択して接続する。

【００４４】またクロック信号202の配線の迂回による
配線遅延、及び配線容量の増加を抑止するために、マク
ロ200、その他のマクロ205、クロック供給を受ける素子
206のそれぞれの位置調整、及びクロック信号の位相調
整も行なわれる。

【００４５】図３は、本発明が適用されるマクロをレイ
アウト設計する際の一連の工程を示すフローチャートで
ある。

【００４６】図３を参照すると、レイアウト設計者は、
マクロの形状により論理設計の段階で決定されたクロッ
ク入力信号の情報を基に、クロック入力信号の端子をマ
クロのどの位置に配置するかを考慮して端子配置情報を
決定する（工程300）。

【００４７】次に、回路情報を自動レイアウトツールに
入力するために、ダミーＩ／Ｏバッファを付加する（工
程301）。

【００４８】クロック入力の各端子と、端子に接続され
る信号が論理的に分割される構成であるため、これ以降
のフロアプラン工程302、電源リング配線工程303、初段
プリミティブ自動配置工程304、マクロプリミティブ配
置工程305、自動配線工程306においては、人手作業を行
なうことなく、自動レイアウトツールで実行することが
できる。

【００４９】初段プリミティブとは、マクロのクロック
入力端子が最初に接続される素子（図１の100）をい
い、本実施例においては、このプリミティブとマクロの
各辺に配置されるクロック入力端子との間の信号配線の
距離を同一にする必要がないことから、工程304におい
て、自動配置ツールを用いて自動配置することができ
る。マクロプリミティブ配置工程305では、マクロ内の
素子の自動配置を行なう。これに対して、従来のマクロ
（図１１参照）を用いたレイアウト設計では、初段のプ
リミティブからマクロ各辺に配置される端子までの配線
長を同一とする必要があるため、初段プリミティブはマ
クロの中央に配置しなければならず、ＣＡＤ端末上で、
人手作業で配置を行っている。

【００５０】本発明の一実施例においては、自動レイア
ウトツールによる配線終了後に各クロック入力端子に接
続される信号を手作業で修正する必要もない。ＧＤＳ工
程307、ＤＲＣ／LVS工程308、配線容量抽出工程309につ
いても、やはり特別な手作業を行なうことなく、各工程
毎のツールにより処理できる。

【００５１】図４は、本発明を適用したマクロを使用し
て半導体チップのレイアウト設計を行なう際の一連の工
程を示すフローチャートである。

【００５２】レイアウト設計者は、マクロの半導体チッ
プ上での配置位置を決定した時点で論理設計者に対し
て、マクロのクロック端子と半導体チップ内のクロック
信号がどのように接続されるべきかを連絡する。

【００５３】論理回路設計者は、レイアウト設計者から
の情報に基づいて、論理回路の回路情報（ネットリス
ト）において、クロック信号とマクロのクロック入力端
子を接続、また使用されないクロック入力端子について
電源に接続するよう処理する（工程500）。

【００５４】次に、回路の配線情報チェックツールによ
り、クロック接続に関する確認を行ない（工程501）、
接続ミス等がないことを確認した後に、自動レイアウト
ツールによる配置／配線を行なう（工程502）。

【００５５】レイアウト設計の工程においては、マクロ
の各クロック入力端子は既に処置されており、自動レイ
アウトツールに委ねることができる。

【００５６】次に本発明の第２の実施例について説明す
る。図５は、本発明の第２の実施例のレイアウトイメー
ジを示す図である。図５を参照すると、マクロ720の形
状が長方形である場合、半導体チップのレイアウト設計
時のクロック信号供給を考慮すると、マクロ720のクロ
ック入力端子700、701、702、703、704、705は、図７に
示すように、長辺に２個、短辺に１個の割合で配置され
ることが好ましい。このようなクロック入力端子の配置
においても、クロック入力の信号706、707、708、709、
710、711がそれぞれ独立しているため、レイアウト設計
者は各クロック入力信号の配線に特別な注意を払うこと
なく、自動レイアウトツールの処理に委ねることができ
る。

【００５７】次に本発明の第３の実施例について説明す
る。図６は、本発明の第３の実施例のレイアウトイメー
ジを示す図である。図６を参照すると、マクロ820はク
ロック端子801、802、803、804と、クロック入力信号80
5、806、807、808と、バッファ809、810、811、812と、
バッファ出力信号813、814、815、816と、信号信号81
3、814、815、816の接続先である素子800と、素子800の
出力信号817を介して接続されるクロックドライバ818
と、マクロ820内部のクロック信号819と、を備えてい
る。

【００５８】バッファ809、810、811、812における内部
遅延、及び，それ以降の信号伝播時間等は、マクロの論
理合成時に考慮されているので、マクロ自体の設計段階
では解決される。

【００５９】図７は、図６に示した本発明の第３の実施
例のマクロを用いて半導体チップ910の設計を行った場
合のレイアウトイメージを示す図である。図９を参照す
ると、半導体チップ910の設計段階では、クロック配線9
02に付加されるマクロ900のクロック入力端子903の配線
容量は、マクロ900内の端子903からバッファ907の入力
端子まで配線904の部分の配線容量とされ、その値は、
非常に小さなものとなる。

【００６０】半導体チップ910上において、バッファ901
からのクロック配線902がクロックツリー等で位相調整
を行なう構成の場合、クロック信号902はマクロ900を含
むクロック供給先となる各素子905、906の各クロック端
子間のスキューが「０」になるように調整されるため、
マクロ900と他のクロック供給を受ける素子905、906と
の間でのクロック位相を高い精度で調整することができ
る。

【００６１】

【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。

【００６２】本発明の第１の効果は、半導体チップ設計
時にクロック信号のマクロ迂回等による配線容量の増加
を抑止低減することができる、ということである。

【００６３】その理由は、本発明においては、マクロが
その周辺に複数の端子を備えており、半導体チップのレ
イアウト設計の際に、マクロがどの位置に配置されてい
ても、最適なクロック端子を選択して接続することが可
能とされている、ためである。また、マクロの内部のク
ロック信号の配線容量についても、選択されたクロック
入力端子に接続される信号の配線容量のみが付加される
構成とされているためである。

【００６４】本発明の第２の効果は、半導体チップの設
計時に、クロック信号のマクロ迂回による配線容量の増
加を抑止低減可能なマクロの構成において、マクロのレ
イアウト設計を容易化している、ということである。

【００６５】その理由は、本発明においては、マクロに
設けられる複数のクロック入力端子は論理的に独立する
構成とされているため、論理設計で扱う回路情報とレイ
アウト設計で扱う回路情報とが等価である、ためであ
る。

【００６６】かかる構成により、レイアウト作業者は、
クロック入力信号の配線に、特別な注意を払うことな
く、マクロのレイアウトを行なうことができる。また遅
延検証を行なう際の遅延情報データ作成に関しても、ク
ロック入力信号に対して特別配慮する必要はない。

【００６７】本発明の第３の効果は、半導体チップ設計
時のマクロに対するクロック信号接続が容易に行なえ
る、ということである。またクロック信号接続に変更が
必要となった場合の修正を容易化している、ということ
である。

【００６８】その理由は、本発明においては、マクロに
設けられる複数のクロック入力端子が論理的に独立して
いるためである。これにより、半導体チップ設計時のマ
クロに対するクロック供給のための接続情報は、論理記
述言語のような論理回路情報により容易に設定すること
ができるためである。

【図面の簡単な説明】

【図１】本発明の一実施例のマクロの構成を示す図であ
る。

【図２】本発明の一実施例のマクロを用いた半導体チッ
プのレイアウトを模式的に示す図である。

【図３】本発明の一実施例におけるマクロのレイアウト
設計工程を示す図である。

【図４】本発明の一実施例のマクロを用いた半導体チッ
プの設計工程を示す図である。

【図５】本発明の第２の実施例のマクロの構成を示す図
である。

【図６】本発明の第３の実施例のマクロの構成を示す図
である。

【図７】本発明の第３の実施例のマクロを用いた半導体
チップのレイアウトイメージを示す図である。

【図８】従来のマクロのレイアウト設計工程を示す図で
ある。

【図９】従来の設計工程を示す図である。

【図１０】従来のマクロを用いた半導体チップのレイア
ウトを模式的に示す図である。

【図１１】特開平７−２０２００１号公報に記載される
半導体集積回路の構成を示す図である。

【符号の説明】

１００、８００ 初段素子 １２０、２００、２０５、８２０、９００、９０５ マ
クロ １０１〜１０４、２０３、７００〜７０５、８０１〜８
０４、９０３ クロック入力端子 １０５〜１０８、７０６〜７１１、８１３〜８１６、９
０８ マクロ内クロック信号配線 １１０、８０９〜８１２、８１８、９０１、９０７ ク
ロックバッファ（ドライバ）回路 １１１ クロック信号 ２０６ 素子 ２１０、９１０ 半導体チップ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 G06F 1/10 H01L 21/822 H01L 27/04

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】マクロブロックの形状に応じて前記マクロ
   ブロックの周辺にバランスさせて配置される複数のクロ
   ック入力端子を備え、 前記マクロブロックが、その内部に、前記複数のクロッ
   ク入力端子にそれぞれ接続される複数の信号配線と、前記複数の信号配線のそれぞれに複数の 入力端が接続さ
   れてなる選択素子と、 前記選択素子の出力端が入力端に接続されてなるクロッ
   ク信号供給先の回路素子と、 を備え、 前記マクロブロックの周辺の 前記複数のクロック入力端
   子のうち、設計時に、クロック信号の入力端子として選
   択された端子からのクロック信号が、前記選択素子を通
   して前記クロック信号供給先の回路素子へ選択的に供給
   される、ことを特徴とする半導体集積回路。
2. 【請求項２】マクロブロックの各辺にそれぞれ少なくと
   も一つのクロック入力端子を備え、前記マクロブロック
   が、その内部に、 前記複数のクロック入力端子にそれぞれ接続される複数
   の信号配線がそれぞれ入力端に接続されてなる選択素子
   と、 前記選択素子の出力端が入力端に接続されたクロック信
   号供給先の回路素子と、を備え、 前記複数のクロック入力端子のうち、クロック信号の入
   力端子として選択された端子からのクロック信号が前記
   選択素子を通して前記クロック信号供給先の回路素子へ
   選択的に供給される、ことを特徴とする半導体集積回
   路。
3. 【請求項３】前記複数のクロック入力端子のうち、クロ
   ック入力端子として選択されない未使用クロック入力端
   子には電源電位または接地電位のいずれかの固定電位が
   供給される、ことを特徴とする請求項１又は２記載の半
   導体集積回路。
4. 【請求項４】前記選択素子が、入力端が前記複数のクロ
   ック入力端子に接続された論理積回路又は否定論理積回
   路からなり、前記複数のクロック入力端子のうちクロッ
   ク入力端子として選択されない未使用クロック入力端子
   には電源電位が供給される、ことを特徴とする請求項１
   又は２記載の半導体集積回路。
5. 【請求項５】前記選択素子が、入力端が前記複数のクロ
   ック入力端子に接続された論理和回路又は否定論理和回
   路からなり、前記複数のクロック入力端子のうちクロッ
   ク入力端子として選択されない未使用クロック入力端子
   には接地電位が供給される、ことを特徴とする請求項１
   又は２記載の半導体集積回路。
6. 【請求項６】前記マクロブロックが、前記複数のクロッ
   ク入力端子に入力端をそれぞれ接続した複数のバッファ
   回路を備え、前記複数のバッファ回路の出力端が前記選
   択回路の入力端に接続されている、ことを特徴とする請
   求項１又は２記載の半導体集積回路。
7. 【請求項７】マクロブロックの各辺にそれぞれ少なくと
   も一つのクロック入力端子を備え、 前記マクロブロックが、前記複数のクロック入力端子に
   それぞれ接続される複数の信号配線がそれぞれ入力端に
   接続され、このうちの一つを選択出力する素子を備え、 半導体チップの設計時、クロック信号を前記マクロブロ
   ックのクロック入力端子から前記マクロブロック内部の
   クロック信号供給先の回路素子へ供給するにあたり、前
   記マクロブロックを迂回することなく、クロック供給源
   からみて最適なクロック入力端子を選択し、前記選択さ
   れたクロック入力端子からのクロック信号を前記選択素
   子を介して前記クロック信号供給先の回路素子へ選択的
   に供給する、ことを特徴とする半導体集積回路のクロッ
   ク供給方法。
8. 【請求項８】前記複数のクロック入力端子のうち、クロ
   ック入力端子として選択されない未使用クロック入力端
   子には電源電位または接地電位のいずれかの固定電位が
   供給される、ことを特徴とする請求項７記載の半導体集
   積回路のクロック供給方法。
9. 【請求項９】マクロブロックの形状に応じて、マクロブ
   ロックの周辺にバランスさせて配置される複数のクロッ
   ク入力端子を用意しておき、前記マクロブロック内にお
   いて、前記クロック入力端子からの信号が最初に接続さ
   れるプリミティブ素子が、前記複数のクロック入力端子
   にそれぞれ接続される複数の信号配線のうち、選択され
   た使用クロック入力端子からのクロック信号を次段の回
   路素子に選択的に出力する素子よりなる、ことを特徴と
   するマクロブロック。
10. 【請求項１０】マクロブロックの周辺にバランスさせて
    配置される複数のクロック入力端子を備え、前記マクロ
    ブロック内において、前記クロック入力端子からの信号
    が最初に接続されるプリミティブ素子が、前記複数のク
    ロック入力端子にそれぞれ接続される複数の信号配線の
    うち、選択された使用クロック入力端子からのクロック
    信号を次段に選択的に出力する素子よりなるマクロブロ
    ックを用いた半導体集積回路装置の設計方法において、 （ａ）前記半導体集積回路装置上での前記マクロブロッ
    クの配置を決定し、前記マクロブロックのクロック入力
    端子と、前記半導体集積回路装置内のクロック信号との
    接続を決めたのち、前記半導体集積回路装置の論理回路
    の回路情報において、前記マクロブロックの複数のクロ
    ック入力端子のうち使用が選択されたクロック入力端子
    と前記半導体チップのクロック信号との接続を行なうと
    ともに、未使用クロック入力端子を固定電位に設定する
    工程と、 （ｂ）クロック接続について配線チェックシステムを用
    いてチェックを行なう工程と、 （ｃ）クロック接続に接続エラーがない場合、自動配置
    配線システムにより配置及び配線を行なう工程と、 を含むことを特徴とする半導体集積回路装置の設計方
    法。