Nothing Special   »   [go: up one dir, main page]

JP2004221260A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2004221260A
JP2004221260A JP2003006003A JP2003006003A JP2004221260A JP 2004221260 A JP2004221260 A JP 2004221260A JP 2003006003 A JP2003006003 A JP 2003006003A JP 2003006003 A JP2003006003 A JP 2003006003A JP 2004221260 A JP2004221260 A JP 2004221260A
Authority
JP
Japan
Prior art keywords
pad
power supply
semiconductor chip
wire
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003006003A
Other languages
English (en)
Inventor
Yukiaki Abe
幸哲 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2003006003A priority Critical patent/JP2004221260A/ja
Publication of JP2004221260A publication Critical patent/JP2004221260A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】本発明は半導体チップに供給される電源電圧の電圧降下を防止すると共に、生産効率を高めることを課題とする。
【解決手段】半導体装置１０は、複数の機能領域１２〜１９が形成された半導体チップ２０を有する。半導体チップ２０は、中心部分において、複数の第２の電源用パッド３０と、第２のグランド用パッド３１が形成されている。各機能領域１２〜１９の電源端子１２ａ〜１９ａ，グランド端子１２ｂ〜１９ｂは、近くの第２の電源用パッド３０、第２のグランド用パッド３１に配線パターンを介して接続される。そして、リード２４（２４１〜２４ｎ）と信号用パッド２６（２６１〜２６ｎ）との間は、第１のボンディングワイヤ３２を介して接続される。また、第１の電源用パッド２８と第２の電源用パッド３０との間は、第２のボンディングワイヤ３４を介して接続される。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に周縁部に外部接続される電源パッドが形成されると共に、電源パッドが形成された位置よりも内側に、複数の機能領域が形成された半導体チップを有する半導体装置に関する。
【０００２】
複数の機能領域を有するシステムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等からなる半導体チップでは、各機能領域に電源端子が設けられており、各電源端子が基板に形成された配線パターンを介して基板外周に設けられた電源パッドに電気的に接続される。
【０００３】
そのため、半導体チップには、複数の機能領域に接続された信号用配線パターンの他に電源パッドに接続された複数の電源用配線パターンを形成する必要があった。
【０００４】
【従来の技術】
従来の半導体装置においては、半導体チップの中央に内部回路パターンが形成され、その周辺に電源ピン及び入出力ピンが配置されている。
【０００５】
ところが、１つの半導体チップに複数の機能領域（マクロ領域とも呼ばれる）を形成するシステムＬＳＩを開発する際、各機能領域に電源を供給するための配線パターンが形成される電源領域が必要になり、半導体チップに占める電源領域の割合が大きくなってしまい、その結果半導体装置が大きくなってしまう。
【０００６】
これに対し、半導体チップを小さくし、１枚のウエハーの有効数（チップ個数）を大きくすることで、ＬＳＩの製造コストを下げることが重要である。
【０００７】
そのため、半導体チップの内部においては、電源領域をできるだけ少なくすることが要望されている。
【０００８】
また、システムＬＳＩでは、複数の機能領域の夫々に電源が必要であるので、ＬＳＩ仕様通りの電圧をＬＳＩに印加しても各機能領域に接続された配線パターンによるインピーダンスの影響で外部から印加された電圧（外部印加電圧）と各機能領域の電源端子との間に電位差（ＩＲドロップ／電圧降下）が生じる。
【０００９】
このため、機能領域の電源端子の電圧がＬＳＩの規格値より下がり、ＬＳＩの電気的特性を十分に満たすことができない。
【００１０】
このような問題を解消する手段として、例えば、以下のような半導体装置にみられるように半導体チップの内側にも電源パッドを形成することが考えられている（例えば、特許文献１参照）。
【００１１】
この半導体装置では、集積化によって半導体チップを形成するパターンが微細化し、内部配線が細くなり配線間隔が狭められており、電圧降下、あるいは電圧変動に伴う回路の性能低下あるいは誤動作が生じることを防止するため、半導体チップの外側に電源用のボンディングパッドを設け、半導体チップの内側には電源用のボンディングパッドを設け、各ボンディングパッド間をＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープで接続する構成となっている
【特許文献１】
特開平７−７０３７号公報（第３頁、図１）
【００１２】
【発明が解決しようとする課題】
しかしながら、上記のように構成された従来の半導体装置では、半導体チップ外側に形成された電源用パッドと半導体チップ内側の電源用パッドとの間をＴＡＢテープで接続する構成であるので、半導体チップの内側だけでなく半導体チップ外側の基板上にも電源パッドを形成する必要があり、且つ複数の電源用パッド間を一つずつＴＡＢテープで接続するため、製造工程での手間がかかり、スループットの向上を図ることが難しいという問題があった。
【００１３】
そこで、本発明は上記課題に鑑み、半導体チップの中心部と周縁部との電源パッド間をワイヤ接続して生産効率を高めた半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は上記課題を解決するため、以下のような特徴を有する。
請求項１記載の発明は、周縁部に外部接続用端子に接続される第１のパッドが形成されると共に、前記第１のパッドが形成された位置よりも内側に、複数の機能領域が形成された半導体チップを設けてなる半導体装置において、
前記機能領域と接続された第２のパッドを、前記第１のパッドが形成された位置よりも内側に設け、
かつ、前記第１のパッドと前記第２のパッドとをワイヤ接続したことを特徴とする。
【００１５】
請求項１記載の発明によれば、複数の機能領域の近傍に配置された第２のパッドと周縁部に形成された第１のパッドとの間をワイヤ接続することにより、半導体チップの配線パターンの設置スペースが拡大することを防止できると共に、ＴＡＢテープで接続するよりも生産効率が高められる。
【００１６】
請求項２記載の発明は、前記第１のパッド及び前記第２のパッドが、前記半導体チップに電源電圧を供給するための電源用パッドであることを特徴とする。
【００１７】
請求項２記載の発明によれば、第１のパッド及び第２のパッドが、半導体チップに電源電圧を供給するための電源用パッドであるので、第１のパッドと第２のパッドとの間における電位差を小さく抑えることが可能になり、インピーダンス（抵抗）による電圧降下が抑制され、規定電圧を確実に印加できる。
【００１８】
請求項３記載の発明は、周縁部に外部接続用端子に接続される第１のパッドが形成されると共に、前記第１のパッドが形成された位置よりも内側に、複数の機能領域が形成された半導体チップを設けてなる半導体装置において、
前記機能領域と接続された第２のパッドを、前記第１のパッドが形成された位置よりも内側に設け、
かつ、前記第１のパッドと前記第２のパッドとをワイヤ及び配線パターンで並列接続したことを特徴とする。
【００１９】
請求項３記載の発明によれば、複数の機能領域の近傍に配置された第２のパッドと周縁部に形成された第１のパッドとの間をワイヤ及び配線パターンで並列接続することにより、ワイヤと配線パターンとの合成インピーダンスを下げることができるので、第１のパッドと第２のパッドとの間における電位差を小さく抑えることが可能になり、インピーダンス（抵抗）による電圧降下が抑制され、規定電圧を確実に印加できる。
また、半導体チップの配線パターンの設置スペースが拡大することを防止できると共に、ＴＡＢテープで接続するよりも生産効率が高められる。
【００２０】
請求項４記載の発明は、前記第１のパッド及び前記第２のパッドが、前記半導体チップに電源電圧を供給するための電源用パッドであることを特徴とする。
【００２１】
請求項４記載の発明によれば、第１のパッド及び第２のパッドが、半導体チップに電源電圧を供給するための電源用パッドであるので、第１のパッドと第２のパッドとの間における電位差を小さく抑えることが可能になり、インピーダンス（抵抗）による電圧降下が抑制され、規定電圧を確実に印加できる。
【００２２】
請求項５記載の発明は、記半導体チップが、システムＬＳＩからなることを特徴とする。
【００２３】
請求項５記載の発明によれば、システムＬＳＩからなる半導体チップの生産効率が高められる。
【００２４】
請求項６記載の発明は、前記システムＬＳＩが、少なくともＲＯＭ，ＲＡＭ，ＣＰＵよりなる機能領域の何れかを有することを特徴とする。
【００２５】
請求項６記載の発明によれば、システムＬＳＩが、少なくともＲＯＭ，ＲＡＭ，ＣＰＵよりなる機能領域の何れかを有することにより、電源電圧が同一である機能領域への電源供給を同一の第２のパッドから供給することが可能になり、第２のパッドの数を減らすことが可能になる。
【００２６】
請求項７記載の発明は、前記外部接続用端子と前記第１のパッドとをワイヤ接続したことを特徴とする。
【００２７】
請求項７記載の発明によれば、外部接続用端子と第１のパッドとをワイヤ接続することにより、ボンディングワイヤにより第１のパッドと外部接続端子とを接続し、続いて、第１のパッドと第２のパッドとをボンディングワイヤにより接続することにより、半導体チップ上に形成された全てのパッド間をワイヤボンディング装置によりワイヤ接続することができ、生産効率を高められる。
【００２８】
請求項８記載の発明は、前記第１のパッドが、前記外部接続用端子に接続される第１の接続用ワイヤがボンディングされる第１の接続部と、前記第２のパッドに接続された第２の接続用ワイヤがボンディングされる第２の接続部とを有することを特徴とする。
【００２９】
請求項８記載の発明によれば、第１のパッドに、外部接続用端子に接続される第１の接続用ワイヤがボンディングされる第１の接続部と、第２のパッドに接続された第２の接続用ワイヤがボンディングされる第２の接続部とを設けることにより、複数の機能領域の近傍に配置された第２のパッドと周縁部に形成された第１のパッドとの間をボンディングワイヤにより効率良く接続することが可能になる。
【００３０】
【発明の実施の形態】
以下、図面と共に本発明の一実施例について説明する。
図１は本発明になる半導体装置の一実施例を示す斜視図である。図２は本発明になる半導体装置の一実施例を示す平面図である。尚、図１及び図２では、樹脂パッケージを取り除いた状態を示している。
【００３１】
図１及び図２に示されるように、半導体装置１０は、複数の機能領域（マクロとも呼ばれる）１２〜１９が形成された半導体チップ２０を有する。半導体チップ２０は、例えば、ＲＡＭ，ＲＯＭ，ＣＰＵ等の回路が同一の基板上に形成されたシステムＬＳＩからなる。また、各機能領域１２〜１９は、夫々電源端子１２ａ〜１９ａ，グランド端子１２ｂ〜１９ｂが設けられている。
【００３２】
半導体チップ２０は、リードフレーム２２の載置部２２ａに固着されており、リードフレーム２２の載置部２２ａは対角方向に延在形成された支持部２２ｂによって支持されている。リードフレーム２２は、載置部２２ａと、支持部２２ｂと、外部接続用端子としての複数のリード２４（２４１〜２４ｎ）とから構成されている。そして、載置部２２ａの周囲には、複数のリード２４（２４１〜２４ｎ）が所定間隔毎に整列されており、複数のリード２４（２４１〜２４ｎ）のインナーリード部は、正方形に形成された半導体チップ２０を囲繞するように配置されている。
【００３３】
半導体チップ２０は、４辺の周縁部に複数の信号用パッド２６（２６１〜２６ｎ）と第１の電源用パッド（請求項の第１のパッドに相当する）２８と、第１のグランド用パッド（請求項の第１のパッドに相当する）２９とが形成されている。
【００３４】
さらに、半導体チップ２０は、中心部分において、各機能領域１２〜１９の間に配線パターン（図示せず）を形成すると共に、複数の第２の電源用パッド（請求項の第２のパッドに相当する）３０と、第２のグランド用パッド（請求項の第２のパッドに相当する）３１が形成されている。
【００３５】
各機能領域１２〜１９の電源端子１２ａ〜１９ａ，グランド端子１２ｂ〜１９ｂは、近くの第２の電源用パッド３０、第２のグランド用パッド３１に配線パターン（図示せず）を介して接続される。各機能領域１２〜１９のうち例えば、ＲＡＭ，ＲＯＭのように電源電圧が同一である機能領域への電源供給は、同一の第２の電源用パッド３０から供給することが可能であるので、その分第２の電源用パッド３０の数を減らすことが可能になる。
【００３６】
そして、リード２４（２４１〜２４ｎ）と信号用パッド２６（２６１〜２６ｎ）、第１の電源用パッド２８、第１のグランド用パッド２９との間は、ボンディング装置（図示せず）により形成された第１のボンディングワイヤ（第１の接続用ワイヤ）３２を介して接続される。
【００３７】
尚、図１及び図２では、正方形状に形成された半導体チップ２０の４辺のうち２辺について第１のボンディングワイヤ３２が図示してあるが、他の２辺も同様にボンディング接続されているが第１のボンディングワイヤ３２を省略してある。
【００３８】
また、第１の電源用パッド２８と第２の電源用パッド３０との間は、ボンディング装置（図示せず）により形成された第２のボンディングワイヤ（第２の接続用ワイヤ）３４を介して接続される。これにより、第１の電源用パッド２８と第２の電源用パッド３０との間は、ワイヤボンディング装置（図示せず）を用いて効率良く接続することが可能になる。
【００３９】
また、第１の電源用パッド２８には、リード２４（２４１〜２４ｎ）に接続される第１のボンディングワイヤ３２がボンディングされる第１の接続部２８ａと、第２のボンディングワイヤ３４がボンディングされる第２の接続部２８ｂとが設けられている。
【００４０】
このように、第１の接続部２８ａと第２の接続部２８ｂとを隣接して形成したため、第１のボンディングワイヤ３２と第２のボンディングワイヤ３４との接続部分におけるインピーダンスをなるべく小さくできると共に、半導体チップ２０の小型化にも対応することが可能になる。
【００４１】
また、第１のグランド用パッド２９も上記第１の電源用パッド２８と同様に、リード２４（２４１〜２４ｎ）に接続される第１のボンディングワイヤ３２がボンディングされる第１の接続部２９ａと、第２のボンディングワイヤ３４がボンディングされる第２の接続部２９ｂとが設けられている。
【００４２】
ボンディング工程においては、リード２４（２４１〜２４ｎ）と信号用パッド２６（２６１〜２６ｎ）との間を第１のボンディングワイヤ３２でワイヤ接続するのと同様に第１の電源用パッド２８と第２の電源用パッド３０との間を第２のボンディングワイヤ３４でワイヤ接続することができる。そのため、半導体チップ２０上に形成された全てのパッド間をワイヤボンディング装置によりワイヤ接続することができ、生産効率を高められる。
【００４３】
よって、ボンディング工程により第１の電源用パッド２８と第２の電源用パッド３０との間の接続を短時間で行えるので、スループットを改善してＴＡＢテープで接続するよりも生産効率を高められる。
【００４４】
さらに、半導体チップ２０では、各機能領域１２〜１９に電源を供給するための配線パターンが不要になり、その分各機能領域１２〜１９の間隔を狭くすることが可能になる。そのため、半導体チップ２０に占める電源領域の割合を小さくでき、その結果、半導体チップ２０の小型化、省スペース化が図れる。
【００４５】
従って、半導体チップ２０を小さくし、１枚のウエハーの有効数（チップ個数）を増やすことで、ＬＳＩの製造コストを下げることが可能になる。
【００４６】
また、システムＬＳＩからなる半導体チップ２０では、ＬＳＩ仕様通りの電圧を印加しても各機能領域１２〜１９への電源供給が配線パターンを介さずに第２のボンディングワイヤ３４により行われるので、インピーダンスの影響で外部から印加された電圧（外部印加電圧）と各機能領域の電源端子との間に電位差（ＩＲドロップ／電圧降下）が小さくなる。
【００４７】
また、ボンディングワイヤ３２，３４は、配線パターンよりも太いので、インピーダンスが小さくなり、電圧降下を防止することが可能になる。これにより、各機能領域１２〜１９に規格電圧を安定供給することが可能になると共に、各機能領域１２〜１９の動作が安定して動作不良率を下げて信頼性を高められる。
【００４８】
ボンディングワイヤ３２，３４は、例えば、電気抵抗が低く加工性に優れた金細線などの導電性金属からなり、ワイヤボンディング装置により高速で第１の電源用パッド２８と第２の電源用パッド３０との間に接続される。
【００４９】
ここで、変形例について説明する。
【００５０】
図３は変形例１の平面図である。尚、図３において、上記実施例と同一部分には、同一符号を付してその説明を省略する。また、図３では、樹脂パッケージを取り除いた状態を示している。
図３に示されるように、変形例１の半導体チップ４０は、上記第１の電源用パッド２８と第２の電源用パッド３０との間を第２のボンディングワイヤ３４で接続すると共に、補助配線パターン４２を介して接続される。そのため、第１の電源用パッド２８と第２の電源用パッド３０との間は、第２のボンディングワイヤ３４と補助配線パターン４２とが並列接続されている。
【００５１】
例えば、第２のボンディングワイヤ３４のインピーダンスをＺ１、補助配線パターン４２のインピーダンスをＺ２とすると、上記のように並列接続した場合の合成インピーダンスをＺは、次式から求まる。
（１／Ｚ）＝（１／Ｚ１）＋（１／Ｚ２） … （１）
（１／Ｚ）＝（Ｚ１＋Ｚ２）／（Ｚ１・Ｚ２）… （２）
であるから、合成インピーダンスＺは、
Ｚ＝（Ｚ１・Ｚ２）／（Ｚ１＋Ｚ２）… （３）
となり、第２のボンディングワイヤ３４と補助配線パターン４２とを直列接続した場合よりもかなり小さい値になる。これにより第１の電源パッド２８と第２の電源パッド３０との間における電位差を小さく抑えることが可能になる。
【００５２】
例えば、電源電圧が２．７Ｖ〜３．３Ｖの仕様のシステムＬＳＩの場合、２．７Ｖの電源電圧印加時に各機能領域１２〜１９に供給される電圧は、その消費電力（例えば、２０ｍＡ）、電源領域での電源配線インピーダンス（例えば、５０Ω）により、２．６Ｖ（２０ｍＡ×５０Ω＝０．１Ｖの電圧降下）になる場合がある。
【００５３】
これに対し、本変形例では、上記（２）式から分かるように、ボンディングワイヤ３２の抵抗を例えばＲ１＝数ミリΩ、補助配線パターン４２の抵抗を例えばＲ２＝５０Ω、各機能領域１２〜１９の電源端子１２ａ〜１９ａ，グランド端子１２ｂ〜１９ｂと第２の電源用パッド３０との間の配線抵抗を例えばＲ３＝数Ωとすると、抵抗値Ｒは、数Ω以下になる。そのため、各機能領域１２〜１９の電源端子１２ａ〜１９ａに供給される電源電圧は、半導体装置１０に印加される電源電圧とほぼ同じになる。
【００５４】
このように、第１の電源用パッド２８と第２の電源用パッド３０との間に第２のボンディングワイヤ３４及び補助配線パターン４２を設けることにより電源配線の合成インピーダンスを下げることができるので、第１の電源パッド２８と第２の電源パッド３０との間における電位差を小さく抑えることが可能になり、インピーダンス（抵抗）による電圧降下が抑制され、各機能領域１２〜１９に規定電圧を確実に印加できる。また、各機能領域１２〜１９間に形成される信号配線領域で他の配線に影響しないように細い配線幅で補助配線パターン４２を形成することが可能になる。
【００５５】
図４は変形例２の平面図である。尚、図４において、上記実施例、変形例１と同一部分には、同一符号を付してその説明を省略する。また、図４では、樹脂パッケージを取り除いた状態を示している。さらに、図４では、機能領域１６について説明し、他の機能領域も同様に接続されるので、その説明は省略する。
図４に示されるように、変形例２の半導体チップ５０は、上記第１の電源用パッド２８と第２の電源用パッド３０との間を第２のボンディングワイヤ３４で接続し、機能領域１６の電源端子１６ａと第１の電源用パッド２８との間は、配線パターン４２を介して接続される。そのため、機能領域１６と第１の電源用パッド２８，２９との間は、第２のボンディングワイヤ３４と補助配線パターン４２とが並列接続されている。
【００５６】
また、第１のグランド用パッド２９と第２のグランド用パッド３１との間を第２のボンディングワイヤ３４で接続し、機能領域１６のグランド端子１６ｂと第１のグランド用パッド２９との間は、配線パターン４２を介して接続される。
【００５７】
このように、第２のボンディングワイヤ３４と補助配線パターン４２とは、電源端子１６ａ、グランド端子１６ｂに直接的に接続しても良いし、あるいは上記変形例１のように第２の電源用パッド３０を介して間接的に電源端子１６ａ、グランド端子１６ｂに接続するようにしても良い。
【００５８】
この変形例２の場合も上記変形例１と同様に、第２のボンディングワイヤ３４と補助配線パターン４２との合成インピーダンスを下げられるので、各機能領域１２〜１９間に形成される信号配線領域で他の配線に影響しないように細い配線幅で補助配線パターン４２を形成することが可能になる。
【００５９】
尚、上記説明では、システムＬＳＩを例に挙げて説明したが、これに限らず、同一の基板に複数の機能領域が形成される半導体チップであれば、本発明を適用できるのは勿論である。
【００６０】
【発明の効果】
上述の如く、請求項１記載の発明によれば、複数の機能領域の近傍に配置された第２のパッドと周縁部に形成された第１のパッドとの間をワイヤ接続することにより、半導体チップの配線パターンの設置スペースが拡大することを防止できると共に、ＴＡＢテープで接続するよりも生産効率が高められる。
【００６１】
請求項２記載の発明によれば、第１のパッド及び第２のパッドが、半導体チップに電源電圧を供給するための電源用パッドであるので、第１のパッドと第２のパッドとの間における電位差を小さく抑えることが可能になり、インピーダンス（抵抗）による電圧降下が抑制され、規定電圧を確実に印加できる。
【００６２】
請求項３記載の発明によれば、複数の機能領域の近傍に配置された第２のパッドと周縁部に形成された第１のパッドとの間をワイヤ及び配線パターンで並列接続することにより、ワイヤと配線パターンとの合成インピーダンスを下げることができるので、第１のパッドと第２のパッドとの間における電位差を小さく抑えることが可能になり、インピーダンス（抵抗）による電圧降下が抑制され、規定電圧を確実に印加できる。
【００６３】
請求項４記載の発明によれば、第１のパッド及び第２のパッドが、半導体チップに電源電圧を供給するための電源用パッドであるので、第１のパッドと第２のパッドとの間における電位差を小さく抑えることが可能になり、インピーダンス（抵抗）による電圧降下が抑制され、規定電圧を確実に印加できる。
【００６４】
請求項５記載の発明によれば、システムＬＳＩからなる半導体チップの生産効率が高められる。
【００６５】
請求項６記載の発明によれば、システムＬＳＩが、少なくともＲＯＭ，ＲＡＭ，ＣＰＵよりなる機能領域の何れかを有することにより、電源電圧が同一である機能領域への電源供給を同一の第２のパッドから供給することが可能になり、第２のパッドの数を減らすことができる。
【００６６】
請求項７記載の発明によれば、外部接続用端子と第１のパッドとをワイヤ接続することにより、ボンディングワイヤにより第１のパッドと外部接続端子とを接続し、続いて、第１のパッドと第２のパッドとをボンディングワイヤにより接続することにより、半導体チップ上に形成された全てのパッド間をワイヤボンディング装置によりワイヤ接続することができ、生産効率を高められる。
【００６７】
請求項８記載の発明によれば、第１のパッドに、外部接続用端子に接続される第１の接続用ワイヤがボンディングされる第１の接続部と、第２のパッドに接続された第２の接続用ワイヤがボンディングされる第２の接続部とを設けることにより、複数の機能領域の近傍に配置された第２のパッドと周縁部に形成された第１のパッドとの間をボンディングワイヤにより効率良く接続することができる。
【図面の簡単な説明】
【図１】本発明になる半導体装置の一実施例を示す斜視図である。
【図２】本発明になる半導体装置の一実施例を示す平面図である。
【図３】変形例１の平面図である。
【図４】変形例２の平面図である。
【符号の説明】
１０ 半導体装置
１２〜１９ 機能領域
１２ａ〜１９ａ 電源端子
１２ｂ〜１９ｂ グランド端子
２０，４０，５０ 半導体チップ
２２ リードフレーム
２４（２４１〜２４ｎ） リード
２６（２６１〜２６ｎ） 信号用パッド
２８ 第１の電源用パッド
２９ 第１のグランド用パッド
３０ 第２の電源用パッド
３１ 第２のグランド用パッド
３２ 第１のボンディングワイヤ
３４ 第２のボンディングワイヤ
４２ 配線パターン

Claims (8)

  1. 周縁部に外部接続用端子に接続される第１のパッドが形成されると共に、前記第１のパッドが形成された位置よりも内側に、複数の機能領域が形成された半導体チップを設けてなる半導体装置において、
    前記機能領域と接続された第２のパッドを、前記第１のパッドが形成された位置よりも内側に設け、
    かつ、前記第１のパッドと前記第２のパッドとをワイヤ接続したことを特徴とする半導体装置。
  2. 前記第１のパッド及び前記第２のパッドは、前記半導体チップに電源電圧を供給するための電源用パッドであることを特徴とする請求項１記載の半導体装置。
  3. 周縁部に外部接続用端子に接続される第１のパッドが形成されると共に、前記第１のパッドが形成された位置よりも内側に、複数の機能領域が形成された半導体チップを設けてなる半導体装置において、
    前記機能領域と接続された第２のパッドを、前記第１のパッドが形成された位置よりも内側に設け、
    かつ、前記第１のパッドと前記第２のパッドとをワイヤ及び配線パターンで並列接続したことを特徴とする半導体装置。
  4. 前記第１のパッド及び前記第２のパッドは、前記半導体チップに電源電圧を供給するための電源用パッドであることを特徴とする請求項３記載の半導体装置。
  5. 前記半導体チップは、システムＬＳＩからなることを特徴とする請求項１乃至４何れか記載の半導体装置。
  6. 前記システムＬＳＩは、少なくともＲＯＭ，ＲＡＭ，ＣＰＵよりなる機能領域のいずれかを有することを特徴とする請求項５記載の半導体装置。
  7. 前記外部接続用端子と前記第１のパッドとをワイヤ接続したことを特徴とする請求項１乃至６何れか記載の半導体装置。
  8. 前記第１のパッドは、前記外部接続用端子に接続される第１の接続用ワイヤがボンディングされる第１の接続部と、前記第２のパッドに接続された第２の接続用ワイヤがボンディングされる第２の接続部とを有することを特徴とする請求項１乃至７何れか記載の半導体装置。
JP2003006003A 2003-01-14 2003-01-14 半導体装置 Pending JP2004221260A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003006003A JP2004221260A (ja) 2003-01-14 2003-01-14 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003006003A JP2004221260A (ja) 2003-01-14 2003-01-14 半導体装置

Publications (1)

Publication Number Publication Date
JP2004221260A true JP2004221260A (ja) 2004-08-05

Family

ID=32896521

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003006003A Pending JP2004221260A (ja) 2003-01-14 2003-01-14 半導体装置

Country Status (1)

Country Link
JP (1) JP2004221260A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007258469A (ja) * 2006-03-23 2007-10-04 Nec Electronics Corp 半導体集積回路装置
JP2008130644A (ja) * 2006-11-17 2008-06-05 Oki Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
JP2008182190A (ja) * 2006-12-27 2008-08-07 Seiko Epson Corp 半導体集積回路およびその設計方法
US20170294374A1 (en) * 2014-11-20 2017-10-12 Nsk Ltd. Electronic part mounting heat-dissipating substrate
US20170309556A1 (en) * 2014-11-20 2017-10-26 Nsk Ltd. Electronic part mounting heat-dissipating substrate
US20170309555A1 (en) * 2014-11-20 2017-10-26 Nsk Ltd. Electronic part mounting heat-dissipating substrate

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007258469A (ja) * 2006-03-23 2007-10-04 Nec Electronics Corp 半導体集積回路装置
JP2008130644A (ja) * 2006-11-17 2008-06-05 Oki Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
JP2008182190A (ja) * 2006-12-27 2008-08-07 Seiko Epson Corp 半導体集積回路およびその設計方法
US20170294374A1 (en) * 2014-11-20 2017-10-12 Nsk Ltd. Electronic part mounting heat-dissipating substrate
US20170309556A1 (en) * 2014-11-20 2017-10-26 Nsk Ltd. Electronic part mounting heat-dissipating substrate
US20170309555A1 (en) * 2014-11-20 2017-10-26 Nsk Ltd. Electronic part mounting heat-dissipating substrate
US10192818B2 (en) * 2014-11-20 2019-01-29 Nsk Ltd. Electronic part mounting heat-dissipating substrate
US10249558B2 (en) * 2014-11-20 2019-04-02 Nsk Ltd. Electronic part mounting heat-dissipating substrate
US10388596B2 (en) * 2014-11-20 2019-08-20 Nsk Ltd. Electronic part mounting heat-dissipating substrate

Similar Documents

Publication Publication Date Title
US6194774B1 (en) Inductor including bonding wires
US7888796B2 (en) Controller chip mounted on a memory chip with re-wiring lines
JPH07111971B2 (ja) 集積回路装置の製造方法
JP2568748B2 (ja) 半導体装置
US8115321B2 (en) Separate probe and bond regions of an integrated circuit
JP3927783B2 (ja) 半導体部品
JP2001351983A (ja) 半導体装置及びその製造方法
KR20080103897A (ko) 반도체 장치, 리드프레임, 및 반도체 장치의 실장 구조
US10707160B2 (en) Electrical connectivity of die to a host substrate
JP2003100891A (ja) 半導体集積回路装置
US7501710B2 (en) Semiconductor integrated circuit and method of manufacturing the same
JP2004221260A (ja) 半導体装置
WO2001078139A1 (fr) Fil d'electrode commune pour plaquage
US20080136011A1 (en) Semiconductor device
US20080083984A1 (en) Wiring board
US7485960B2 (en) Semiconductor device and manufacturing method thereof
JPH0878573A (ja) Ｂｇａパッケージ
JP2007281011A (ja) アナログ・デジタル混載半導体装置
JPH11345847A (ja) 半導体ウエハ及び半導体装置の製造方法
JP2003124331A (ja) 半導体集積回路装置
US6159774A (en) Multi-layer interconnection layout between a chip core and peripheral devices
JP2003282622A (ja) 半導体装置
US20050263894A1 (en) Semiconductor chip with metallization levels, and a method for fomation of interconnect structrures
CN116072641A (zh) 一种隔离式cup焊盘
JP4584629B2 (ja) 半導体集積回路およびその内部回路レイアウト方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060104

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060406

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070327

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070731