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JP5185885B2 - 配線基板および半導体装置 - Google Patents

配線基板および半導体装置 Download PDF

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Description

本発明は、配線基板および半導体装置に関し、さらに詳細には、半導体チップのバンプとフリップチップ接合される接続パッドを備えた配線基板、および該配線基板に該半導体チップがフリップチップ接合された半導体装置に関する。
近年、電子部品（例えば半導体チップ）に外部接続端子としてバンプを設け、これを接合材によって配線基板に設けられた接続パッドにフリップチップ接合する実装構造が多用されるようになってきている。
例えば、従来の配線基板として、特許文献１、特許文献２に記載される技術が提案されている。
図６は、図７に示す半導体チップ１０１がフリップチップ実装される配線基板１０５の一例を示す平面図（概略図）である。ここで、図７は、半導体チップ１０１の回路形成面１０１ａ側を表示した図であり、フリップチップ実装時にはこの回路形成面１０１ａが配線基板１０５と対向するようフェイスダウンで実装される。
この半導体チップ１０１の回路形成面１０１ａには、Ａｕ（金）を用いて形成されるバンプ（外周バンプ１０２および中央バンプ１０３）が形成されている。外周バンプ１０２は、回路形成面１０１ａの周縁部に配設されている（ペリフェラル状配置）。また、中央バンプ１０３は、回路形成面１０１ａの中央部に配設されている（エリアアレイ状配置）。従来、バンプを外部接続端子とする半導体チップにおいては、当該バンプを周縁部にペリフェラル状に配置する構成が一般的であった。しかしながら、近年の半導体チップの高密度化に起因して端子数が増大し、回路形成面１０１ａの中央部にも中央バンプ１０３を配置することが行われるようになってきている。
これに伴い、半導体チップ１０１がフリップチップ実装される配線基板１０５は、外周バンプ１０２に対応する接続パッド（外周パッド）１０７と中央バンプ１０３に対応する接続パッド（中央パッド）１０８とが配設される構造となっている（図６参照）。ここで、接続パッド（外周パッド）１０７は、ソルダーマスク（レジスト）１１０に設けられた枠状の開口部１１１に形成される。また、接続パッド（中央パッド）１０８は、ソルダーマスク（レジスト）１１０に設けられた各開口部１１２に形成される。
ここで、配線基板における接続パッド（および後述する位置合せマーク）を形成する構造として、ＮＳＭＤ（ノン・ソルダーマスク・デファイン）構造、ＳＭＤ（ソルダーマスク・デファイン）構造がある。
ＮＳＭＤ構造は図８（ａ）の平面図および図８（ｂ）の正面断面図（図８（ａ）におけるＡ−Ａ線断面図）に示すように、接続パッド１３１がソルダーマスク（レジスト）１３３の開口部１３４内の導体形状で規定される構造であって、開口部１３４の内径が接続パッド１３１の円形部の外径よりも大きくなっている。なお、符号１３０は、ベースとなる絶縁層である。
一方、ＳＭＤ構造は図９（ａ）の平面図および図９（ｂ）の正面断面図（図９（ａ）におけるＢ−Ｂ線断面図）に示すように、接続パッド１３２がソルダーマスク（レジスト）１３３の開口形状（開口部１３５の形状）で規定される構造であって、開口部１３５の内径が接続パッド１３２の円形部の外径よりも小さくなっている。
特開２００７−１９４５９８号公報 特開２００７−１５８０８１号公報
ところで、半導体チップを配線基板上にフリップチップ実装する場合には、所定位置に接合を行うための位置合わせマークが用いられている。通常、位置合わせマークは、配線基板上に形成される。
従来は、図１０に示すように、ペリフェラル状配置のバンプを有する半導体チップ（不図示）を配線基板１４１上にフリップチップ実装する場合、通常、配線基板１４１上の接続パッド１５１に、ソルダーマスク１５３の開口部１５４内の導体（すなわち接続パッド１５１）形状で規定されるＮＳＭＤ構造が採用されると共に、位置合わせマーク１５６にもＮＳＭＤ構造が採用されていた。これは、位置合わせマーク１５６の構造を、接続パッド１５１の構造と同一にすることによって、半導体チップ上のバンプ中心と配線基板１４１上のソルダーマスク１５３の開口部１５４内の導体（接続パッド）の中心位置が一致するように正確に位置合わせを行うためである。
一方、図１１に示すように、エリアアレイ状配置のバンプを有する半導体チップ（不図示）を配線基板１４２上にフリップチップ実装する場合、通常、配線基板１４２上の接続パッド１５２に、ソルダーマスク１５３の開口形状（開口部１５５の形状）で規定されるＳＭＤ構造が採用されると共に、位置合わせマーク１５７にもＳＭＤ構造が採用されていた。これは、位置合わせマーク１５７の構造を、接続パッド１５２の構造と同一にすることによって、半導体チップ上のバンプ中心と配線基板１４２上のソルダーマスク１５３の開口部１５５の中心位置（すなわち、接続パッド１５２の露出部の中心位置）が一致するように正確に位置合わせを行うためである。なお、図１１中の破線部は、ソルダーマスク１５３で覆われている接続パッド１５２の縁部形状の一例を示している。
このように、フリップチップ実装時の位置合わせを正確に行うために、位置合わせマークは、接続パッドの構造に対応した構造を採用するのが、従来の設計思想であった。したがって、前述したようなペリフェラル状配置のバンプとエリアアレイ状配置のバンプとが混在する半導体チップ（図６参照）を、図１２に示すような配線基板１４３上にフリップチップ実装しようとする場合は、対応する配線基板１４３上のペリフェラル状配置の接続パッド１５１とエリアアレイ状配置の接続パッド１５０とをＮＳＭＤ構造かＳＭＤ構造のどちらかに統一すると共に、配線基板１４３上に設けられる位置合わせマーク１５８も同じ構造に統一しなければならなかった。通常、開口部１５４内にペリフェラル状に配設される接続パッド１５１は、隣接する接続パッドのピッチ（以下、「パッドピッチ」という）が狭いため、ＳＭＤ構造で形成することができず、ＮＳＭＤ構造とされていた。これにともない、配線基板１４３の中央部のエリアアレイ状配置の接続パッド１５０、および位置合わせマーク１５８についても、ＮＳＭＤ構造とされていた。
しかし、配線基板１４３の中央部のエリアアレイ状配置の接続パッド１５０をＮＳＭＤ構造で形成する場合には、ソルダーマスク１５３の開口部１５９の形状をＳＭＤ構造の場合よりも大きく設計して、その開口部１５９内に導体形状（すなわち、接続パッド１５０の縁部）が表出するように形成する必要があった（図１２参照）。その結果、配線基板１４３の最上層の電源系ライン（電源ラインもしくはグラウンドライン）をプレーン化、すなわち平板状に一体で形成することが難しいという設計上の制約が発生していた。
上記事情に鑑み、ペリフェラル状配置のバンプとエリアアレイ状配置のバンプとが混在する半導体チップがフリップチップ接合される、電気的特性に優れた配線基板を提供することを目的とする。
一実施形態として、以下に開示するような解決手段により、前記課題を解決する。
開示の配線基板は、半導体チップのバンプとフリップチップ接合される接続パッドを備えた配線基板であって、前記配線基板の周縁部の接続パッドは、ソルダーマスクの開口部内の導体形状で規定されて、該開口部の内径が該接続パッドの外径よりも大きく形成されるノン・ソルダーマスク・デファイン構造で形成され、前記配線基板の中央部の接続パッドは、ソルダーマスクの開口部の開口形状で規定されて、該開口部の内径が該接続パッドの外径よりも小さく形成されるソルダーマスク・デファイン構造で形成され、前記ソルダーマスクは、平面視において枠状に形成された開口部を挟んで、前記配線基板の周縁部に第１のソルダーマスクと、前記配線基板の中央部に第２のソルダーマスクとを有し、前記配線基板の周縁部の接続パッドが、前記枠状に形成された開口部内において、ペリフェラル状に配設され、前記配線基板の中央部の接続パッドが、前記第２のソルダーマスクにエリアアレイ状に設けられた開口部から露出して、エリアアレイ状に配設されていることを要件とする。
開示の配線基板によれば、配線基板中央部のエリアアレイ状配置の接続パッドをＳＭＤ構造とすることができ、配線基板最上層の電源ラインやグラウンドラインをプレーン化し易く、電気的特性を向上させることができる。
本発明の実施形態に係る配線基板の例を示す概略図である。 図１の配線基板に実装される半導体チップの例を示す概略図である。 本発明の実施形態に係る半導体装置の例を示す概略図（断面図）である。 図１の配線基板の部分拡大図である。 本発明の実施形態に係る配線基板の変形例を示す概略図である。 従来の実施形態に係る配線基板の例を示す概略図である。 図６の配線基板に実装される半導体チップの例を示す概略図である。 ノン・ソルダーマスク・デファイン構造を説明するための説明図である。 ソルダーマスク・デファイン構造を説明するための説明図である。 従来の実施形態に係る配線基板（ペリフェラル状配置の接続パッドを備える場合）の例を示す概略図である。 従来の実施形態に係る配線基板（エリアアレイ状配置の接続パッドを備える場合）の例を示す概略図である。 従来の実施形態に係る配線基板（ペリフェラル状配置の接続パッドおよびエリアアレイ状配置の接続パッドを備える場合）の例を示す概略図である。
本発明の実施形態に係る配線基板１の平面図（概略図）を図１に示す。配線基板１は、半導体チップ２（図２参照）がフリップチップ接合される配線基板である。当該半導体チップ２の回路形成面２ａが配線基板１と対向するようにフェイスダウンでフリップチップ接合されて、半導体装置３が形成される。半導体装置３の正面断面図（概略図）を図３に示す。同図３のように、半導体チップ２のバンプ２１、２２と、対応する配線基板１の接続パッド１１、１２とが、それぞれ、はんだ４によって接合される。なお、配線基板１と半導体チップ２との間には、アンダーフィル樹脂５が浸透され、隣接する接続部（接続パッド）の絶縁が図られる。
半導体チップ２は、図２の平面図（概略図）に示すように、回路形成面２ａの周縁部にペリフェラル状に配設されたバンプ２１と、回路形成面２ａの中央部にエリアアレイ状に配設されたバンプ２２とが混在する構造を有する。当該バンプ２１およびバンプ２２は、一例として、Ａｕ（金）あるいはＡｕ合金を用いてワイヤーボンディングにより形成される。
配線基板１は、図１、図３に示すように、絶縁層１０上に、半導体チップ２に接続されるための接続パッド１１、１２が形成された構造を有している。ここで、接続パッド１１は、接合される半導体チップ２の周縁部のバンプ２１に対応させて、配線基板１の周縁部（一点鎖線で囲われた枠状領域）１ａにおいて、ペリフェラル状に配設されている。一方、接続パッド１２は、接合される半導体チップ２の中央部のバンプ２２に対応させて、配線基板１の中央部（二点鎖線で囲われた矩形状領域）１ｂにおいて、エリアアレイ状に配設されている。
ここで、絶縁層１０上には、接続パッド１１を露出させる開口部１４および接続パッド１２を露出させる開口部１５を有するソルダーマスク（レジスト）１３が形成されている。開口部１４は、一例として、枠状に形成されている。一方、開口部１５は、一例として、円形状に形成されている。なお、開口部１４の変形例として、図５に示すように、複数個所に配設される矩形状に形成する構成としてもよい。
本実施形態では、ソルダーマスク１３は、開口部１４を挟んで、二つのソルダーマスク１３ａ、１３ｂに分割された構造となっている。これにより、接続パッド１１は、両端がそれぞれソルダーマスク１３ａとソルダーマスク１３ｂとで覆われた構造となり、接続パッド１２は、ソルダーマスク１３ｂによって取り囲むように覆われた構造となっている。
また、本実施形態では、例えば、接続パッド１１は、実装される半導体チップ２の信号ラインに接続される。近年の半導体チップでは、高密度化に起因して端子数が増大しており、これに接続される配線基板１においても、配線基板１自体の小型化の要求と共に、信号ラインに接続される接続パッド１１の狭ピッチ化の要求が一層高まっている。
その一方で、例えば、接続パッド１２は、実装される半導体チップ２の電源ラインもしくはグラウンドラインに接続される。近年の半導体チップでは、特に省電力化（低電圧対応）の要求があるため、デバイスが形成される中央部近傍に電源系ライン（電源ラインもしくはグラウンドライン）が配設される構成が好ましい。このため、半導体チップ２と接合される配線基板１においても、電源系ラインに接続される接続パッド１２を配線基板１の中央部近傍に設ける構成が好適となる。
ここで、本実施形態に特徴的な構成として、接続パッド１１は、ＮＳＭＤ（ノン・ソルダーマスク・デファイン）構造で形成される。ＮＳＭＤ構造であることによって、接続パッド１１のパッドピッチを狭ピッチ化することが可能となる。本実施形態においては、接続パッド１１のパッドピッチを１００［μｍ］以下にすることができる。
一方、接続パッド１２は、ＳＭＤ（ソルダーマスク・デファイン）構造で形成される。ＳＭＤ構造であることによって、接続パッドが形成される配線層（配線基板１が多層基板の場合は最上層）の電源系ライン（電源ラインもしくはグラウンドライン）をプレーン化、すなわち平板状に一体で形成することが容易となる。このように電源系ラインのプレーン化は、当該電源系ラインの電気抵抗値を低下させることができる等、配線基板１における電気的特性を向上させる効果が得られる。なお、ＳＭＤ構造で形成される接続パッド１２は全部をプレーン化してもよく、一部（所定の複数箇所）をプレーン化してもよい。本実施形態では、図１の破線部で示されるように、配線層に二箇所のプレーン（平板状導体）１７ａ、１７ｂを設け、その上層となるソルダーマスク１３の所定位置に開口部１５を設けることによって当該プレーン１７ａ、１７ｂを露出させて接続パッド１２を形成している。
また、バンプ２１に対応する接続パッド１１は、図４（ａ）（図１のＣ部拡大図）に示すように、接続パッド１１の中心Ｅ１とバンプ２１の中心とが一致するように設計される。一方、バンプ２２に対応する接続パッド１２は、図４（ｂ）（図１のＤ部拡大図）に示すように、ソルダーマスク１３の開口部１５の中心（すなわち、開口部１５に露出している接続パッド１２の露出部の中心）Ｅ２とバンプ２２の中心とが一致するように設計される。このとき、配線基板１と半導体チップ２とをフリップチップ接合させるための位置合わせマーク１６は、配線基板１上の接続パッド１１、１２が設けられない位置に、ＮＳＭＤ構造によって形成される（図１参照）。
上記の構成によれば、狭ピッチ化が図られる接続パッド１１に対しては、バンプ２１をズレがなく高い位置精度でフリップチップ接合させることができる。しかし、位置合わせマーク１６がＮＳＭＤ構造で形成されているため、ＳＭＤ構造で形成されている接続パッド１２にバンプ２２をフリップチップ接合させると、ソルダーマスク１３の開口部１５の形成位置のズレによって、バンプ２２がソルダーマスク１３上に乗り上げてしまうおそれが生じ得る。この課題に対しては、ソルダーマスク１３の開口部１５の内径を従来よりも１０〜２０［μｍ］大きい形状としている。より具体的には、本実施形態では、接続パッド１２のパッドピッチを１００［μｍ］以上とし、且つソルダーマスク１３の開口部１５の内径を８０〜９０［μｍ］程度としている。すなわち、接続パッド１２に関しては、敢えて狭ピッチ化の要求に逆行する構成を採用することで、当該課題の解決を図っている。
以上、説明した通り、開示の配線基板によれば、ペリフェラル状配置のバンプとエリアアレイ状配置のバンプとが混在する半導体チップがフリップチップ接合可能な配線基板が実現される。また、配線基板中央部のエリアアレイ状配置の接続パッドをＳＭＤ構造とすることができる。さらに、配線基板最上層の電源ラインやグラウンドラインをプレーン化し易く、電気的特性を向上させることができる。
また、開示の半導体装置によれば、低電圧対応の半導体チップの実装が可能となり、省電力化が図られる。さらに、電気的特性に優れる配線基板を具備することにより、半導体装置の電気的特性を向上させることができる。
なお、本発明は、以上説明した実施例に限定されることなく、本発明を逸脱しない範囲において種々変更可能であることは言うまでもない。特に、配線基板にフリップチップ接合される電子部品として半導体チップを例に挙げて説明したが、これに限定されるものではない。
１ 配線基板
２ 半導体チップ
３ 半導体装置
１０ 絶縁層
１１ 配線基板周縁部の接続パッド
１２ 配線基板中央部の接続パッド
１３ ソルダーマスク
１４、１５ ソルダーマスクの開口部
１６ 位置合わせマーク
２１ 半導体チップ周縁部のバンプ
２２ 半導体チップ中央部のバンプ

Claims (7)

  1. 半導体チップのバンプとフリップチップ接合される接続パッドを備えた配線基板であって、
    前記配線基板の周縁部の接続パッドは、ソルダーマスクの開口部内の導体形状で規定されて、該開口部の内径が該接続パッドの外径よりも大きく形成されるノン・ソルダーマスク・デファイン構造で形成され、
    前記配線基板の中央部の接続パッドは、ソルダーマスクの開口部の開口形状で規定されて、該開口部の内径が該接続パッドの外径よりも小さく形成されるソルダーマスク・デファイン構造で形成され、
    前記ソルダーマスクは、平面視において枠状に形成された開口部を挟んで、前記配線基板の周縁部に第１のソルダーマスクと、前記配線基板の中央部に第２のソルダーマスクとを有し、
    前記配線基板の周縁部の接続パッドが、前記枠状に形成された開口部内において、ペリフェラル状に配設され、
    前記配線基板の中央部の接続パッドが、前記第２のソルダーマスクにエリアアレイ状に設けられた開口部から露出して、エリアアレイ状に配設されていること
    を特徴とする配線基板。
  2. 半導体チップのバンプとフリップチップ接合される接続パッドを備えた配線基板であって、
    前記配線基板の周縁部の接続パッドは、ソルダーマスクの開口部内の導体形状で規定されて、該開口部の内径が該接続パッドの外径よりも大きく形成されるノン・ソルダーマスク・デファイン構造で形成され、
    前記配線基板の中央部の接続パッドは、ソルダーマスクの開口部の開口形状で規定されて、該開口部の内径が該接続パッドの外径よりも小さく形成されるソルダーマスク・デファイン構造で形成され、
    前記ソルダーマスクは、前記配線基板の周縁部において、複数個所に配置された矩形状の開口部を有し、
    前記配線基板の周縁部の接続パッドが、前記矩形状の開口部内において、ペリフェラル状に配設され、
    前記配線基板の中央部の接続パッドが、前記矩形状の開口部よりも中央部側のソルダーマスクにエリアアレイ状に設けられた開口部から露出して、エリアアレイ状に配設されていること
    を特徴とする配線基板。
  3. 前記配線基板は、前記半導体チップがフリップチップ接合される際の位置合わせに用いられる位置合わせマークを表面に備え、
    前記位置合わせマークはノン・ソルダーマスク・デファイン構造で形成されていること
    を特徴とする請求項１または請求項２記載の配線基板。
  4. 前記配線基板の周縁部の接続パッドは、隣接するパッドのピッチが１００μｍ以下であり、
    前記配線基板の中央部の接続パッドは、隣接するパッドのピッチが１００μｍ以上であること
    を特徴とする請求項１〜３のいずれか一項記載の配線基板。
  5. 前記配線基板の中央部の接続パッドは、全部もしくは複数である一部が平板状に一体で形成されていること
    を特徴とする請求項１〜４のいずれか一項記載の配線基板。
  6. 請求項１〜５のいずれか一項記載の配線基板の接続パッドに半導体チップのバンプがフリップチップ接合されて形成されていること
    を特徴とする半導体装置。
  7. 前記配線基板の周縁部の接続パッドの中心と前記半導体チップの周縁部のバンプの中心とが一致するように実装され、
    前記配線基板の中央部の接続パッドの中心と前記半導体チップの中央部のバンプの中心とが一致するように実装されていること
    を特徴とする請求項６記載の半導体装置。
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