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JP2017038075A - エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ - Google Patents

エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ Download PDF

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JP2017038075A
JP2017038075A JP2016202866A JP2016202866A JP2017038075A JP 2017038075 A JP2017038075 A JP 2017038075A JP 2016202866 A JP2016202866 A JP 2016202866A JP 2016202866 A JP2016202866 A JP 2016202866A JP 2017038075 A JP2017038075 A JP 2017038075A
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microelectronic
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English (en)
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ハーバ,ベルガセム
Haba Belgacem
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Original Assignee
Tessera LLC
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    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
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    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73207Bump and wire connectors
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    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
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    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
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    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81191Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
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    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8385Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/0651Wire or wire-like electrical connections from device to substrate
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    • H01L2225/1047Details of electrical connections between containers
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    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract

【課題】超小型電子素子の上方又は下方の表面にパッケージコンタクトを有することができるような、スタック可能モールド超小型電子パッケージを提供する。【解決手段】基板230と、超小型電子素子170と、端子240とを備える超小型電子パッケージ290は、チップの素子コンタクトと基板のコンタクトとを電気的に接続する導電性素子238を備える。導電性素子は、異なる電位を同時に搬送するために互いに電気的に絶縁することができる。封入材は、基板の第1の表面と、基板から離れた超小型電子素子の面の少なくとも一部との上に重なり、超小型電子素子の上方には主面を有する。複数のパッケージコンタクト220は、基板から離れた超小型電子素子の面の上に重なる。【選択図】図13

Description

本出願の主題は超小型電子パッケージに関し、詳細には、超小型電子素子の上方又は下
方の表面にパッケージコンタクトを有することができるような、スタック可能モールド超
小型電子パッケージに関する。
[関連出願の相互参照]
本出願は、2010年7月19日に出願された米国特許出願第12/839,038号
の出願日の利益を主張するものであり、この特許出願は、その開示を引用することにより
、本明細書の一部をなすものとする。
半導体チップのような超小型電子素子は通常、半導体チップ又は他の超小型電子素子の
ための物理的及び化学的な保護を提供するパッケージ内に設けられる。そのようなパッケ
ージは通常、パッケージ基板又はチップキャリアを含み、それらの基板又はキャリアは、
その上に導電性端子を有する誘電体材料のパネルを含むことができる。チップは、パッケ
ージ基板上に実装され、パッケージ基板の端子に電気的に接続される。通常、チップ、及
び基板の一部は封入材又はオーバーモールディングによって覆われ、それにより、基板の
端子を支持する外面のみが露出したままになる。そのようなパッケージは容易に出荷し、
保管し、取り扱うことができる。パッケージは標準的な実装技法、最も一般的には表面実
装技法を用いて回路基板のような回路パネルに実装することができる。そのようなパッケ
ージを小型化して、それにより、パッケージされたチップが回路基板上で占める面積を小
さくすることに、当該技術分野において多大な努力が注がれてきた。例えば、チップスケ
ールパッケージと呼ばれるパッケージは、チップ自体の面積に等しいか、又はチップ自体
の面積よりも僅かだけ大きな回路基板面積を占有する。しかしながら、チップスケールパ
ッケージの場合であっても、幾つかのパッケージされたチップによって占有される総面積
は個々のチップの総面積以上である。
或るマルチチップパッケージは、「ダイスタックパッケージ」と呼ぶことができ、外部
インタフェースを有する共通のパッケージ内に複数のチップが積層されて実装される。こ
の共通パッケージは、回路パネルのエリア上に実装することができ、そのエリアは、単一
のチップを含む単一のパッケージを実装するのに通常必要とされる面積に等しいか、又は
それより僅かだけ大きい場合がある。ダイスタックパッケージ手法は、回路パネル上の空
間を節約する。互いに機能的に関連するチップ又は他の素子は、共通のスタックパッケー
ジ内に設けることができる。そのパッケージは、これらの素子間の互いに接続を組み込む
こともできる。したがって、そのパッケージが実装される回路パネルは、これらの互いに
接続のために必要とされる導体及び他の素子を含む必要はない。そして、これにより、よ
り簡単な回路パネルを使用できるようになり、場合によっては、より少ない金属接続層を
有する回路パネルを使用できるようになるので、回路パネルの材料コストを大幅に削減す
ることができる。さらに、ダイスタックパッケージ内の互いに接続は多くの場合に、回路
パネル上に実装される個々のパッケージ間の同程度の互いに接続よりも、低い電気的イン
ピーダンス、及び短い信号伝搬遅延時間を有するように形成することができる。そして、
これにより、例えば、これらの素子間で信号を伝搬させる際に、より高いクロック速度を
使用できるようにするようなことによって、スタックパッケージ内の超小型電子素子の動
作速度を高めることができる。
これまでに提案されてきたチップパッケージの1つの形態は、「ボールスタック」と呼
ばれる場合がある。ボールスタックパッケージは2つ以上の個別のユニットを含む。各ユ
ニットは個別のパッケージのパッケージ基板と同様のユニット基板と、ユニット基板に実
装され、このユニット基板上の端子に接続される1つ又は複数の超小型電子素子とを組み
込む。個別のユニットは上下に積層され、個別のユニット基板上の端子は、ハンダボール
又はハンダピンのような導電性端子によって別のユニット基板上の端子に接続される。底
部のユニット基板の端子は、パッケージの端子を構成することができるか、又は代替的に
は、パッケージの底部に付加的な基板を実装することができ、その基板が種々のユニット
基板の端子に接続される端子を有することができる。ボールスタックパッケージは、例え
ば、米国特許出願公開第2003/0107118号及び米国特許出願公開第2004/
0031972号の或る好ましい実施形態において示されており、それらの開示を引用す
ることにより、本明細書の一部をなすものとする。
フォールドスタックパッケージ(fold stack package)と呼ばれる場合がある別のタイ
プのスタックパッケージでは、2つ以上のチップ又は他の超小型電子素子が単一の基板に
実装される。この単一の基板は通常、基板上に実装される超小型電子素子を互いに接続す
るために基板に沿って延在する電気導体を有する。同じ基板が、基板上に実装される超小
型電子素子のうちの一方又は両方に接続される導電性端子も有する。その基板は、一方の
部分の上にある超小型電子素子が別の部分の上にある超小型電子素子の上に位置するよう
に、かつパッケージを回路パネルに実装するためのパッケージ基板の端子が折り返された
パッケージの底部において露出するように折り返される。フォールドパッケージの或る変
形形態では、基板がその最終的な構成に折り返された後に、超小型電子素子のうちの1つ
又は複数が基板に取り付けられる。フォールドスタックの例が、米国特許第6,121,
676号、米国特許出願第10/077,388号、米国特許出願第10/655,95
2号、米国仮特許出願第60/403,939号、米国仮特許出願第60/408,66
4号、及び米国仮特許出願第60/408,644号の或る好ましい実施形態において示
されている。フォールドスタックは、種々の目的のために使用されてきたが、コンパクト
な自己完結のアセンブリを形成するために、互いに通信しなければならないチップをパッ
ケージする、例えば、携帯電話内のベースバンド信号処理チップ及び無線周波数電力増幅
器(「RFPA」)チップを組み込むアセンブリを形成するような際に、特に応用されて
いる。
当該技術分野におけるこれら全ての努力にもかかわらず、依然として更なる改善が望ま
れている。
本発明の実施の形態による超小型電子パッケージは、第1の表面と、この第1の表面か
ら離れている第2の表面と、複数の基板コンタクトと、この基板コンタクトと電気的に互
いに接続され、かつ前記第2の表面において露出する複数の端子とを有する基板を備える
ことができる。このパッケージは、第1の面と、この第1の面から離れている第2の面と
、前記第1の面において露出する素子コンタクトとを有する超小型電子素子であって、前
記第1の面及び前記第2の面のうちの一方は前記基板の前記第1の表面と並置される、超
小型電子素子を備える。複数の導電性素子が、前記第1の表面から上方に突出し、前記素
子コンタクト及び前記基板コンタクトと電気的に接続される。この導電性素子のうちの少
なくとも幾つかは互いに電気的に絶縁され、かつ異なる電位を同時に搬送するように構成
される。封入材が、前記基板の前記第1の表面と、前記導電性素子と、前記基板から離れ
ている前記超小型電子素子の面の少なくとも一部との上に重なる。この封入材は主面を画
定することができる。複数のパッケージコンタクトが、前記基板から離れている前記超小
型電子素子の前記面の上に重なり、前記基板から前記素子コンタクトの高さより高く突出
することができる。このパッケージコンタクトは前記導電性素子等を通して前記基板の前
記端子と電気的に互いに接続することができる。このパッケージコンタクトは導電性結合
材料の塊状物又は概ね硬質(rigid)の導電性ポストのうちの少なくとも一方を含むこと
ができる。このパッケージコンタクトの上面は前記封入材の前記主面において少なくとも
部分的に露出することができる。
一実施の形態では、前記封入材の前記主面は、前記超小型電子素子の周縁部を越えて、
少なくとも前記基板の周縁部に向かって延在することができる。特定の実施の形態では、
前記パッケージコンタクトは導電性結合材料から本質的になることができる。任意選択で
は、前記パッケージコンタクトは概ね硬質のポストを含む。
特定の実施の形態では、少なくとも幾つかの導電性ポストの上面の少なくとも一部は、
前記封入材の前記主面から下方に延在する開口部内に露出する。前記封入材は前記少なく
とも幾つかのポストのエッジ面の少なくとも一部と接触することができる。前記少なくと
も幾つかのポストの前記エッジ面は、前記封入材内のそれぞれの開口部内に少なくとも部
分的に露出することができる。
一例では、前記封入材は、前記少なくとも幾つかのポストの前記上面が前記開口部内に
部分的にのみ露出するように、前記少なくとも幾つかのポストの前記上面の少なくとも一
部と接触することができる。特定の例では、前記少なくとも幾つかのポストのエッジ面は
前記封入材によって完全に覆うことができる。
一例では、前記導電性ポストの上面は前記封入材の前記主面と同一平面を成すことがで
きる。そのような例では、一事例では、前記少なくとも幾つかのポストのエッジ面は前記
封入材によって部分的に又は完全に覆うことができる。
一実施の形態では、前記基板は第1の基板とすることができ、前記パッケージは、前記
第1の基板から離れている前記超小型電子素子の前記面の上に重なる第2の基板を更に備
えることができる。前記第2の基板は前記パッケージコンタクトのうちの少なくとも幾つ
かを前記超小型電子素子から分離することができる。前記第1の基板及び前記第2の基板
は前記導電性素子を通して電気的に接続することができる。前記導電性素子は第1の導電
性素子とすることができ、前記超小型電子パッケージは、少なくとも1つの第1の導電性
素子とともに制御されたインピーダンスの伝送線路を形成するように基準電位に接続され
る少なくとも1つの第2の導電性素子を更に備えることができる。
一例では、前記パッケージが1つの基板を含むか、又は2つの基板を含むかにかかわら
ず、少なくとも幾つかの前記導電性素子は前記超小型電子素子と直接接続することができ
る。
特定の例では、前記超小型電子素子の前記素子コンタクトは前記第1の基板に面するこ
とができる。別の例では、前記超小型電子素子の前記素子コンタクトは前記第1の基板か
ら離れて面し、前記第1の基板と電気的に互いに接続することができる。
上記の例又は以下の例のうちのいずれかの例では、前記超小型電子素子は第1の超小型
電子素子とすることができ、前記パッケージは前記第1の超小型電子素子と前記第2の基
板との間に配置される第2の超小型電子素子を更に含むことができ、前記第2の超小型電
子素子は前記第1の基板及び前記第2の基板のうちの少なくとも1つと電気的に互いに接
続される。
一例では、導電性構造、熱伝導性構造又はスペーサのうちの少なくとも1つである第2
の概ね硬質の構造が、少なくとも前記第1の表面から少なくとも前記第2の基板まで突出
することができる。一例では、前記第2の基板は誘電体素子を含むことができる。
前記パッケージコンタクトは、前記第2の基板の表面から離れるように突出する複数の
概ね硬質の導電性ポストを含むことができる。
一例では、前記第2の基板は第2の誘電体素子を含むことができ、前記パッケージコン
タクトは前記第2の誘電体素子の表面から離れるように突出することができる。前記第2
の基板は複数の開口部を含むことができ、前記導電性素子のうちの少なくとも幾つかは前
記第2の基板内の前記開口部を通って延在することができる。
一実施の形態では、第2の概ね硬質の導電性ポストが前記第1の基板から離れるように
延在することができ、前記第2の導電性ポストは前記第1の基板と電気的に接続すること
ができる。前記第2の導電性ポストは前記封入材の前記主面において前記封入材のそれぞ
れの開口部内に露出することができる。
本発明の一実施の形態によれば、超小型電子パッケージを形成する方法が提供される。
このような方法では、超小型電子アセンブリであって、基板コンタクトと、第1の表面と
、この第1の表面から離れている第2の表面と、この第2の表面において露出する複数の
端子とを有する基板を備える、超小型電子アセンブリを配設することができる。このアセ
ンブリは、前面と、この前面において露出する素子コンタクトと、この前面から離れてい
る背面を有する超小型電子素子であって、前記前面又は前記背面は前記第1の表面と並置
される超小型電子素子を備えることができる。この超小型電子アセンブリは、前記第1の
表面の上方に突出し、前記素子コンタクト及び前記基板コンタクトと電気的に接続される
複数の導電性素子を更に備えることができる。複数のパッケージコンタクトが、前記基板
の前記第1の表面と並置される前記面から離れている前記超小型電子素子の前記面の上に
重なることができる。このパッケージコンタクトはこの導電性素子と電気的に互いに接続
することができる。特定の例では、このパッケージコンタクトは前記超小型電子素子の前
記素子コンタクトの高さより高く延在する導電性結合材料の塊状物又は概ね硬質の導電性
ポストのうちの少なくとも一方を含むことができる。
その後、前記基板の前記第1の表面と、前記導電性素子と、前記基板から離れている前
記超小型電子素子の面の少なくとも一部との上に重なる封入材を形成することができる。
この封入材は主面を画定することができ、前記パッケージコンタクトの上面の少なくとも
一部はこの封入材の前記主面において露出することができる。
一実施の形態では、前記上面の前記少なくとも一部は前記封入材の前記主面と同一平面
を成すことができる。
本発明の一実施の形態によれば、パッケージコンタクトは、封入材の主面において最初
に露出していない場合がある。そのような場合、封入材の主面は第2の導電性素子の上に
重なっている場合があり、封入材の主面内に開口部を形成して、第2の導電性素子を少な
くとも部分的に露出させることができる。特定の実施の形態では、前記第2の導電性素子
は、前記超小型電子パッケージのためのパッケージコンタクトとしての役割を果たすこと
ができる。別の例では、前記封入材層内に開口部を形成した後に、前記第2の導電性素子
と導通するようにパッケージコンタクトを形成することができる。
一例では、前記パッケージコンタクトを形成するステップは、前記開口部内の前記第2
の導電性素子上に導電性ボンディング材料の塊状物を堆積することを含むことができる。
特定の例では、前記パッケージコンタクトを形成するステップは、前記開口部内に露出す
る前記第2の導電性素子上に導電性ポストをめっきすることを含むことができる。特定の
実施の形態では、前記導電性素子は、前記超小型電子素子の素子コンタクトを含むことが
できる。
一例では、前記パッケージコンタクトは概ね硬質の導電性ポスト又は導電性塊状物のう
ちの少なくとも一方を含むことができ、前記パッケージコンタクトは前記基板の前記第1
の表面から前記素子コンタクトの高さより高く延在することができる。
前記導電性ポストは前記基板の第1の面から離れている上面と、この上面から離れるよ
うに延在するエッジ面とを有することができる。前記開口部を形成するステップは前記エ
ッジ面を少なくとも部分的に露出させることができる。
一実施の形態では、本明細書における作製方法を用いて、第1の超小型電子パッケージ
及び第2の超小型電子パッケージをそれぞれ形成することができ、その後、前記第1の超
小型電子パッケージの上に前記第2の超小型電子パッケージを積層することができる。前
記第1の超小型電子パッケージ及び前記第2の超小型電子パッケージは、この第1の超小
型電子パッケージのパッケージコンタクトと、この第2の超小型電子パッケージの前記端
子とを通して電気的に接続することができる。代替的には、前記第1の超小型電子パッケ
ージ及び前記第2の超小型電子パッケージは、この第1の超小型電子パッケージの前記パ
ッケージコンタクトと、この第2の超小型電子パッケージの前記パッケージコンタクトと
を通して、又はこの第1の超小型電子パッケージの前記端子と、この第2の超小型電子パ
ッケージの前記端子とを通して、電気的に互いに接続することができる。
本発明の一実施形態による、基板を作製する方法における1つの段階を示す断面図である。 本発明の一実施形態による、基板を作製する方法における図1に示される段階後の段階を示す断面図である。 本発明の一実施形態による、基板を作製する方法における図1に示される段階後の段階を示す断面図である。 本発明の一実施形態による、基板を作製する方法における図1に示される段階後の段階を示す断面図である。 本発明の一実施形態による方法において用いられる基板を示す断面図である。 本発明の実施形態の変形形態による方法において用いられる基板を示す断面図である。 本発明の一実施形態による方法における図5又は図6の段階後の作製段階を示す断面図である。 本発明の一実施形態による方法における図7の段階後の作製段階を示す断面図である。 本発明の一実施形態による方法における図8の段階後の作製段階を示す断面図である。 図8及び図9に示される本発明の実施形態の変形形態による方法における図7の段階後の作製段階を示す断面図である。 本発明の一実施形態による方法における図9又は図9Aの段階後の作製段階を示す断面図である。 図10の段階後の作製段階を示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す、図14の線13−13を通して見た断面図である。 図13に示される本発明の実施形態による、超小型電子パッケージの上側基板の方を見た平面図である。 本発明の一実施形態による、超小型電子パッケージを作製する方法における1つの段階を示す断面図である。 本発明の一実施形態による、超小型電子パッケージを作製する方法における図15に示される段階後の段階を示す断面図である。 図16Aに示される方法の変形形態における図15に示される段階後の段階を示す断面図である。 本発明の一実施形態による、超小型電子パッケージを作製する方法における1つの段階を示す断面図である。 本発明の一実施形態による、超小型電子パッケージを作製する方法における図17に示される段階後の段階を示す断面図である。 本発明の一実施形態による、超小型電子パッケージを作製する方法における図18に示される段階後の段階を示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 図20に示される本発明の実施形態の変形形態による超小型電子パッケージを示す断面図である。 図20に示される実施形態の別の変形形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による、スタック超小型電子アセンブリを形成する方法における1つの段階を示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージを示す断面図である。
ここで、本発明の一実施形態による超小型電子パッケージを作製する方法が説明される
ことになる。図1を参照すると、一実施形態では、誘電体素子104上に層状の金属構造
102を用いて、パッケージ基板又は互いに接続基板を作製することができ、この層状の
金属構造は第1の金属層110と、第2の金属層112と、第1の金属層と第2の金属層
との間にある導電性エッチング障壁層114とを有する。
本開示において用いられるときに、「上側」、「下側」、「上方」、「下方」及び方向
を指示する同様の用語のような用語は、重力座標系ではなく、その構成要素自体の座標系
を参照する。重力座標系内で図面に示される方向に部品が配置されている場合、重力座標
系では図面の上部が上であり、図面の底部が下であるので、重力座標系において、上側基
板は実際に下側基板の上方にある。しかしながら、部品が反転されるとき、重力座標系で
は、図面の上部は下向きになるので重力座標系において上側基板は下側基板の下方にある
基板の主面105に対して平行な方向は本明細書において「水平方向」又は「横方向」
と呼ばれるのに対して、主面に対して垂直な方向は本明細書において「上方」又は「下方
」と呼ばれ、本明細書において「垂直方向」とも呼ばれる。1つの機構が、「或る表面の
上方で」別の機構よりも高い位置に配置されるという言い回しは、両方の機構がその表面
から同じ直交方向において変位するが、一方の機構が、同じ直交方向において他方の機構
よりもその表面から離れる距離が長いことを意味する。逆に、1つの機構が、「或る表面
の上方で」別の機構よりも低い位置に配置されるという言い回しは、両方の機構がその表
面から同じ直交方向において変位するが、一方の機構が、同じ直交方向において他方の機
構よりもその表面からの距離が短いことを意味する。
一例では、第1の金属層及び第2の金属層は銅を含むか、又は本質的に銅からなり、エ
ッチング障壁層は第1の金属層及び第2の金属層をパターニングするために使用可能であ
るエッチング剤に耐える材料を含む。例えば、第1の金属層及び第2の金属層が銅から形
成されるとき、エッチング障壁層はニッケル、クロム又はニッケル及びクロムの合金から
形成することができる。一例では、第1の金属層は第2の金属層よりもはるかに厚みがあ
る。一例では、第1の金属層は50ミクロン〜300ミクロンの厚みを有することができ
、第2の金属層は数ミクロンの厚み〜50ミクロン未満の厚みを有することができ、いず
れにしても、第1の金属層厚未満である。第2の金属層の厚みは通常約6ミクロン〜約3
0ミクロンの範囲にある。
図1に示されるように、この段階では、層状の金属構造は誘電体素子104によって支
持されることができ、特定の例では、誘電体素子は複数の開口部106を含むことができ
、その開口部を通して、第2の金属層112の一部が露出する。本開示において用いられ
るときに、導電性構造が誘電体構造の表面「において露出する」という言い回しは、その
導電性構造が、誘電体構造の外部から誘電体構造のその表面に向かって誘電体構造のその
表面に対して垂直の方向に移動する理論的な点との接触のために使用可能であることを示
す。したがって、誘電体構造の表面において露出する端子又は他の導電性構造は、そのよ
うな表面から突出する場合があるか;そのような表面と同一平面を成す場合があるか;又
はそのような表面から後退しており、誘電体内の穴又は窪みを通して露出する場合がある
誘電体素子104は、単一の誘電体材料層を含む場合があるか、又は幾つかの副層を含
む積層体とすることができる。誘電体素子は、ポリイミド、BT樹脂、エポキシ又は他の
誘電体ポリマーのような、高分子誘電体から主に形成することができ、幾つかの例では、
例えば、ガラス繊維のような強化用繊維を含むことができる。誘電体素子104は、軟質
又は硬質とすることができる。特定の例では、誘電体素子は、テープ自動ボンディング(
「TAB」)において一般的に用いられるような、ポリイミド材料のようなポリマーテー
プ材料とすることができる。
図2に示されるように、第1の金属層上にマスキング層又は他のパターニングされた犠
牲層116を形成することができる。マスキング層は、フォトリソグラフィ、又は数例を
挙げると、ステンシリング、スクリーン印刷又はレーザアブレーションのような他のパタ
ーニング技法等によって、耐エッチング金属又は他の材料から形成することができる。そ
の後、図3に示されるように、例えば、層状金属構造102に向かう方向118にエッチ
ング液を誘導することによって、第1の金属層をパターニングすることができる。このパ
ターニングプロセスは、複数の被エッチング固体金属ポスト120を形成するように、マ
スキング層116によって保護されていない第1の金属層の部分を除去する。エッチング
障壁層114は、第1の金属層をパターニングするために用いられるエッチング剤によっ
て侵蝕されないので、そのポストはエッチング障壁層114の露出した表面122の上方
に突出する。金属ポストは、一連の個々の導体を設けるように、エッチング障壁層上に互
いに離隔して配置することができる。図4に示されるように、エッチングによってポスト
が形成されるとき、それらのポストは切頭円錐の形状を有することができ、それぞれ同じ
ポストの先端部127よりも広い基部128を有し、ポストは通常、垂直方向に対して或
る角度を成して延在するエッジ面を有する。
図4は、後続の処理段階を示しており、エッチング障壁金属層の露出した部分を除去し
、第2の金属層112をパターニングして、パッド124を、そして通常はトレース(図
示せず)も形成し、トレースは誘電体素子104の平面の方向に延在し、パッド及びトレ
ースはポスト120と電気的に接続される。第2の金属層のトレースは、パッドのうちの
少なくとも幾つかを固体金属ポストのうちの少なくとも幾つかに電気的に接続することが
できる。パターニングの結果として、この時点で、誘電体素子104内の開口部は、構造
126の厚みを貫通して延在する貫通開口部106になる。
上記の方法(図1〜図4)の変形形態では、誘電体層104の1つ又は複数の表面上に
めっきすることによって、又はめっきステップ及びエッチングステップの組み合わせによ
って、ポスト、パッド及びトレースを含む類似の構造126を形成することができる。め
っきされた構造では、ポスト120は通常、ポストが突出する誘電体素子の表面105に
対して垂直であるエッジ面を有する。
図5は、構造126が画定された後の、誘電体素子132を含む基板130を示してお
り、基板はその上に複数の接続素子134及び端子140を有し、金属又は他の導電性素
子142がコンタクト134及び端子140を電気的に接続している。基板130は通常
、数多くの領域131を有する連続又は半連続のテープ又はシートの形をとる。以下に説
明されるように、各領域131は、そのプロセスの終了時に個々のパッケージの一部を構
成することになり、各領域131は、後に説明されるように、単一のパッケージの一部を
形成することになる機構を含む。基板104と同様に、基板130は軟質又は硬質とする
ことができ、基板104と同じ材料のうちの1つ又は複数から構成することができ、その
誘電体素子132は誘電体材料の単層を含むことができるか、又は幾つかの副層を含む積
層体とすることができ、ポリイミド、BT樹脂、エポキシ又は他の誘電体ポリマーのよう
な高分子誘電体から主に形成することができ、幾つかの例では、例えば、ガラス繊維のよ
うな強化用繊維を含むことができる。基板104の誘電体素子と同様に、誘電体素子は、
テープ自動ボンディング(「TAB」)において一般的に用いられるような、ポリイミド
材料のようなポリマーテープ材料とすることができる。
特に図5に示されるように、端子140が接続素子134とは別の層内に形成され、こ
れらの金属層は誘電体素子132によって互いに分離され、誘電体素子を貫通して延在す
るビア(via)32のような導電性素子によって互いに電気的に接続される。そのような
構成は一般的に「二金属」構造と呼ばれる。代替的に、図6に示されるように、基板15
0を単一の金属層を有する単一金属構造として形成することができ、単一の金属層は、基
板の第1の表面152において露出するような導電性接続素子154、及び第1の表面か
ら離れている基板の第2の表面158において開口部156内に露出するような端子16
0の両方を構成する。代替的には、図6に示される実施形態の変形形態では、基板150
は、反転構成において用いることができ、その構成では、端子が基板の第2の表面158
の上に重なり、接続素子は、第1の表面154から開口し、誘電体素子を貫通して延在す
る複数の開口部内に露出する。更なる代替形態では、導電性実装素子、端子又はその両方
を構成する1つ又は複数の金属層を誘電体層の厚み内に配置し、穴を通して適切な表面に
露出させることができる。
図7に示されるように、超小型電子素子170が、第1の基板130の第1の、又は「
上側」表面136上に実装される。各領域131は、その上に実装された超小型電子素子
のうちの1つ又は複数を有する。例示した特定の実施形態では、下側基板の各領域131
が1つの超小型電子素子を支持する。図示される超小型電子素子は、コンタクトを用いて
下向きに実装される半導体チップであり、例えば、ハンダのようなボンディング材料17
1を用いてコンタクトを導電性実装素子に結合することによって、チップのコンタクト、
例えば、ボンドパッド(図示せず)が基板の導電性接続素子134に接続される。しかし
ながら、他の技法を用いることもできる。例えば、各超小型電子素子170は、その上に
パッケージ端子を有するパッケージ基板(図示せず)を組み込むパッケージされた超小型
電子素子とすることができ、これらのパッケージ端子は第1の基板上の導電性接続素子1
34に接続されている。更に別の変形形態では、異方性導電性接着剤のような技法を用い
ることができる。基板130の各領域131内の超小型電子素子170は、その領域13
1の導電性接続素子134を通して、同じ領域の実装端子140のうちの少なくとも幾つ
かに、及びその領域の少なくとも幾つかの層間接続端子138に、又は両方に電気的に接
続される。超小型電子素子170は、本明細書において記述される組立プロセスの一部と
して、又は下側基板130を準備するために用いられる別の工程において、従来の技法を
用いて下側基板上に実装することができる。
超小型電子素子170を基板130に実装した後に、ボンディング材料171及び接続
素子134を介しての超小型電子素子と基板との間の電気的接続において熱応力及び機械
応力への耐性を高めるのを容易にするために、基板130と超小型電子素子のコンタクト
支持面172との間にアンダーフィル174(図8)を注入することができる。その後、
例えば、接着剤178を通して、基板100を超小型電子素子170の背面176に実装
することができる。一実施形態では、例えば、基板100が高分子誘電体材料を含むとき
、接着剤は従順性にすることができる。しかしながら、基板100が超小型電子素子17
0の熱膨張係数と同じ、又はそれに近い熱膨張係数を有する別の実施形態では、接着剤は
従順性である必要はなく、更には硬質材料とすることもできる。基板100は、その上に
ある導電性ポスト120が超小型電子素子170から離れている基板の表面108から離
れる方向に突出するように、超小型電子素子170に実装される。
図8に更に示されるように、基板及び超小型電子素子を接合してアセンブリ180を形
成するときに、第2の基板内の開口部106は、第1の基板の層間接続素子138と位置
合わせされる。その後、これにより、導電性素子182(図9)を形成できるようになり
、第1の基板上の層間接続素子138を第2の基板のパッド124に接合し、それにより
、アセンブリ184を形成する。例えば、ワイヤボンディングツールの先端を第2の基板
内の開口部106を通して挿入し、第2のパッド138に取り付けられた第1の端部と、
パッド124に取り付けられた第2の端部とを有するワイヤボンドを形成することができ
る。その後、ライン186に沿ってアセンブリ184を分割し、アセンブリを個別の超小
型電子アセンブリ188(図10)に分離することができ、各アセンブリは、第1及び第
2の基板のそれぞれの領域と、2つの基板領域間にあり、各基板領域に電気的に接続され
る超小型電子素子170とを含む。
上記の処理(図9A)の変形形態では、それぞれが、そこから突出するポスト120及
びその上にある導電性素子、例えば、パッド124を有する複数の個別の基板126’を
個々の超小型電子素子170に取り付け、ワイヤボンド182’を介して基板130に電
気的に接続することができる。この処理は、基板130の複数の領域が連続又は半連続の
基板の形で互いに取り付けられたままになっている間に実行することができる。この場合
、ワイヤボンド182’は、各基板126’の周縁部107を越えて配置することができ
る。
図11に示されるように、モールド190を用いて、アセンブリ188の構造を包囲す
るモールド封入材領域を形成することができる。例えば、図9Aに示されるような構造で
は、基板130を分割する前に、第1の基板領域131の表面136に載置されるように
モールドプレート192を配置することができる。その後、注入口(図示せず)を通して
モールドに封入材を導入して、ワイヤボンド182を包囲し、通常は、個々のポスト12
0間、かつ超小型電子素子170のエッジ198とワイヤボンド182との間の全ての空
間を満たす。その後、図12において表されるように、そのアセンブリをモールドから取
り外すことができ、オプションで、封入材201を少なくとも部分的に硬化させるように
処理することができる。基板130は、その時点で個々のユニット188を形成するよう
に分割することもできる。導電性ポスト120は、超小型電子素子170の上に重なる封
入材の露出した主面200において露出する。導電性ポストは、超小型電子素子170の
上に重なる封入材の開口部202内に延在する。通常、封入材領域を有する超小型電子ア
センブリ188をモールド190から取り外した後に、端子140とハンダバンプ204
又はボールを接合して、図12に示されるような超小型電子パッケージ210を形成する
ことができる。
図13は、特定の実施形態による超小型電子パッケージ290を示しており、各端子2
40は、パッドとすることができるか、又はボンディング材料のボール242、例えば、
ハンダボールを取り付けられたパッドとすることができ、各端子は、そこから離れた封入
材の表面200において露出する個々の導電性ポスト220と垂直に位置合わせすること
ができる。パッケージ290内の端子及びポストのそのような構成は、以下の図21の場
合のように、スタックアセンブリ内で複数の超小型電子パッケージ290を互いに積層し
、かつ接合するのを容易にする。
図13及び図14において更に示される超小型電子パッケージ290では、ポスト22
0は上側基板100の表面221の上に重なるエリアアレイ222を形成する。第2の基
板100の表面221において露出するパッド224は、例えば、ワイヤボンド282等
によって、下側基板の表面上に露出するパッド238と電気的に接続することができる。
図14に更に示されるように、パッケージ290内のボンドパッドは、所望のインピーダ
ンス又は制御されたインピーダンスを有する伝送線路を設けるように配置することができ
る。具体的には、下側基板上のパッドのうちの幾つかは、グランド、電源電圧、又は他の
ポスト220において存在する信号の通常の変化率に比べて非常にゆっくりしか変化しな
い場合があるか、若しくは非常にゆっくりと、若しくは狭い範囲内でのみ変化する場合が
ある別の電位のような基準電位と接続するために利用することができる。例えば、パッド
238Aは、基板230の表面244において設けられる電気的接続240、242を通
してグランドに電気的に接続するためのグランドパッドとすることができる。基準ワイヤ
ボンド284Aが、信号ワイヤボンド282の経路に隣接する経路において、基板のその
ようなグランドパッド224Aと238Aとの間に延在する。この場合、基準ワイヤボン
ドの経路は、基板100の表面221に沿った横方向292のうちの一方又は両方におい
て信号ワイヤボンドの経路から概ね均等な間隔に位置する。それとは別に、又はそれに加
えて、パッケージ290は、基準電位と接続するための基準パッド238Bまで延在する
基準ワイヤボンド284Bを含むことができ、これらの基準ワイヤボンド284Bの経路
は、基板100の第1の表面221に対して概ね垂直方向294(図13)に位置合わせ
される信号ワイヤボンド282Bの経路の上方又は下方に延在することができる。これら
の特定の実施態様のいずれか又は全てはオプションで、同じ超小型電子パッケージ290
内に設けることができる。
上記の方法(図1〜図12)の変形形態では、アセンブリがモールドから取り外された
ときに、導電性パッドが既に露出している必要はない。代わりに、図15に示されるよう
に、封入材が上面121、すなわち、基板100から離れたポストの端部の上に重なるこ
とができる。この場合の上面121は、封入材の主面300の下に埋め込まれるように封
入材によって覆われる。その後、図16Aに示されるように、封入材内に、ポストの上面
121を部分的に露出させる複数の開口部301を形成することができ、上面の他の部分
303は依然として封入材によって覆われたままにしておくことができる。この場合、ポ
ストのエッジ面123は封入材によって覆われたままにすることができる。
図16Aの実施形態の変形形態では、封入材主面の開口部302(図16B)は、少な
くとも幾つかのポストの上面121を少なくとも部分的に露出させ、かつ同じポストのエ
ッジ面123を少なくとも部分的に露出させる。ポストのエッジ面123は、図16Bに
示されるように、開口部内に少なくとも部分的にのみ露出させることができるか、又は基
板の表面105まで露出させることができる。隣接するポスト120間の封入材201の
部分304は、ポスト間の絶縁材として、かつ例えばスズ、ハンダ、導電性ペースト等の
結合材料の流れを阻止するために残すことができ、それらの結合材料は、図21を参照し
ながら後に更に説明されるように、接合済み超小型電子パッケージのスタックアセンブリ
内のように、ポスト120に接合することができる。
一実施形態では、上面の少なくとも一部及び1つのポスト120のエッジ面の少なくと
も一部は主面内の1つのそのような開口部内に露出させることができ、他のポスト120
の表面は同じ開口部内で露出させることはできない。代替的には、2つ以上の複数のポス
ト120のそれぞれの上面の少なくとも一部及びエッジ面の少なくとも一部を、封入材主
面内に形成される個々の開口部内に露出させることができる。別の場合には、2つ以上の
複数のポストの上面の少なくとも一部及びエッジ面の少なくとも一部を、封入材主面内に
形成される個々の開口部内に露出させることができる。
特定の実施形態では、ポストの1つの行の2つ以上のポスト、又は代替的にはポストの
1つ若しくは複数の行全体が、封入材主面内の個々の開口部内に露出する上面の少なくと
も一部及びエッジ面の少なくとも一部を有することができる。場合によっては、上面全体
よりも少なくすることができる上面の少なくとも一部のみが特定の開口部内に露出する。
場合によっては、上面全体を特定の開口部内に露出させることができる。特定の場合には
、エッジ面の一部のみを特定の開口部内で露出させることができ、場合によっては、エッ
ジ面を、基板の表面105に、又はポストによって接触される導電性素子の表面に露出さ
せることができる。特定の実施形態では、上面全体、及びエッジ面の一部、すなわち、複
数のポストのそれぞれのエッジ面全体よりも少ない部分を、封入材主面内の個々の開口部
内に露出させることができる。
図17は、上記の実施形態(図12又は図13及び図14)の変形形態を示しており、
封入材201が、基板400の上向きの表面421において露出する導電性パッド402
上に形成される。そのようにして、封入材の露出した表面404の下にパッド402が埋
め込まれ、その表面は、一例では、封入材の主面とすることができる。上記の実施形態(
図12及び図13)の導電性ポスト220と同様に、パッド402は、異なる電位にある
信号及び他の電圧を同時に搬送するために、トレース(図示せず)又は他の導体(図示せ
ず)を介して、第1の基板400のボンドパッド124と電気的に接続することができる
。封入材を少なくとも部分的に硬化させた後に、その中に開口部406(図18)が形成
され、その開口部は、露出した表面404から延在し、個々のパッド402を少なくとも
部分的に露出させる。次に、各開口部内に導電性結合材料、例えば、スズ、ハンダ又は導
電性ペースト等を設け、表面404において露出する導電性塊状物408(図19)を形
成することができる。そのパッケージの1つの変形形態(図19)では、表面404にお
いて露出する塊状物408の代わりに、銅、金又はその組み合わせのような金属を開口部
内のパッド上にめっきして、固体金属ポストを形成することができる。それらのポストを
形成した後に、そのアセンブリは、このようにしてめっきされたポストの表面が平坦であ
り、表面404と同一平面を成すことができるように平坦化することができる。
別の代替形態(図20)では、導電性パッド402に封入材を被着する前に、導電性塊
状物410、例えば、ハンダボールが導電性パッド402と接合される。モールディング
中に、モールドの上側プレート192(図11)が導電性塊状物の表面と接触し、上側プ
レートと接触している導電性塊状物の表面を平坦にするように、導電性塊状物410をモ
ールドによって圧縮することができる。結果として、パッケージ490がモールドから取
り外されたときに、導電性塊状物は、主面404において露出する相対的に広く平坦な表
面412を有する。
図20Aに示されるような、その変形形態では、高さHにおいて主面405を有する
封入材を形成することができ、その高さは、導電性塊状物410、例えば、ハンダボール
が上側基板400の上方に延在する高さH2よりも高い。封入材層を形成した後に、レー
ザアブレーション、機械的ミリング又は他の手段を用いて、導電性塊状物をそれぞれ露出
させる開口部411を形成することができる。
上記の実施形態(図15〜図20A)の変形形態では、封入材層内の個々の開口部内に
、2つ以上の導電性ポスト又は導電性塊状物を露出させることができる。図20Aに示さ
れる実施形態の変形形態では、導電性塊状物410は各導電性ポストの上面427及びエ
ッジ面428と接触することができ、導電性塊状物は開口部411内に部分的に露出する
図21は、それぞれが上記のような複数の超小型電子パッケージ290A、290B、
290Cを含む、スタックアセンブリ500を形成するプロセスを示す。第1の超小型電
子パッケージのハンダボール242Aを回路パネル502、例えば、軟質又は硬質回路基
板又はカード、マザーボード等の端子504と接合することができる。このようにして、
信号及び他の電圧を搬送するための電気的接続が、一方では回路パネル502と、パッケ
ージ290Aの超小型電子素子170A及び層間導電性素子138Aとの間に設けられる
。導電性ポスト120Aも、パッド124、ワイヤボンド282及び層間導電性素子13
8Aによる電気的接続を介して、回路パネルのパッド504との間で信号及び他の電圧を
搬送し、層間導電性素子は端子240A及びハンダボール242Aとの電気的接続(図示
せず)を有する。
超小型電子パッケージ290Aを回路パネル502と接合した後に、超小型電子パッケ
ージ290Bのハンダボール242Bを超小型電子パッケージ290Aの導電性ポスト1
20Aと接合することができる。図21は、その上にあるハンダボール242Cが超小型
電子パッケージ290Bの導電性ポスト120Bと位置合わせされるように配置される超
小型電子パッケージ290Cを更に示しており、その後、超小型電子パッケージ290C
は超小型電子パッケージ290Bと接合される。一変形形態では、その中のパッケージ上
のハンダボールをその中の別のパッケージのそれぞれの導電性ポストと接合することによ
って超小型電子パッケージ290A、290B及び290Cのアセンブリを形成すること
ができ、その後、そのようなアセンブリの底部において露出するハンダボール242Aを
回路パネルの対応するパッド504と接合することができる。
図面を参照しながら、以下のように更なる変形形態が図示及び説明されるが、図面は簡
略化されており、したがって存在する全ての素子が具体的に図示又は参照されるとは限ら
ない。また、各図面において示される全ての素子が、以下に説明されるような各変形形態
において必ずしも存在するとは限らないか、又は必要とされるとは限らない。本明細書に
おいて記述される実施形態に関して、「上側基板」又は「下側基板」は、重力座標系に一
致する必要はない。図22〜図32では、「上側基板」又は「下側基板」と呼ばれる各素
子は、個々の基板とすることができるか、又はより大きな、例えば、連続若しくは半連続
の基板の分割された部分とすることができる。加えて、各超小型電子パッケージ又はアセ
ンブリ内の上側基板及び下側基板の相対的な位置は、下側基板が個々の図面において示さ
れる上側基板の位置にあり、上側基板が各図面の下側基板の位置にあるように反転するこ
とができる。
このようにして、図22に示されるように、一実施形態では、基準ワイヤボンド584
は、信号ワイヤボンド582の経路に隣接し、かつ少なくとも概ね平行に、垂直方向に延
在する経路を有することができ、基準ワイヤボンドは、封入材の主面504において露出
する基準導電性ポスト520に電気的に接続される。基準導電性ポストは、例えば、信号
ワイヤボンドのインピーダンスを制御する際に基準ワイヤボンド584と併せて使用する
ために、グランド又は電源電圧のような基準電位との接続のために利用することができる
。図22に更に示されるように、1つの特定の実施形態では、第1の基板550は、複数
の金属層552を有することができ、そのうちの少なくとも1つの金属層は、その誘電体
素子の厚み内に埋め込むことができる。
図23はその実施形態(図22)の変形形態を示しており、導電性素子538、例えば
、トレース、パッド等と電気的に接続される付加的な導電性ポスト522が、下側基板5
50の第1の表面554の上方に突出する。導電性ポスト522は、例えば、1つ又は複
数の基準電位、例えば、電源電圧又はグランドを与えるために、1つ又は複数の基準ポス
ト520又は基準導体と電気的に接続することができる。一例では、ポスト520は、冶
金学的に接合されるか、又はポスト522の対応する隣接面523と一体を成す基部52
1を有する。特定の実施形態では、スペーサのような構造が、上側基板と下側基板との間
の所望の間隔を保持するためにポスト522の代わりをすることができる。代替的には、
ヒートスプレッダ又は他の熱伝導体が導電性ポスト522の代わりをすることができるか
、又は導電性ポスト522が、スペーサとしても機能することができるか、又は熱伝導機
能も有することができる。
図24は、その実施形態(図22)の更なる変形形態を示しており、上側又は第2の基
板600がリードフレームであり、リードフレームを形成するときに金属箔を箔押しする
か、又は圧印加工し、場合によってはその上に金属をめっきすること等によって、その中
にポスト620、及びポストから延在するトレース622が一体に形成される。そのよう
なリードフレーム600は、その後、超小型電子素子670の背面672に結合すること
ができ、その後、結果として形成されたアセンブリをモールド内に配置し、その後、図1
1に関して上記で説明されたように封入材を形成することができる。代替的には、金属箔
を箔押し又は圧印加工するのではなく、図1〜図4に関して上記で説明されたような層状
金属構造から上側基板をパターニングすることができるが、例外として、パターニングさ
れた層状金属構造は接着剤を通してチップ670の面に接着することができ、すなわち、
超小型電子パッケージ内に、その上にパッド及びコンタクトを支持する誘電体基板のよう
な付加的な誘電体素子は不要である。
図22と同様に、1つ又は複数の基準ポスト620A及び1つ又は複数の基準ワイヤボ
ンドが、電力又はグランドのような基準電位を搬送することができる。図25は更なる変
形形態を示しており、図24の1つ又は複数の基準ポスト620Aをなくすことができる
図26は、その実施形態(図13及び図14)の変形形態を示しており、超小型電子素
子770のコンタクト支持面771が上向きであり、すなわち、下側基板700から離れ
た方を向いている。超小型電子素子770のコンタクト772、例えば、ボンドパッドは
、それらのコンタクトが上側基板730の隣接する周縁部732を越えて露出するように
、超小型電子素子の周縁部774に隣接して設けることができる。第1のワイヤボンド7
40が、超小型電子素子のコンタクト772を、下側基板上の対応するパッド744と電
気的に接続することができる。第2のワイヤボンド742が、コンタクト772を、上側
基板の対応するパッド(図示せず)と電気的に接続することができる。一実施形態では、
1つ又は複数のワイヤボンドが、上側基板及び下側基板のパッドを直接接続することがで
きる。
図27に示されるような更なる変形形態では、第1の超小型電子素子870及び第2の
超小型電子素子880をそれぞれ、上向きで、すなわち、コンタクト支持面が下側基板8
00から離れた方に向くようにして実装することができる。超小型電子素子は、各超小型
電子素子上のコンタクト間に延在するワイヤボンド882を介して互いに電気的に接続す
ることができる。付加的なワイヤボンド884、886が、超小型電子素子を、上側基板
830及び下側基板800と電気的に接続することができる。更なる変形形態では、第3
、第4、又は更に多くの数の超小型電子素子を同じようにして超小型電子パッケージ内で
実装し、電気的に接続することができる。
図27Aは図27に示される実施形態の変形形態を示しており、2つの超小型電子素子
970、980がそれぞれ、個々の基板800、900にフリップチップと同じようにし
て実装される。超小型電子素子の背面は図に示されるように合わせて背面結合することが
できる。図27Aに更に示されるように、超小型電子パッケージ内のワイヤボンド984
のうちの少なくとも幾つかは、制御されたインピーダンスを有することができる。すなわ
ち、図27Aに示されるように、素子間、例えば、下側基板800と上側基板900との
間で信号を搬送するワイヤボンド984に、信号ワイヤボンドの垂直な経路と平行であり
、かつそこから概ね均等な間隔で配置される垂直な経路を有する他のワイヤボンド986
を並置することができる。他のワイヤボンド986は、基準電位、例えば、グランド、電
源電圧に、又は代替的には、信号ワイヤボンドによって搬送される信号の変化率に比べて
非常にゆっくりとしか変化しない電圧に電気的に接続される。これらの基準ワイヤボンド
986は、上側基板800及び下側基板900のそれぞれに設けられるコンタクトを通し
て基準電位に電気的に接続される。
図27Aに示される実施形態の変形形態では、1つ又は複数の超小型電子素子を基板8
00、900の個々の基板にフリップチップ実装することができ、別の超小型電子素子を
それらの基板のうちの1つに対して上向きに実装することができ、この超小型電子素子は
、1つ又は複数のボンドパッド(図示せず)を通して基板に電気的に接続される。図27
に示される実施形態の特定の変形形態では、超小型電子素子(図示せず)を基板800に
フリップチップ実装することができ、フリップチップ実装された超小型電子素子の背面に
超小型電子素子870を背面結合することができる。その超小型電子素子870は、図2
7に示されるように基板800と電気的に接続することができ、別の超小型電子素子88
0は、図27に関して上記で図示及び説明されるように、下側基板800、上側基板83
0又は超小型電子素子870に電気的に接続することができる。
図28は、その実施形態(図26)の更なる変形形態を示しており、封入材を形成する
前にハンダボール940が上側基板上の導電性素子、例えば、パッド(図示せず)と接合
されるという点で図20の実施形態に類似である。
図29は、図26の実施形態の変形形態を示しており、封入材を形成した後に導電性塊
状物1008を形成できるという点で、図19の実施形態にも類似である。
図30は、更に別の変形形態を示しており、超小型電子素子1170が基板1100に
実装され、コンタクト支持面1172が基板1100から離れた方に面している。この実
施形態では、上側基板は含まれない。例えば、50ミクロン〜300ミクロンの高さを有
することができる導電性ポスト1120を、上記の実施形態(図1〜図14)に関して記
述されたように形成することができる。ポストは、超小型電子素子の面1172から離れ
るように延在することができ、封入材の表面1102において露出することができる。一
実施形態では、導電性ポストは、同じ譲受人に譲渡された米国特許出願第12/317,
707号、同第12/462,208号、同第12/286,102号、同第12/83
2,376号又は米国特許第7,911,805号において記述されているように形成す
ることができ(TIMI3.0−100、TIMI3.0−101、TESSERA3.
0−585、TESSERA3.0−609又はTESSERA3.0−565)、その
開示は引用することにより本明細書の一部をなすものとする。ポスト1120は、超小型
電子素子1170を別のパッケージ又は素子に電気的に接続するために、かつパッド11
74と、ワイヤボンド1176と、表面1172に沿って延在し、ポスト1120をワイ
ヤボンド1176と接続する導電性素子1178とを介して、基板1100のハンダボー
ル、例えば、ボールグリッドアレイ(BGA)インタフェース1140をポスト1120
に電気的に接続するために利用することができる。
図31は、その実施形態(図30)の更なる変形形態を示しており、図30に示される
導電性ポスト1120の代わりに、ハンダボールのような導電性塊状物1220が設けら
れる。
図32は、下側基板と封入材1300の表面1302との間に延在する1つ又は複数の
付加的な導電性ポスト1320を有する上記の実施形態(図26)の変形形態を示す。そ
の導電性ポストをハンダボール1340のうちの1つ又は複数と電気的に接続することが
できる。一実施形態では、付加的な導電性ポストは、超小型電子素子1370の周縁部1
374に沿って、すなわち、図32が描かれた紙面から出入りする方向に延在する隆起体
、環状体又はその一部の形をとることができる。一実施形態では、1つ又は複数の付加的
な導電性ポストは、時間とともに変化する信号を搬送することができる。代替的には、1
つ又は複数の付加的な導電性ポスト1320は、グランド又は電源電圧のような基準電位
を搬送することができる。
図33は、更なる実施形態によるスタックアセンブリを示しており、上側パッケージの
端子1440Bが、図26に関して上記で図示及び説明されたような構造を有する下側超
小型電子パッケージ1490Aのコネクタ、例えば、導電性ポスト1420Aと接合され
る。図33は、超小型電子パッケージ1490A上のコネクタ1420Aのピッチ、数及
び接触面積を別のパッケージ1490Bの対応するBGAインタフェースと合わせるよう
に標準化できること、及び他のパッケージがパッケージ1490Aと同じ構造を有する必
要はないことを示す。
好ましい実施形態のこれまでの説明は、本発明を制限することではなく、例示すること
を意図している。本明細書における超小型電子パッケージ及びその中の構造を作製する特
定の方法は、2010年7月19日に出願され、本出願人が所有する(commonly owned)
「STACKABLE MOLDED MICROELECTRONIC PACKAGES」と題するBelgacem Habaの米国特許出願
第12/838,974号において更に記述されるように実施することができ、その開示
は引用することにより本明細書の一部をなすものとする。
上記で検討した特徴のこれらの変形形態及び組み合わせ、並びに他の変形形態及び組み
合わせは、特許請求の範囲によって規定されるような本発明から逸脱することなく利用す
ることができるので、好ましい実施形態の上述した説明は、特許請求の範囲によって規定
されるような本発明を限定するものではなく説明するものとして受け取られるべきである

Claims (36)

  1. 超小型電子パッケージであって、
    第1の表面と、この第1の表面から離れて位置する第2の表面とを有するとともに、複
    数の基板コンタクトと、この基板コンタクトと電気的に互いに接続され且つ前記第2の表
    面において露出する複数の端子とを有する基板と、
    第1の面と、この第1の面から離れて位置する第2の面とを有するとともに、前記第1
    の面において露出する素子コンタクトを有する超小型電子素子であって、前記第1の面及
    び前記第2の面のうちの一方は、前記基板の前記第1の表面と並んで配置される超小型電
    子素子と、
    前記第1の表面から上方に突出し、前記素子コンタクト及び前記基板コンタクトと電気
    的に接続される複数の導電性素子であって、この導電性素子のうちの少なくとも複数は互
    いに電気的に絶縁され、かつ異なる電位を同時に搬送するように構成される複数の導電性
    素子と、
    前記基板の前記第1の表面と、前記導電性素子と、前記基板から離れている前記超小型
    電子素子の面の少なくとも一部との上に重なる封入材であって、この封入材は主面を画定
    するものである封入材と、
    前記基板から離れている前記超小型電子素子の前記面の上に重なり、前記基板から前記
    素子コンタクトの高さより高く突出する複数のパッケージコンタクトであって、このパッ
    ケージコンタクトは少なくとも前記導電性素子を通して前記基板の前記端子と電気的に互
    いに接続され、このパッケージコンタクトは導電性結合材料の塊状物又は硬質の導電性ポ
    ストのうちの少なくとも一方を含み、このパッケージコンタクトの少なくとも上面は前記
    封入材の前記主面において少なくとも部分的に露出する複数のパッケージコンタクトと
    を備える超小型電子パッケージ。
  2. 前記封入材の前記主面は、前記超小型電子素子の周縁部を越えて、少なくとも前記基板
    の周縁部に向かって延在する請求項1に記載のパッケージ。
  3. 前記パッケージコンタクトは導電性結合材料から本質的になる請求項1に記載のパッケ
    ージ。
  4. 前記パッケージコンタクトは実質的に硬質のポストを含む請求項1に記載のパッケージ
  5. 少なくとも複数の導電性ポストの上面の少なくとも一部は、前記封入材の前記主面から
    下方に延在する開口部内に露出し、前記封入材は前記少なくとも複数のポストのエッジ面
    の少なくとも一部と接触する請求項4に記載のパッケージ。
  6. 前記少なくとも複数のポストの前記エッジ面は、前記封入材内の前記それぞれの開口部
    内に少なくとも部分的に露出する請求項5に記載のパッケージ。
  7. 前記封入材は、前記少なくとも複数のポストの前記上面が前記開口部内に部分的にのみ
    露出するように、前記少なくとも複数のポストの前記上面の少なくとも一部と接触する請
    求項5に記載のパッケージ。
  8. 前記少なくとも複数のポストのエッジ面は前記封入材によって完全に覆われる請求項7
    に記載のパッケージ。
  9. 前記導電性ポストの上面は前記封入材の前記主面と同一平面をなす請求項4に記載のパ
    ッケージ。
  10. 前記少なくとも複数のポストのエッジ面は前記封入材によって完全に覆われる請求項9
    に記載のパッケージ。
  11. 前記基板は第1の基板であり、前記パッケージは、前記第1の基板から離れている前記
    超小型電子素子の前記面の上に重なる第2の基板を更に備え、前記第2の基板は前記パッ
    ケージコンタクトのうちの少なくとも複数を前記超小型電子素子から分離する請求項1に
    記載のパッケージ。
  12. 前記第1の基板及び前記第2の基板は前記導電性素子を通して電気的に接続され、前記
    導電性素子は第1の導電性素子であり、前記パッケージは、少なくとも1つの第1の導電
    性素子とともに制御されたインピーダンスの伝送線路を形成するように基準電位に接続さ
    れる少なくとも1つの第2の導電性素子を更に備える請求項1に記載のパッケージ。
  13. 前記導電性素子のうちの少なくとも複数は前記超小型電子素子と直接接続される請求項
    1又は11に記載のパッケージ。
  14. 前記超小型電子素子の前記素子コンタクトは前記第1の基板に面する請求項11に記載
    のパッケージ。
  15. 前記超小型電子素子の前記素子コンタクトは前記第1の基板から離れて面し、前記第1
    の基板と電気的に互いに接続される請求項11に記載のパッケージ。
  16. 前記超小型電子素子は第1の超小型電子素子であり、前記パッケージは前記第1の超小
    型電子素子と前記第2の基板との間に配置される第2の超小型電子素子を更に含み、前記
    第2の超小型電子素子は前記第1の基板及び前記第2の基板のうちの少なくとも1つと電
    気的に互いに接続される請求項14又は15に記載のパッケージ。
  17. 前記パッケージは第2の硬質の構造を更に備え、この第2の構造は前記第1の表面から
    少なくとも前記第2の基板まで突出する導電性構造、熱伝導性構造又はスペーサのうちの
    少なくとも1つである請求項11に記載のパッケージ。
  18. 前記第2の基板は誘電体素子を含む請求項17に記載のパッケージ。
  19. 前記パッケージコンタクトは、前記第2の基板の表面から離れるように突出する複数の
    硬質の導電性ポストを含む請求項11に記載のパッケージ。
  20. 前記第2の基板は第2の誘電体素子を含み、前記パッケージコンタクトは前記第2の誘
    電体素子の表面から離れるように突出する請求項19に記載のパッケージ。
  21. 前記第2の基板は複数の開口部を含み、前記導電性素子のうちの少なくとも複数は前記
    第2の基板内の前記開口部を通って延在する請求項19又は20に記載のパッケージ。
  22. 前記パッケージは前記第1の基板から離れるように延在する第2の硬質の導電性ポスト
    を更に備え、第2の導電性ポストは前記第1の基板と電気的に接続され、前記第2の導電
    性ポストは前記封入材の前記主面において前記封入材のそれぞれの開口部内に露出する請
    求項19に記載のパッケージ。
  23. 超小型電子パッケージを形成する方法であって、
    超小型電子アセンブリを配設するステップであって、このアセンブリは、
    基板コンタクトと、第1の表面と、この第1の表面から離れている第2の表面と、こ
    の第2の表面において露出する複数の端子とを有する基板と、
    前面と、この前面において露出する素子コンタクトと、この前面から離れている背面
    とを有する超小型電子素子であって、前記前面又は前記背面は前記第1の表面と並置され
    る超小型電子素子とを備え、
    この超小型電子アセンブリは、
    前記第1の表面の上方に突出し、前記素子コンタクト及び前記基板コンタクトと電気
    的に接続される複数の導電性素子と、
    前記基板の前記第1の表面と並置される前記面から離れている前記超小型電子素子の
    前記面の上に重なる複数のパッケージコンタクトであって、このパッケージコンタクトは
    前記導電性素子と電気的に互いに接続され、このパッケージコンタクトは前記超小型電子
    素子の前記素子コンタクトの高さより高く延在する導電性結合材料の塊状物又は硬質の導
    電性ポストのうちの少なくとも一方を含む、複数のパッケージコンタクトとを更に備える
    、配設するステップと、
    その後、前記第1の表面と、前記導電性素子と、前記基板から離れている前記超小型電
    子素子の面の少なくとも一部との上に重なる封入材を形成するステップであって、この封
    入材は主面を画定し、前記パッケージコンタクトの上面の少なくとも一部はこの封入材の
    前記主面において露出する、形成するステップと
    を含む超小型電子パッケージを形成する方法。
  24. 前記上面の前記少なくとも一部は前記封入材の前記主面と同一平面をなす請求項23に
    記載の方法。
  25. 超小型電子パッケージを形成する方法であって、
    超小型電子アセンブリを配設するステップであって、このアセンブリは、
    基板コンタクトと、第1の表面と、この第1の表面から離れている第2の表面と、こ
    の第2の表面において露出する複数の端子とを有する基板と、
    前面と、この前面において露出する素子コンタクトと、この前面から離れている背面
    を有する超小型電子素子であって、前記前面又は前記背面は前記第1の表面と並置される
    超小型電子素子とを備え、
    この超小型電子アセンブリは、
    前記第1の表面の上方に突出し、前記素子コンタクト及び前記基板コンタクトと電気
    的に接続される複数の導電性素子と、
    前記基板の前記第1の表面と並置される前記面から離れている前記超小型電子素子の
    前記面の上に重なる第2の導電性素子であって、この第2の導電性素子は前記導電性素子
    と電気的に互いに接続される、第2の導電性素子とを更に備える、配設するステップと、
    その後、前記第1の表面と、前記導電性素子と、前記基板から離れている前記超小型電
    子素子の面の少なくとも一部との上に重なる封入材を形成するステップであって、この封
    入材は主面を画定する、形成するステップと、
    その後、前記封入材内に開口部を形成して、前記第2の導電性素子を少なくとも部分的
    に露出させる、形成するステップと
    を含む超小型電子パッケージを形成する方法。
  26. 前記第2の導電性素子は前記超小型電子パッケージのためのパッケージコンタクトとし
    ての役割を果たす請求項25に記載の方法。
  27. 前記第2の導電性素子と導通するパッケージコンタクトを形成するステップを更に含む
    請求項25に記載の方法。
  28. 前記パッケージコンタクトを形成するステップは、前記開口部内の前記第2の導電性素
    子上に導電性ボンディング材料の塊状物を堆積するステップを含む請求項27に記載の方
    法。
  29. 前記導電性素子は、前記超小型電子素子の素子コンタクトを含む請求項28に記載の方
    法。
  30. 前記パッケージコンタクトを形成するステップは、前記開口部内に露出する前記第2の
    導電性素子上に導電性ポストをめっきすることを含む請求項27に記載の方法。
  31. 前記導電性素子は、前記超小型電子素子の素子コンタクトを含む請求項30に記載の方
    法。
  32. 前記パッケージコンタクトは硬質の導電性ポスト又は導電性塊状物のうちの少なくとも
    一方を含み、このパッケージコンタクトは前記基板の前記第1の表面から前記素子コンタ
    クトの高さより高く延在する請求項26に記載の方法。
  33. 前記導電性ポストは前記基板の前記第1の面から離れている上面と、この上面から離れ
    るように延在するエッジ面とを有し、前記開口部を形成するステップは前記エッジ面を少
    なくとも部分的に露出させる請求項32に記載の方法。
  34. 前記方法は、第1の超小型電子パッケージ及び第2の超小型電子パッケージをそれぞれ
    形成するために用いられ、前記第1の超小型電子パッケージの上に前記第2の超小型電子
    パッケージを積層するステップと、前記第1の超小型電子パッケージ及び前記第2の超小
    型電子パッケージを、この第1の超小型電子パッケージの前記パッケージコンタクトと、
    この第2の超小型電子パッケージの前記端子とを通して電気的に互いに接続するステップ
    とを更に含む請求項23又は25に記載の方法。
  35. 前記方法は、第1の超小型電子パッケージ及び第2の超小型電子パッケージをそれぞれ
    形成するために用いられ、前記第1の超小型電子パッケージの上に前記第2の超小型電子
    パッケージを積層するステップと、前記第1の超小型電子パッケージ及び前記第2の超小
    型電子パッケージを、この第1の超小型電子パッケージの前記パッケージコンタクトと、
    この第2の超小型電子パッケージの前記パッケージコンタクトとを通して電気的に互いに
    接続するステップとを更に含む請求項23又は25に記載の方法。
  36. 前記方法は、第1の超小型電子パッケージ及び第2の超小型電子パッケージをそれぞれ
    形成するために用いられ、前記第1の超小型電子パッケージの上に前記第2の超小型電子
    パッケージを積層するステップと、前記第1の超小型電子パッケージ及び前記第2の超小
    型電子パッケージを、この第1の超小型電子パッケージの前記端子と、この第2の超小型
    電子パッケージの前記端子とを通して電気的に互いに接続するステップとを更に含む請求
    項23又は25に記載の方法。
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