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JP4494249B2 - 半導体装置 - Google Patents

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Description

本発明は、基板上の接続端子と半導体素子（チップ）の表面上の電極とが電気的に接続される半導体装置に関する。
近年、半導体装置の動作速度の高速化が著しく、半導体素子の集積化に伴い、扱われる信号の総数が増加してきている。
高速信号を扱う場合に、半導体素子の動作を安定させる上で、電源電圧用及びグランド電位用の電源電流の供給が重要であり、信号の周波数がギガヘルツ（ＧＨｚ）帯となるような高速動作を安定させるためには、扱われる信号の総数と同数以上の電源電圧用電源パッド及びグランド電位用電極パッドをその半導体装置に配設することが必要である。
さらに、高速動作時の安定性を確保するには、電源電圧用及びグランド電位用電極パッドは、電気抵抗をできる限り小さくすることが望まれる。電気抵抗を小さくするためには、電源電圧用及びグランド電位用パッドは、断面積を大きく、配線長を短くすることが望まれる。
一方、特許文献１には、複数の半導体素子（チップ）を積層した半導体装置（マルチチップモジュール）において、複数の半導体素子が同一位置に同一属性のパッドを有し、キャリア等を介さずに積層配置され、かつ、同一属性のパッド同士が、一方の面から他方の面へ貫通する形状を有するチップ間接続電極を介して電気的接続がなされる構成が提案されている。ここで、同一属性のパッドとは、各半導体素子における役割が同一であるパッドを意味する。例えば、電源電圧用パッド、グランド電位用パッド、データ出力用パッド、アドレス信号用パッド、或いはクロック信号用パッド同士をそれぞれ同一属性のパッドという。
特許第２６０５９６８号公報
しかし、従来の半導体装置においては、半導体素子（チップ）の周辺部に配設される電極がワイヤボンディングにより、基板上のボンディングパッドと接続される構成であるため、配設されるワイヤや配線の長さに応じて半導体装置の電気的特性が劣化してしまうという問題がある。
また、従来の半導体装置においては、フリップチップ実装方式を用いることにより、半導体素子の電極パッドに半田バンプ等のバンプを設けて基板に接続して、電源供給のための配線長を小さくすることができる。しかし、半導体装置に搭載される半導体素子の動作高速化や、半導体素子で扱われる信号数の増加に対応させるためにフリップチップ実装を適用する場合、基板の配線ピッチが、半導体素子のファインピッチに対応できないという課題がある。
本発明は、上記の点に鑑みてなされたものであり、外部からの電源電圧を半導体素子上の電源、グランド電極へ供給するための電源、グランド用配線の経路を最短にして、従来のワイヤボンディング方式に見られる電気特性の劣化を防止できる半導体装置を提供することを目的とする。
上記の課題を解決するため、本発明の半導体装置は、表面の中央部に配設される内部接続端子、及び前記内部接続端子に接続され、表面と反対側の裏面に配設される外部接続端子を有する基板と、表面の中央部に配設される電源系電極、周辺部に配設される信号系電極、及び表面と反対側の裏面に露出して形成される内部電極、前記電源系電極と前記内部電極とを電気的に接続する貫通ビアを有し、前記基板上に配設される半導体素子と、前記半導体素子の裏面側の前記内部電極と前記基板の表面側の前記内部接続端子とを電気的に接続するバンプと、前記内部接続端子と前記信号系電極とを電気的に接続するワイヤとを備え、前記半導体素子の表面中央部の同一箇所において、前記半導体素子の前記電源系電極と前記貫通ビアと前記内部電極、前記バンプ、及び前記基板の前記内部接続端子と前記外部接続端子が直線状に接続されることを特徴とする。
上記の課題を解決するため、本発明の半導体装置は、外部接続端子と接続される内部接続端子を有する基板と、表面の中央部に配設される電源系電極、周辺部に配設される信号系電極、及び表面と反対側の裏面に露出して形成される内部電極、前記電源系電極と前記内部電極とを電気的に接続する貫通ビアを有し、前記基板上に配設される第１の半導体素子と、表面の中央部に配設される電源系電極、周辺部に配設される信号系電極、及び表面と反対側の裏面に露出して形成される内部電極、前記電源系電極と前記内部電極とを電気的に接続する貫通ビアを有し、前記第１の半導体素子上に積層配設される第２の半導体素子と、前記内部接続端子と前記第１及び前記第２の半導体素子の前記信号系電極とを電気的に接続するワイヤとを備え、前記第２の半導体素子の表面中央部の前記電源系電極が前記第２及び前記第１の半導体素子の各貫通ビアを介し前記基板の前記内部接続端子へ接続されることを特徴とする。
上記の半導体装置は、前記半導体素子の前記電源系電極に導電性接着材を介し接着固定される金属部材をさらに備え、前記金属部材が封止樹脂により完全に封止されて、封止樹脂の外表面に露出しないように配設される構成としてもよい。
あるいは、上記の半導体装置は、前記半導体素子の前記電源系電極に導電性接着材を介し接着固定される金属部材をさらに備え、前記金属部材が封止樹脂により部分的に封止され、封止樹脂の外表面に露出するように配設される構成としてもよい。
上記の半導体装置は、前記半導体素子の前記電源系電極と前記基板の前記内部接続端子とが半田バンプ又は金バンプを介して接続される構成としてもよい。
本発明の半導体装置において、電源、グランド電極は半導体素子表面の中央部に余裕をもって配置し、貫通ビアにより、半導体素子裏面に形成される内部電極へ接続し、半田バンプ等により基板の接続端子にフリップチップ接続する。また、半導体素子表面の周辺部の信号系電極はファインピッチ対応のワイヤボンディング方式で対応する。電源系配線は、半導体素子の表面中央部の電極が貫通ビアを介し接続される裏面の内部電極でフリップチップ接続することにより、配線長を最短にすることができ、従来のワイヤボンディング方式に見られるような電気特性の劣化を防止することができる。
次に、本発明を実施するための形態について図面を用いて説明する。
図１は本発明の一実施形態に係る半導体装置の構成を示す平面図である。図２は図１の半導体装置の構成を示す略断面図である。
図１と図２において、１は半導体素子（チップ）、２は半導体素子１の表面側の周辺部に配設される信号系電極パッド、３は半導体素子１の表面側中央部に配設される電源系電極パッド（電源電圧用及びグランド電位用）、４は半導体素子１の裏面側に配設される電源系電極パッド（電源電圧用及びグランド電位用）、５は貫通ビア、６は半田バンプ、７は基板、８はアンダーフィル、９はボンディングワイヤ、１０は封止樹脂、１１は半田ボールをそれぞれ示す。
この実施形態の半導体装置において、基板７は、マザーボード等と半田ボール１１（外部接続端子）を介して接続されるボンディングパッド７ａ（内部接続端子）を備える。半導体素子１は、アンダーフィル８により基板７上に搭載され、表面側中央部に配設される電源系電極パッド３と、表面側周辺部に配設される信号系電極パッド２と、裏面側に露出して形成される電極パッド４とを備える。
電源系電極パッド３は、半導体素子１内の電源層（図示せず）に電気的に接続されている。ボンディングワイヤ９は、基板７のボンディングパッド７ａと半導体素子１の信号系電極パッド２とを電気的に接続する。貫通ビア５は、半導体素子１内に形成され、表面側の電源系電極パッド３と裏面側の電極パッド４とを電気的に接続する。半導体素子１の表面中央部の電源系電極パッド３は、貫通ビア５と半田バンプ６を介して基板７の電源用パッド７ｃへ接続される。
従って、図２の半導体装置において、半導体素子１の電源系の配線は、電源系電極パッド３、貫通ビア５、半導体素子１裏面の電極パッド４、半田バンプ６、基板７の電源用パッド７ｃ、基板７のビア７ｄ、半田バンプ６を介して実装基板に接続される。この実施形態の半導体装置では、チップ裏面側の電極パッド４でフリップチップ接続することにより、電源系の配線長を最短にすることができ、従来のワイヤボンディング方式に見られるような電気特性の劣化を防止することができる。
図１の構成では、半導体素子１表面の周辺部に配設される電極パッドは全て信号系電極パッド２であり、半導体素子１表面の中央部に配設される電極パッドは全て電源系電極パッド３である例を示している。しかし、本発明は上記の構成のみに限定されない。すなわち、本発明の半導体装置において、電源系電極パッド３の配置位置は任意に設定可能である。例えば、図１の半導体素子１の周辺部の信号系電極パッド２のうち一部の電極パッドのみ、電源系電極パッド３に置き換え、かつ、中央部の電源系電極パッド３のうち一部の電極パッドを信号系電極パッド２と置き換えて配置する構成であっても適用可能である。
次に、図３乃至図５を用いて上記の実施形態の半導体装置の製造工程を説明する。図３乃至図５は、図１の半導体装置の製造工程を説明するための図である。
まず、図３（ａ）に示すように、半導体素子１（例えば、シリコンに集積回路が形成されたチップ）は、表面側の周辺部に配置された信号系電極パッド２と、中央部に配置された電源系電極パッド３（電源電圧用及びグランド電位用）を備えている。
また、図３（ｂ）に示すように、半導体素子１の表面中央部の各電源系電極パッド３の位置において、レーザ加工又はエッチング等を行って、半導体素子１の表面から裏面まで穴を貫通させる。この場合の穴あけ加工の直径は、例えば、０．１００ｍｍ以下である。そして、熱処理により貫通穴の内壁に絶縁膜を形成する。
次に、図３（ｃ）に示すように、銅（Ｃｕ）等の導電性金属を充填して貫通穴を穴埋めすることにより、貫通ビア５を形成する。そして、アルミニウム（Ａｌ）等の金属で、この貫通ビア５と接続させ、かつ、半導体素子１の裏面に露出させた電極パッド４を形成する。
次に、図３（ｄ）に示すように、半導体素子１の表面及び裏面に、ポリイミド（ＰＩ）コート１４を塗布する。ここで、後述するワイヤボンディングを行うため、半導体素子１の表面側の信号系電極パッド２上にはＰＩコート１４を塗布しない（或いは、除去しておく）。同様に、半田バンプによるフリップチップ実装を行うため、半導体素子１の裏面側中央の内部電極パッド４上にはＰＩコート１４を塗布しない（或いは、除去しておく）。
次に、半導体素子１の裏面側の内部電極パッド４に半田バンプ６を形成するための工程が行われる。まず、図４（ａ）に示すように、半導体素子１の表面側に、レジストでバリアメタル形成用のマスク１５を形成する。また、チタン（Ｔｉ）、クロム（Ｃｒ）等の中間金属を用いて、半導体素子１の裏面側の内部電極パッド４のアルミニウム電極上にスパッタリングを行う。ニッケル（Ｎｉ）等で電解めっき法を行い、ニッケルめっき層を形成する。
さらに、図４（ｂ）に示すように、半田めっきを行い、マスク１５を除去した後、半田リフローを行うことにより、バリアメタル１６を形成する。この場合のバリアメタル１６は、中間金属層、ニッケルめっき層、及び半田めっき層を含む多層金属膜で形成される。
次に、図４（ｃ）に示すように、基板７の表面中央部の、半導体素子１の裏面側の内部電極パッド４と対応する位置に配設される電源用パッド７ｃ上にフリップチップ実装用の半田バンプ６を形成する。この例では、基板７の材質は、例えば、ガラスエポキシ材又はポリイミド樹脂が用いられる。
上述した図４（ｃ）の例では、基板７側に半田バンプ６を形成する工程を説明したが、その代わりに、図４（ｂ）で形成した半導体素子１の裏面側のバリアメタル１６上にフリップチップ実装用の半田バンプ６を形成してもよい。
また、上述した例では、半田バンプ６を形成する工程を説明したが、半田バンプ６の代わりに、金バンプ（Ａｕスタッドバンプ）を形成してフリップチップ実装用に用いてもよい。
次に、図５（ａ）に示すように、半田バンプ６を用いてフリップチップ実装を行い、半導体素子１を基板７上に搭載する。また、半導体素子１の裏面と基板７の表面の間隙部に、エポキシ樹脂を注入し、加熱して樹脂を硬化させることにより、アンダーフィル８を形成する。このアンダーフィル８により、半導体素子１と基板７とのバンプ接続部が補強され、半導体素子１は基板７上に接着固定される。
次に、図５（ｂ）に示すように、ワイヤボンディングを行うことにより、基板７の表面周辺部のボンディングパッド７ａと、半導体素子１の表面周辺部の信号系電極パッド２とをワイヤ９で接続する。
その後、樹脂封止を行うことにより、基板７上の半導体素子１及びワイヤ９が封止樹脂１０で一体的に封止される。また、図２に示すように、半田ボール１１が基板７の裏面に配置されたパッド７ｂ上に搭載される。最後に、パッケージサイズに切り出して半導体装置が完成する。
従来のワイヤボンディング方式では、ワイヤの配線長が１〜２ｍｍであったのに比べ、上記の実施形態によれば、貫通ビア５の配線長は略チップの厚さと等しいため、電源系の配線長を０．０５〜０．２ｍｍと極めて小さくできる。
また、上記の実施形態では、半導体素子１の表面中央に電源電圧用及びグランド電位用電極を配置することにより、半導体素子１の周辺部に配置する場合と比べて、チップ内の配線長も短くできる。この場合の配線長の差は、半導体素子１の配線が微細化されるほど、大きくなる。
図６は、本発明の他の実施形態に係る半導体装置の構成を示す略断面図である。この実施形態では、複数の半導体素子を積層配置した半導体装置において、本発明の貫通ビアの裏面電極を利用した構成を適用したものである。
なお、図６において、上記の実施形態の説明に用いた図２の構成と同一の構成については同一符号を付して、その説明を省略する。
図６において、１ａは上段の半導体素子、１ｂは下段の半導体素子、２ａと２ｂは半導体素子１ａ、１ｂの表面側周辺部に配設される各信号系電極パッド、３ａと３ｂは半導体素子１ａ、１ｂの表面側中央部に配設される各電源系電極パッド、４ａと４ｂは半導体素子１ａ、１ｂの裏面側に配設される各電源系電極パッド、５ａと５ｂは半導体素子１ａ、１ｂの各貫通ビア、６ａと６ｂは半導体素子１ａ、１ｂの各半田バンプ、７は基板、８はアンダーフィル、９ａと９ｂはワイヤ、１１は半田ボールをそれぞれ示す。
図６の半導体装置において、基板７は、マザーボード等と半田ボール１１（外部接続端子）を介して接続されるボンディングパッド７ａ（内部接続端子）を備える。下段の半導体素子１ｂは、アンダーフィル８により基板７上に搭載され、表面側中央部に配設される電源系電極パッド３ｂと、表面側周辺部に配設される信号系電極パッド２ｂと、裏面側に露出して形成される電極パッド４ｂとを備える。上段の半導体素子１ａは、フリップチップ実装により下段の半導体素子１ｂ上に搭載され、表面側中央部に配設される電源系電極パッド３ａと、表面側周辺部に配設される信号系電極パッド２ａと、裏面側に露出して形成される電極パッド４ａとを備える。
ボンディングワイヤ９ａ、９ｂは、基板７のボンディングパッド７ａと、半導体素子１ａ、１ｂの各信号系電極パッド２ａ、２ｂとをそれぞれ電気的に接続する。貫通ビア５ａ、５ｂは、半導体素子１ａ、１ｂ内にそれぞれ形成され、表面側の電源系電極パッド３ａ、３ｂと裏面側の電極パッド４ａ、４ｂとをそれぞれ電気的に接続する。上段の半導体素子１ａの表面中央部の電源系電極パッド３ａは、貫通ビア５ａと半田バンプ６ａを介して下段の半導体素子１ｂの表面中央部の電源系電極パッド３ｂへ接続される。また、下段の半導体素子１ｂの表面中央部の電源系電極パッド３ｂは、貫通ビア５ｂと半田バンプ６ｂを介して基板７の内部接続端子（パッド７ａ）へ接続される。
従って、図６の半導体装置において、電源系の配線は、半導体素子１ａ、１ｂ側の電源系電極パッド３ａ、３ｂ、貫通ビア５ａ、５ｂ、及び電極パッド４ａ、４ｂと、基板７側の内部接続端子７ａとを半田バンプ６ａ、６ｂを介して接続することにより構成される。この実施形態の半導体装置では、チップ裏面側の電極パッド４ａ、４ｂでフリップチップ実装することにより、電源系の配線長を最短にすることができ、従来のワイヤボンディング方式に見られるような電気特性の劣化を防止することができる。
この実施形態の積層型半導体装置は、上述の図３乃至図５で説明した半導体装置の製造工程を用いて同様に製造することができるので、この実施形態の半導体装置の製造工程の説明は省略する。
図７は、本発明のさらに別の実施形態に係る半導体装置の構成を示す略断面図である。この実施形態の半導体装置は、熱特性を向上させるため、放熱用金属板を搭載したものである。
なお、上記の実施形態の説明に用いた図２の構成と同一の構成については同一符号を付して、その説明を省略する。
図７において、１２（又は１２ａ）は放熱用金属板を、１３は導電性接着材をそれぞれ示す。この実施形態の半導体装置において、放熱用金属板１２は、裏面側の、半導体素子１の表面中央部の電源系電極パッド３とそれぞれ対応する箇所から下方に突出する複数の足部を備える。半導体素子１を基板７にフリップチップ実装した後、放熱用金属板１２の各足部の裏面に導電性接着剤１３を塗布して、放熱用金属板１２の各足部を、半導体素子１の表面中央部の対応する電源系電極パッド３に接着固定する。図２の実施形態と同様に、樹脂封止を行って、基板７上の半導体素子１、ワイヤ９、及び放熱用金属板１２が封止樹脂１０で一体的に封止される
図７（ａ）に示す放熱用金属板１２は、封止樹脂１０により完全に封止されて封止樹脂１０の外表面に露出しないように配設される。図７（ｂ）に示す放熱用金属板１２ａは、封止樹脂１０により部分的に封止され、封止樹脂１０の外表面に露出するように配設される。放熱用金属板の配設のしかたは、図７（ａ）に示すような外部に露出しない構成であってもよいし、図７（ｂ）に示すような外部に露出した構成であってもよい。
図８は、本発明の他の実施形態に係る半導体装置の構成を示す略断面図である。
この実施形態の半導体装置は、上述した図２のＢＧＡパッケージの形態を変更して、ＬＧＡ（ランド・グリッド・アレイ）パッケージとしたものである。
図８に示すように、この実施形態では、図２の構成における基板７の裏面側に半田ボール１１を配設することなく、基板７の裏面側にはパッド７ｂのランドパターンのみが形成される構成である。この実施形態のＬＧＡパッケージの場合には、半田ボール１１が無い分だけパーケージの取り付け高さを低くでき、半導体装置の薄型化に有利である。また、ＢＧＡパッケージの場合よりもファインピッチ化が可能であり、多ピン化にも有利である。さらに、この実施形態の半導体装置を実装ボードに搭載する場合、半田ボールの材質を実装側で選択することができる。
以上説明したように、本発明の半導体装置によれば、半導体素子の表面側の任意の位置に電源電圧用電極、グランド電位用電極を設け、貫通ビアで半導体素子の裏面側に内部電極を配置して、フリップチップ実装により半導体素子を基板に実装する。外部からの電源電圧を外部接続端子を介し半導体素子の電源系電極へ供給するための電源系配線の経路を最短で確保することが可能となり、電気特性の劣化を防止できる。また、半導体素子の周辺部に配置される信号系電極はローコストでファインピッチに対応可能なワイヤボンディング方式で接続することにより、安価でファインピッチの電極パッドに対応した、高周波信号を扱う半導体パッケージを提供することができる。
本発明の一実施形態に係る半導体装置の構成を示す平面図である。 図１の半導体装置の構成を示す略断面図である。 図１の半導体装置の製造工程を説明するための図である。 図１の半導体装置の製造工程を説明するための図である。 図１の半導体装置の製造工程を説明するための図である。 複数の半導体素子が積層された本発明の他の実施形態の半導体装置の構成を示す略断面図である。 本発明の他の実施形態に係る半導体装置の構成を示す略断面図である。 本発明の他の実施形態に係る半導体装置の構成を示す略断面図である。
符号の説明
１ 半導体素子
２ 電極パッド（信号系）
３ 表面側電極パッド（電源系）
４ 裏面側電極パッド（電源系）
５ 貫通ビア
６ 半田バンプ
７ 基板
７ａ ボンディングパッド
７ｂ パッド
７ｃ 電源用パッド
７ｄ ビア
８ アンダーフィル
９ ボンディングワイヤ
１０ 封止樹脂
１１ 半田ボール
１２、１２ａ 放熱用金属板
１３ 導電性接着剤
１４ ポリイミドコート
１５ マスク
１６ バリアメタル

Claims (5)

  1. 表面の中央部に配設される内部接続端子、及び前記内部接続端子に接続され、表面と反対側の裏面に配設される外部接続端子を有する基板と、
    表面の中央部に配設される電源系電極、周辺部に配設される信号系電極、及び表面と反対側の裏面に露出して形成される内部電極、前記電源系電極と前記内部電極とを電気的に接続する貫通ビアを有し、前記基板上に配設される半導体素子と、
    前記半導体素子の裏面側の前記内部電極と前記基板の表面側の前記内部接続端子とを電気的に接続するバンプと、
    前記内部接続端子と前記信号系電極とを電気的に接続するワイヤと
    を備え、前記半導体素子の表面中央部の同一箇所において、前記半導体素子の前記電源系電極と前記貫通ビアと前記内部電極、前記バンプ、及び前記基板の前記内部接続端子と前記外部接続端子が直線状に接続されることを特徴とする半導体装置。
  2. 外部接続端子と接続される内部接続端子を有する基板と、
    表面の中央部に配設される電源系電極、周辺部に配設される信号系電極、及び表面と反対側の裏面に露出して形成される内部電極、前記電源系電極と前記内部電極とを電気的に接続する貫通ビアを有し、前記基板上に配設される第１の半導体素子と、
    表面の中央部に配設される電源系電極、周辺部に配設される信号系電極、及び表面と反対側の裏面に露出して形成される内部電極、前記電源系電極と前記内部電極とを電気的に接続する貫通ビアを有し、前記第１の半導体素子上に積層配設される第２の半導体素子と、
    前記内部接続端子と前記第１及び前記第２の半導体素子の前記信号系電極とを電気的に接続するワイヤと
    を備え、前記第２の半導体素子の表面中央部の前記電源系電極が前記第２及び前記第１の半導体素子の各貫通ビアを介し前記基板の前記内部接続端子へ接続されることを特徴とする半導体装置。
  3. 前記半導体素子の前記電源系電極に導電性接着材を介し接着固定される金属部材をさらに備え、前記金属部材が封止樹脂により封止されることを特徴とする請求項１記載の半導体装置。
  4. 前記第２の半導体素子の前記電源系電極に導電性接着材を介し接着固定される金属部材をさらに備え、前記金属部材が封止樹脂により封止されることを特徴とする請求項２記載の半導体装置。
  5. 前記半導体素子の前記電源系電極と前記基板の前記内部接続端子とが半田バンプ又は金バンプを介して接続されることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070164446A1 (en) * 2006-01-13 2007-07-19 Hawk Donald E Jr Integrated circuit having second substrate to facilitate core power and ground distribution
US7615487B2 (en) 2007-03-15 2009-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Power delivery package having through wafer vias
KR101465948B1 (ko) 2007-12-27 2014-12-10 삼성전자주식회사 웨이퍼 레벨 스택 패키지 및 웨이퍼 레벨 스택 패키지 제조방법
WO2009157413A1 (ja) * 2008-06-23 2009-12-30 日本電気株式会社 半導体素子、及びその製造方法
US8350379B2 (en) * 2008-09-09 2013-01-08 Lsi Corporation Package with power and ground through via
JP2011204979A (ja) * 2010-03-26 2011-10-13 Oki Electric Industry Co Ltd 半導体チップ、半導体多層回路、及び、半導体チップの製造方法
WO2023166674A1 (ja) * 2022-03-03 2023-09-07 株式会社ソシオネクスト 半導体集積回路装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01205434A (ja) * 1988-02-10 1989-08-17 Nec Corp 半導体装置
JP2004152810A (ja) * 2002-10-28 2004-05-27 Sharp Corp 半導体装置及び積層型半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01205434A (ja) * 1988-02-10 1989-08-17 Nec Corp 半導体装置
JP2004152810A (ja) * 2002-10-28 2004-05-27 Sharp Corp 半導体装置及び積層型半導体装置

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