Nothing Special   »   [go: up one dir, main page]

JP4611579B2 - リードフレーム、半導体装置およびその樹脂封止法 - Google Patents

リードフレーム、半導体装置およびその樹脂封止法 Download PDF

Info

Publication number
JP4611579B2
JP4611579B2 JP2001230112A JP2001230112A JP4611579B2 JP 4611579 B2 JP4611579 B2 JP 4611579B2 JP 2001230112 A JP2001230112 A JP 2001230112A JP 2001230112 A JP2001230112 A JP 2001230112A JP 4611579 B2 JP4611579 B2 JP 4611579B2
Authority
JP
Japan
Prior art keywords
die pad
lead frame
suspension pin
resin
portions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001230112A
Other languages
English (en)
Other versions
JP2003046051A (ja
Inventor
俊範 清原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2001230112A priority Critical patent/JP4611579B2/ja
Priority to US10/207,055 priority patent/US6894370B2/en
Priority to TW91117239A priority patent/TW574751B/zh
Publication of JP2003046051A publication Critical patent/JP2003046051A/ja
Priority to US11/005,040 priority patent/US7239009B2/en
Application granted granted Critical
Publication of JP4611579B2 publication Critical patent/JP4611579B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49544—Deformation absorbing parts in the lead frame plane, e.g. meanderline shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13063—Metal-Semiconductor Field-Effect Transistor [MESFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、リードフレーム、このリードフレームを用いた半導体装置およびその樹脂封止の方法に関する。
【０００２】
【従来の技術】
近年、超高集積の半導体装置の実現のために、複数の半導体チップを積層化する等の高密度実装の技術がますます重要になってきている。一方で、半導体チップがパワートランジスタのような単体トランジスタ素子で構成される場合には、半導体装置の動作時での放熱手段を備えた実装技術が特に重要となってくる。しかも、この場合には、そのコスト低減が必須要件となる。そこで、上記放熱を簡便にする技術手法として、半導体チップの実装されるリードフレームにダイパッド部の沈め（以下、ダウンセットという）を施し、樹脂封止後のダイパッド部の裏面を樹脂面から露出させるようにすることが検討されてきている。
【０００３】
しかし、半導体チップ実装するリードフレームにダウンセットを施す場合には、種々の機械的な伸縮歪みがリードフレームのダイパッド部、吊りピン部あるいはリード部等に掛かる。そして、吊りピン部が切断したり、リードフレームに好ましくない形状変形が生じる。そこで、上記のような吊りピン部切断あるいは好ましくない形状変形を防止する方法として、例えば、特開平５−３１５４９９号公報あるいは特開平５−２６７５３９号公報に記載されている技術が提案されている。
【０００４】
以下、上記の形状変形を防止する方法について、特開平５−３１５４９９号公報に記載の技術を図９乃至図１１に基づいて説明する。図９は、通常のリードフレームの平面図である。半導体用リードフレーム１０１は、図９に示すように、フレーム枠１０２と、このフレーム枠１０２の内部に形成されたダイパッド部１０３と、このダイパッド部１０３と上記フレーム枠１０２とを連結する吊りピン部１０４とを有している。ここで、ダイパッド部１０３には半導体チップがマウント（搭載）されることになる。そして、このダイパッド部１０３を取り囲むようにして複数のリード１０５が形成され、上記半導体チップとリード（インナーリード）とはボンディングワイヤーで接続されることになる。図９に示しているように、半導体用リードフレーム１０１では、１対のフレーム枠１０２間に複数のダイパッド部とそれを囲むリード等が形成される。
【０００５】
上記半導体用リードフレーム１０１に半導体チップを取り付ける際には、金型を用いてダイパッド部１０３をフレーム枠１０２よりも沈める。このダイパッド部の沈め、すなわち、ダイパッド部のダウンセットを生じ易くするために、上記吊りピン部１０４に歪み吸収領域を設ける。
【０００６】
次に、図１０と図１１で上記の歪み吸収領域について説明する。ここで、図１０は半導体用リードフレームの要部を拡大して示す平面図であり、図１１はダウンセット後の要部を拡大して示す断面図である。図１０に示すように、半導体用リードフレーム１０１は、フレーム枠１０２と、このフレーム枠１０２の内部に形成されたダイパッド部１０３と、このダイパッド部１０３と上記フレーム枠１０２を連結する吊りピン部１０４とを有して構成されている。そして、上記吊りピン部１０４には、ジグザグ状を呈するクッション部１０４ａが設けられている。そして、上記ダイパッド部１０３を金型によって所定の深さ迄沈める際に、上記吊りピン部１０４が塑性変形しながら伸張し、ダイパッド沈め時の伸張した吊りピン部１０４が、金型を除去した後この吊りピン部１０４が多少弾性回復しても、この弾性力に起因する収縮力をジグザグ状のクッション部１０４ａの伸びによって吸収するように構成されている。ここで、ダウンセット後に、吊りピン部１０４が弾性回復力を保持していても、この弾性力による吊りピン部１０４の収縮力を上記クッション部１０４ａで吸収し、フレーム枠１０２に発生する張力を消失させ、吊りピン部の切断がなくなり、フレーム枠１０２を反らせる等の形状変形もなくなる。
【０００７】
上記ダウンセット後では、図１１に示すように、ダイパッド部１０３はフレーム枠１０２の水平位置より下がった位置になる。ここで、吊りピン部１０４は、上述した伸びの塑性変形を受け、ダイパッド部１０３とフレーム枠１０２とをつないでいる。
【０００８】
特開平５−２６７５３９号公報に記載の従来の技術の場合においても、その基本的な考えは方は上述したものと同じである。すなわち、ステージ（上記ダイパッド部に相当する）を支承するサポートバー（吊りピン部に相当する）の途中に伸縮歪み吸収領域を設けている。ここで、伸縮歪み吸収領域は、上記サポートバーに連結している環状部と、サポートバーと上記環状部との両連結部を結ぶ直線と交差する直状交差部と、で構成されている。
【０００９】
【発明が解決しようとする課題】
上述したように、パワートランジスタであるＭＯＳＦＥＴ、ＭＥＳＦＥＴあるいはＢｉＰトランジスタのような単体トランジスタをリードフレームに実装する場合には、その動作電流から生じる熱を簡便に放熱できる技術手法が要求される。特に、動作時の電流量が非常に大きくなる縦型ＭＯＳＦＥＴのようなパワートランジスタの場合には必須になっている。
【００１０】
また、上記のような単体トランジスタのリードフレームへの実装においても、その実装密度を向上させると共に実装した半導体装置を縮小化することが必要になる。これは、上述したように、そのコスト低減が容易になると共に半導体装置を搭載する電子機器の小型化が促進されるからである。
【００１１】
そこで、発明者は、上述したような要求技術の実現を図るべく、リードフレームでのダウンセットの方法について種々の検討をこれまで鋭意行ってきた。
【００１２】
その中で、上記吊りピン部を構成する材料の物性特性である延性を利用し、上記吊りピン部を塑性変形してダウンセットする方法では、吊りピン部を安定して十分に伸張させることはできず、吊りピン部の切断が頻発することが判った。なお、この場合に上記材料で延性の高いものを選択すれば、上記切断は防止できるがその場合にはリードフレームとして利用できなくなる。上記リードフレームでは、ある程度の硬度が要求されてくるからである。
【００１３】
また、上記公開公報に記載の従来の技術の方法では、ダイパッド部に接続している吊りピン部に伸縮歪み吸収領域を形成している。このために、どうしても吊りピン部の長さ寸法が増大するようになる。そして、図１１に示しているように、ダウンセット後におけるダイパッド部１０３の沈み深さをＤ、吊りピン部１０４の折曲幅Ｔとすると、折曲幅Ｔが大きくなり、樹脂封止した半導体装置において、半導体チップの占める面積の割合が小さくなり実装密度が低下し半導体装置の縮小化が難しくなる。また、リードフレーム寸法が大きくなり無駄な領域が増大する。そして、半導体装置の低コスト化は困難になる。
【００１４】
更には、単体トランジスタをリードフレームに実装し半導体装置を製造する場合には、その製造のための投資効率を向上させることが必須になる。このために、半導体チップをリードフレームに樹脂封止する場合に、同一の金型を使用して、異なる製品例えばダウンセットをしないものあるいはダウンセットの沈み深さＤを浅くしたもの等種々の半導体装置を製造することが要求されてくる。しかし、上述した従来の技術では、上述したようにダウンセットする製品において吊りピン部が長くなる。このために、リードフレームに樹脂封止する場合に、上記異なる製品間で同一の金型は使用できなくなり、別の金型が必要になる。そして、半導体装置製造の投資効率が悪くなる。
【００１５】
本発明の目的は、上記の問題点を解決することにあり、リードフレームのダウンセットが簡便な手法でもってできるようにすることである。そして、本発明の別の目的は、半導体装置の動作時の放熱を簡便な方法でもって可能にすると共にその低コスト化を容易にすることである。さらに、本発明の他の目的は、半導体装置製造におけるその投資効率を向上させることにある。
【００１６】
【課題を解決するための手段】
このために本発明のリードフレームでは、半導体チップの搭載されるダイパッド部と、該ダイパッド部に連結する吊りピン部と、該吊りピン部に接続する支持部とを有し、前記ダイパッド部のダウンセット時に前記吊りピン部に発生する伸張歪みを吸収する穿孔が前記支持部に設けられている。ここで、前記穿孔は、前記吊りピン部の伸張する方向に対して直角方向に延在するスリット形状に設けられるとよい。
【００１７】
あるいは、本発明のリードフレームでは、半導体チップの搭載されるダイパッド部と、該ダイパッド部に連結する吊りピン部と、該吊りピン部に接続する支持部とを有し、２つの吊りピン部が前記支持部から枝分かれする姿態に形成され、前記ダイパッド部のダウンセット時に前記吊りピン部に発生する伸張歪みを吸収する切り欠きが前記支持部に設けられている。
【００１８】
そして、本発明では、前記吊りピン部と交わる支持部の辺にテーパー状のくびれが形成される。
【００１９】
あるいは、本発明のリードフレームでは、半導体チップの搭載されるダイパッド部と、該ダイパッド部に連結する吊りピン部と、該吊りピン部に接続する支持部と、該支持部に設けられた穿孔とを有し、前記ダイパッド部はダウンセットされ、前記穿孔は前記ダウンセット時に前記吊りピン部に生じた伸張歪みにより塑性変形している。ここで、前記ダウンセットする以前の前記穿孔は、前記吊りピン部の伸張する方向に対して直角方向に延在するスリット形状である。
【００２０】
あるいは、本発明のリードフレームでは、半導体チップの搭載されるダイパッド部と、該ダイパッド部に連結する吊りピン部と、２つの吊りピン部が切り欠きを介して枝分かれする支持部とを有し、前記ダイパッド部はダウンセットされ、前記切り欠きは前記ダウンセット時に前記吊りピン部に生じた伸張歪みにより塑性変形している。
【００２１】
そして、本発明では、ダウンセット後においては前記吊りピン部と交わる支持部の辺は直線状になっている。
【００２２】
また、本発明の半導体装置では、上記ダウンセットしたリードフレームに樹脂封止され、半導体チップの搭載されたダイパッド部の裏面側が前記樹脂面から露出している。
【００２３】
また、本発明では、上記ダウンセットしたリードフレームに半導体チップを樹脂封止する工程において、前記リードフレームのダイパッド部の裏面側を金型面に押圧し樹脂封入して、ダイパッド部の裏面側を前記樹脂面から露出させる。
【００２４】
本発明では、リードフレームのダイパッド部をダウンセットする場合に、上記支持部に設けた穿孔あるいは切り欠きが塑性変形し、ダイパッドに連結した吊りピン部に生じる伸び歪みを緩和する。そして、この穿孔あるいは切り欠きの塑性変形が上記伸び歪みによる吊りピン部の切断を防止するようになる。
【００２５】
また、本発明では、従来の技術で説明した歪み吸収領域と異なり、吊りピン部の長さ寸法が増大することはない。このために、ダイパッド部の占有面積を大きくすることが容易になり、半導体装置の縮小化が可能となる。また、ダイパッド部にマウントした単体トランジスタの動作時の抵抗は大幅に低減する。そして、本発明では、リードフレームに樹脂封止した半導体装置において、半導体チップを搭載したダイパッド部が樹脂面から露出している。これ等のために、半導体装置の動作時の放熱が非常に容易になる。
【００２６】
【発明の実施の形態】
次に、本発明の第１の実施の形態について図１と図２に基づいて説明する。ここで、図１（ａ）は、ダウンセットする前のリードフレームの平面図であり、図１（ｂ）は、図１（ａ）に記したＸ１−Ｘ２方向で切断した断面図である。また、図２（ａ）は、ダウンセットした後のリードフレームの平面図であり、図２（ｂ）は、図２（ａ）に記したＸ１−Ｘ２方向で切断した断面図である。なお、簡便にするために、上記リードフレームの図では、その他のリード（アウターリード、インナーリード等）の図示は省略されている。
【００２７】
図１に示すように、リードフレーム１では、１対の並行するタイバー部２が支持部として形成され、ダイパッド部３は、吊りピン部４を通して上記タイバー部２に連結されている。ここで、リードフレーム１の材質は銅合金あるいは鉄・ニッケル合金であり、その肉厚は０．１５ｍｍ程度である。
【００２８】
そして、本発明では、図１に示すように、上記吊りピン部４がタイバー部２と接続する領域に穿孔としてスリット５が設けられる。ここで、スリット５の長手方向が吊りピン部４の中心線に対し垂直になるようにするとよい。そして、スリット５の横方向の幅はリードフレームの肉厚と同程度である。すなわち、０．１５ｍｍ〜０．２ｍｍである。また、その長手方向は上記幅の１０倍程度にするとよい。すなわち、１．５ｍｍ〜２．０ｍｍである。ここで、上記スリット５の長さは、吊りピン部４の幅よりも大きくなる。
【００２９】
更に、本発明では、図１に示すように、上記吊りピン部４がタイバー部２と連結する領域の辺部にテーパー６が形成される。このテーパー６については図２に基づいて更に説明する。このようなリードフレーム１はプレス加工で成形され、図１（ｂ）に示しているように平面形状である。
【００３０】
このような平面形状のリ−ドフレーム１に対してダウンセット加工を施すと、図２に示すリードフレーム１ａになる。ここで、ダウンセットは公知の金型を用いる方法で行う。すなわち、図１に示したタイバー部２をストリッパーで固定し、ダイパッド部３をパンチとダイで挟んで吊りピン部４に引っ張り応力与える。この引っ張り応力により、図２（ａ）に示すようにスリット５は変形し形状の歪んだスリット５ａになる。
【００３１】
このダウンセットでは、上述したようにスリット５ａが塑性変形しているが、同時に吊りピン部４ａも僅かであれ塑性変形する。しかし、主にスリット５ａの変形により、図２（ｂ）に示すように、ダイパッド部３はタイバー部２の平面位置から所定の深さだけ沈むようになる。このために、ダウンセット時に吊りピン部４ａが切断することは皆無になる。そして、このダウンセット後には、図１で示したテーパー６は、図２（ａ）に示すようにタイバー部２の辺部に一致し直線状になる。このことは、後述するように樹脂封止において重要になる。
【００３２】
本発明では、上記のダウンセットにおいてダイパッド部３の上記沈みを急峻に行うことができる。すなわち、図２（ｂ）に示しているように、沈み深さをＤとし、吊りピン部４ａの折曲幅をＴとすると、小さな折曲幅Ｔ値で、且つ、大きな沈み深さＤ値となるダウンセットが非常に容易にできる。ここで、リードフレームの肉厚をｔとすると、Ｔが１ｔ〜２ｔであり、且つ、Ｄが４ｔ以上になる吊りピン部４ａの折り曲げ（以下、深曲げ、ともいう）が可能となる。
【００３３】
例えば、本発明では、リードフレームの肉厚が０．１５ｍｍの場合に、沈み深さＤの値を０．７ｍｍ程度と深くし、Ｔ値を０．２０ｍｍ程度に小さくすることが可能になる。これに対して、従来の技術では、上記のような深曲げをすると吊りピン部が切断してしまうか、Ｄ値が０．７ｍｍの場合にＴ値は１．０ｍｍ程度と非常に大きくなってしまう。
【００３４】
このようにして、本発明では吊りピン部の深曲げが可能になり、半導体チップを搭載するリードフレームのダイパッド部３の占有面積を大きくすることが容易となる。
【００３５】
上記の実施の形態では、吊りピン部４の伸張歪みを吸収する穿孔としてスリット５を設けている。この他に、このような穿孔として、タイバー部２の所定の領域に円形あるいは楕円形のくり抜きを設けてもよい。
【００３６】
次に、本発明の第２の実施の形態として図３乃至図５に基づいて別のリードフレームについて説明する。ここで、図３（ａ）は、ダウンセットする前のリードフレームの平面図であり、図３（ｂ）は、図３（ａ）に記したＹ１−Ｙ２で切断した断面図である。また、図４（ａ）は、ダウンセットした後のリードフレームの平面図であり、図４（ｂ）は、図４（ａ）に記したＹ１−Ｙ２で切断した断面図である。そして、第１の実施の形態と同じものは同一符号で示す。なお、この場合も簡便にするために、上記リードフレームの図では、その他のリード（アウターリード、インナーリード等）の図示は省略される。
【００３７】
図３（ａ）に示すように、リードフレーム７では、支持部となる連結バー部８が形成され、この連結バー部８には切り欠き９が設けられている。そして、この支持部は切り欠きを介して２つの吊りピン部に枝分かれする。また、この連結バー部８にはテーパー６も形成されている。そして、ダイパッド部３は、吊りピン部４を通して上記連結バー部８に接続されている。上記のようなダイパッド部３、吊りピン部４、連結バー部８が交互に連結してリードフレーム７を構成している。このようなリードフレーム７はプレス加工で成形され、図３（ｂ）に示しているように平面形状である。
【００３８】
このような平面形状のリ−ドフレーム７に対してダウンセット加工を施すと、図４に示すリードフレーム７ａになる。ここで、ダウンセットは公知の金型を用いる方法で行う。すなわち、図３に示した連結バー部８をストリッパーで固定し、ダイパッド部３をパンチとダイで挟んで吊りピン部４に引っ張り応力与える。この引っ張り応力により、図４（ａ）に示すように切り欠き９は塑性変形し開いた形状の切り欠き９ａになる。
【００３９】
このダウンセットでは、上述したように切り欠き９が変形するが、同時に吊りピン部４ａも僅かに塑性変形する。しかし、主に切り欠き９ａの塑性変形により、図４（ｂ）に示すように、ダイパッド部３は連結バー部８の平面位置から所定の深さだけ沈むようになる。そして、このダウンセット後には、図３で示したテーパー６は、図４（ａ）に示すように連結バー部８の辺部に一致し直線形状にもどる。
【００４０】
第２の実施の形態では、第１の実施の形態で説明した効果が更に顕著になる。これは切り欠き９を設ける場合の方が、スリット５を設ける場合より、塑性変形が容易になりダウンセットでの沈み深さが増大するからである。
【００４１】
次に、上記連結バー部８を拡大した図５に基づいて説明する。なお、連結バー部８の材質すなわちリードフレームの材質は銅合金あるいは鉄・ニッケル合金である。図５に示すように連結バー部８には切り欠き９が形成されている。ここで、切り欠き９には、長方形に切り取られた領域と円形に切り取られた領域すなわち円形領域１０とがある。そして、連結バー部８はテーパー６でその寸法が絞られて吊りピン部４につながる。ここで、ダウンセットにおいて２つの吊りピン部４に引っ張り応力Ｆが掛かると、切り欠き９は開いた形状に塑性変形する。そこで、発明者は切り欠き９の形状について種々の検討を加えた。その結果、図示するように連結バー部の肉厚をｔ、切り欠き９の上記長方形領域の幅をＷ、切り欠き９の長さをＬとすると、上述したダウンセットにおいて、Ｗ＝ｔ〜２ｔ、Ｌ＝５ｔ〜１０ｔになるように設定すると非常に好都合になることを見いだした。また、上記の切り欠き９の円形領域１０は適度な弾性変形を有するようになり、後述するように樹脂封止において製品のバラツキを低減する上で有効になる。
【００４２】
次に、本発明の第３の実施の形態について図６乃至図８に基づいて説明する。この実施の形態では、本発明のリードフレームを用いてパワートランジスタを実装する場合について説明する。この中で本発明の半導体装置についても説明することになる。ここで、図６（ａ）はリードフレームに半導体チップをマウントしワイヤボンディングを施した後の平面図である。そして、図６（ｂ）は、図６（ａ）に記したＺ１−Ｚ２で切断した断面図である。なお、この実施の形態で使用するリードフレームは第２の実施の形態で説明したものと類似のものである。
【００４３】
図６（ａ）に示すように、リードフレーム１１では、連結バー部１２が形成され、ダイパッド部１３は、吊りピン部１４を通して上記連結バー部１２に接続されている。この連結バー部１２には切り欠き１５が設けられている。ここで、ダイパッド部１３は、図６（ｂ）に示しているように、ダウンセットがなされ所定の深さだけ沈められている。
【００４４】
そして、図６（ａ）に示すようにドレイン用リード１６が形成されている。ここで、ドレイン用リード１６は、ダイパッド部１３に一体となって形成され連結している。また、ゲート用リード１７が設けられ、更に、ソース用リード１８が設けられている。このようなリードフレーム１１のダイパッド部１３に半導体チップ１９がマウントされている。更に、半導体チップ１９のゲート用の電極パッドとゲート用リード１７はボンディングワイヤー２０で接続される。同様に、半導体チップ１９のソース用の電極パッドとソース用リード１８はボンディングワイヤー２１で接続される。
【００４５】
次に、上記の半導体チップを樹脂封止する。図７は、本発明の樹脂封止での特徴を説明するための断面図である。吊りピン部１４を有し半導体チップ１９のマウントされたダイパッド部１３は、樹脂の封入金型２２に押圧される。ここで、図７に示すように、封入金型２２の底面はステップ状になっている。そして、図７に示すように上記ステップの段差をＤ０とすると、Ｄ０はダイパッド部１３の沈み深さＤよりも小さくなるように設定することが重要となる。
【００４６】
上記ダイパッド部１３を封入金型２２の底面に押圧したままで、例えばモールド樹脂を封入する。上述したように、ダイパッド部１３と封入金型２２の底面と間に隙間が生じないように、Ｄ０値はＤ値よりも小さく設定されている。ここで、Ｄ０値はＤ値よりも数十μｍ程度小さくなる。また、図５で説明した切り欠き９の円形領域１０は適度な弾性変形を有するために、製品によりＤ値にバラツキが生じても、上記の押圧でダイパッド部１３と封入金型２２の底面と間に隙間の生じることはなくなる。このようにして、樹脂の封入時に、上記樹脂がダイパッド部１３と封入金型２２の底面との間に入り込むことがなくなる。
【００４７】
また、第１あるいは第２の実施の形態で説明したようにダウンセット後に支持部のテーパー６が直線状になると、吊りピン部１４の高い精度での樹脂被覆が可能になる。そして、製造工程において連結バー部１２が樹脂に被覆されることはなくなり、次工程での吊りピン部１４のカットが容易になる。
【００４８】
そして、半導体チップを樹脂封止した後に、上記吊りピン部１４の一部をカットする。このようにして、図８に示すように、ダイパッド部１３にマウントされた半導体チップ１９は樹脂２３に封止され、更にダイパッド部１３の底面が樹脂２３面から露出した構造の半導体装置２４が形成される。
【００４９】
本発明の方法で形成した半導体装置２４では、第１の実施の形態で説明したように、吊りピン部１４の深曲げが容易になる。このために、吊りピン部１４の折曲幅Ｔを小さくし、ダイパッド部１３の底面の専有面積を大きくした半導体装置２４が容易に形成できるようになる。そして、半導体装置の動作時の抵抗も大幅に低減する。
【００５０】
また、上述したように、ダイパッド部１３の底面の専有面積は大きく、しかも樹脂面２３から露出しているために、上記半導体装置の動作時に生じる熱は、この露出したダイパッド部１３領域を通して半導体装置の外部に効率的に放熱できるようになる。
【００５１】
また、上記のような単体トランジスタのリードフレームへの実装において、その実装密度を向上させると共に実装した半導体装置を縮小化することが可能になり、半導体装置のコスト低減が容易になる。
【００５２】
第３の実施の形態では、実装後の半導体装置の吊りピン部１４はカットされリードとしては使用されていない。本発明はこのような構造に限定されるものではない。上記吊りピン部１４を第３の実施の形態の場合よりも長くし、そのまま半導体装置のリードとして用いる構造においても本発明は同様に適用できる。
【００５３】
また、本発明では、ダウンセットしないリードフレームに半導体装置を実装する場合でも、図７で示した樹脂封入のための封入金型２２をそのまま使用できる。このために、異なる製品、例えばダウンセットをした半導体装置とダウンセットしない半導体装置とを同一の金型で製造することができることになり、半導体装置製造の投資効率が大幅に向上するようになる。
【００５４】
なお、本発明は、上記の実施の形態に限定されず、本発明の技術思想の範囲内において、実施の形態が適宜変更され得ることは言うまでもない。
【００５５】
【発明の効果】
以上に説明したように、本発明の特徴となる要部では、リードフレームにおいて、ダイパッド部に連結する吊りピン部の接続される支持部に、穿孔あるいは切り欠きが設けられる。そして、上記ダイパッド部のダウンセットにおいて、吊りピン部の伸び歪みにより上記穿孔あるいは切り欠きが塑性変形し、ダイパッド部に連結した吊りピン部に生じる伸び歪みは緩和する。このようにして、リードフレームのダウンセットでの吊りピン部の切断もなくその深曲げが可能になる。
【００５６】
更には、本発明のようなリードフレームでは、ダウンセットの有無に無関係に同一の金型で半導体装置の樹脂封止ができるようになり、半導体装置製造におけるその投資効率が大幅に向上する。
【００５７】
また、本発明では、上記のようなリードフレームに樹脂封止した半導体装置において、半導体チップの搭載したダイパッド部の底面を広い面積に亘って樹脂面から露出させることが容易になり、半導体装置の動作時の放熱が非常に容易になる。そして、ダイパッド部に搭載した単体トランジスタの動作時の抵抗は大幅に低減する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するためのダウンセット前のリードフレームの略平面図とその断面図である。
【図２】本発明の第１の実施の形態を説明するためのダウンセット後のリードフレームの略平面図とその断面図である。
【図３】本発明の第２の実施の形態を説明するためのダウンセット前の別のリードフレームの略平面図とその断面図である。
【図４】本発明の第２の実施の形態を説明するためのダウンセット後の別のリードフレームの略平面図とその断面図である。
【図５】本発明の第２の実施の形態を説明するため連結バー部を拡大した斜視図である。
【図６】本発明の第３の実施の形態を説明するための半導体チップをマウント後のリードフレームの平面図とその断面図である。
【図７】樹脂封止をする工程での金型とリードフレームの略断面図である。
【図８】樹脂封止後の半導体装置の断面図である。
【図９】従来の技術を説明するためのリードフレームの平面図である。
【図１０】従来の技術を説明するためのリードフレームの一部の平面図である。
【図１１】従来の技術を説明するためのリードフレームの断面図である。
【符号の説明】
１，１ａ，７，７ａ，１１，１０１ リードフレーム
２ タイバー部
３，１３，１０３ ダイパッド部
４，４ａ，１４，１０４ 吊りピン部
５，５ａ スリット
６ テーパー
８，１２ 連結バー部
９，９ａ，１５ 切り欠き
１０ 円形領域
１６ ドレイン用リード
１７ ゲート用リード
１８ ソース用リード
１９ 半導体チップ
２０，２１ ボンディングワイヤー
２２ 封入金型
２３ 樹脂
２４ 半導体装置
１０２ フレーム枠
１０４ａ クッション部
１０５ リード

Claims (5)

  1. 半導体チップがそれぞれ搭載される第１及び第２のダイパッド部と、
    該第１及び第２のダイパッド部それぞれに連結する直線状の第１及び第２の吊りピン部と、
    該第１及び第２の吊りピン部に接続する支持部とを有し、
    前記支持部は先端に切り欠きが形成されて枝分かれした第１および第２の連結部を有する姿態に形成され、前記第１及び第２の連結部はそれぞれ前記第１及び第２の吊りピン部に連結され、
    前記第１の連結部の前記第１のダイパット側の辺部には前記第１の吊りピン部と連結する領域がくびれた形状のテーパーが設けられ、前記第２の連結部の前記第２のダイパット側の辺部には前記第２の吊りピン部と連結する領域がくびれた形状のテーパーが設けられていることを特徴とするリードフレーム。
  2. 前記支持部に形成された前記切り欠きは、前記第１および第２の連結部に枝分かれさせる分岐点となる箇所において、円形に切り取られた領域が形成されていることを特徴とする請求項１に記載のリードフレーム。
  3. 半導体チップがそれぞれ搭載され、ダウンセットされた第１及び第２のダイパッド部と、
    該第１及び第２のダイパッド部にそれぞれ連結する直線状の第１及び第２の吊りピン部と、
    該第１及び第２の吊りピン部に接続する支持部とを有し、
    前記支持部は先端に切り欠きが形成されて枝分かれした第１および第２の連結部を構成する姿態に形成され、前記第１及び第２の連結部はそれぞれ前記第１及び第２の吊りピン部に連結され、
    前記切り欠きは、前記ダウンセット時に前記吊りピン部に生じた伸張歪みにより塑性変形し、該塑性変形に起因して、前記第１の連結部の前記第１のダイパット側の辺部、および、前記第２の連結部の前記第２のダイパット側の辺部は直線状になっていることを特徴とするリードフレーム。
  4. 請求項３に記載のリードフレームに樹脂封止された半導体装置であって、半導体チップが搭載されたダイパッド部の裏面側が前記樹脂面から露出していることを特徴とする半導体装置。
  5. 請求項３に記載のリードフレームに半導体チップを樹脂封止する工程において、前記リードフレームのダイパッド部の裏面側を金型面に押圧し樹脂封入することを特徴とする請求項８記載の半導体装置の樹脂封止法。
JP2001230112A 2001-07-30 2001-07-30 リードフレーム、半導体装置およびその樹脂封止法 Expired - Fee Related JP4611579B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2001230112A JP4611579B2 (ja) 2001-07-30 2001-07-30 リードフレーム、半導体装置およびその樹脂封止法
US10/207,055 US6894370B2 (en) 2001-07-30 2002-07-30 Lead frame and semiconductor device having the same as well as method of resin-molding the same
TW91117239A TW574751B (en) 2001-07-30 2002-07-30 Lead frame and method of resin-molding the same
US11/005,040 US7239009B2 (en) 2001-07-30 2004-12-07 Lead frame and semiconductor device having the same as well as method of resin-molding the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001230112A JP4611579B2 (ja) 2001-07-30 2001-07-30 リードフレーム、半導体装置およびその樹脂封止法

Publications (2)

Publication Number Publication Date
JP2003046051A JP2003046051A (ja) 2003-02-14
JP4611579B2 true JP4611579B2 (ja) 2011-01-12

Family

ID=19062367

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001230112A Expired - Fee Related JP4611579B2 (ja) 2001-07-30 2001-07-30 リードフレーム、半導体装置およびその樹脂封止法

Country Status (3)

Country Link
US (2) US6894370B2 (ja)
JP (1) JP4611579B2 (ja)
TW (1) TW574751B (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7154165B2 (en) * 2004-07-21 2006-12-26 Linear Technology Corporation Flashless lead frame with horizontal singulation
US7615851B2 (en) * 2005-04-23 2009-11-10 Stats Chippac Ltd. Integrated circuit package system
US7927923B2 (en) 2006-09-25 2011-04-19 Micron Technology, Inc. Method and apparatus for directing molding compound flow and resulting semiconductor device packages
US20080157297A1 (en) * 2006-12-29 2008-07-03 Takahiko Kudoh Stress-Resistant Leadframe and Method
US7847376B2 (en) * 2007-07-19 2010-12-07 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
JP5155644B2 (ja) * 2007-07-19 2013-03-06 ルネサスエレクトロニクス株式会社 半導体装置
US7875962B2 (en) * 2007-10-15 2011-01-25 Power Integrations, Inc. Package for a power semiconductor device
TWI406388B (zh) * 2008-12-02 2013-08-21 Innolux Corp 光源陣列基板、背光模組以及液晶顯示裝置
US8207455B2 (en) 2009-07-31 2012-06-26 Power Integrations, Inc. Power semiconductor package with bottom surface protrusions
US8076183B2 (en) * 2009-10-27 2011-12-13 Alpha And Omega Semiconductor, Inc. Method of attaching an interconnection plate to a semiconductor die within a leadframe package
US8419404B2 (en) * 2010-02-05 2013-04-16 Asm Technology Singapore Pte Ltd Modular molding assembly for electronic devices
CN102044514A (zh) * 2010-04-29 2011-05-04 中颖电子股份有限公司 芯片引线键合区及应用其的半导体器件
US20130049079A1 (en) * 2011-08-22 2013-02-28 International Rectifier Corporation Small-Outline Package for a Power Transistor
KR102071078B1 (ko) * 2012-12-06 2020-01-30 매그나칩 반도체 유한회사 멀티 칩 패키지
JP6114134B2 (ja) 2013-07-29 2017-04-12 トヨタ自動車株式会社 リードフレーム、電力変換装置、半導体装置及び半導体装置の製造方法
JP5767294B2 (ja) * 2013-10-07 2015-08-19 ルネサスエレクトロニクス株式会社 半導体装置
US10083899B2 (en) 2017-01-23 2018-09-25 Infineon Technologies Ag Semiconductor package with heat slug and rivet free die attach area
CN107785276A (zh) * 2017-10-17 2018-03-09 江苏捷捷微电子股份有限公司 一种提高两片式框架封装定位精度的制造方法
JP7238277B2 (ja) * 2018-06-14 2023-03-14 富士電機株式会社 半導体装置、リードフレーム及び半導体装置の製造方法
US11152288B2 (en) * 2019-04-25 2021-10-19 Infineon Technologies Ag Lead frames for semiconductor packages
JPWO2022196278A1 (ja) * 2021-03-17 2022-09-22

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6223139A (ja) * 1985-07-24 1987-01-31 Hitachi Ltd リ−ドフレ−ム
JPS6315454A (ja) * 1986-07-08 1988-01-22 Fujitsu Ltd 半導体装置用リ−ドフレ−ム
JPH03206650A (ja) * 1990-01-08 1991-09-10 Mitsubishi Electric Corp 半導体用リードフレームの製造方法
JPH06125029A (ja) * 1992-10-12 1994-05-06 Toshiba Corp 半導体装置用リ−ドフレ−ム、樹脂封止型半導体装置及び樹脂封止型半導体装置の製造方法
WO1999044234A1 (de) * 1998-02-27 1999-09-02 Robert Bosch Gmbh Leadframevorrichtung und entsprechendes herstellungsverfahren
JPH11260985A (ja) * 1998-03-12 1999-09-24 Matsushita Electron Corp リードフレーム，樹脂封止型半導体装置及びその製造方法
JP2002373964A (ja) * 2001-06-14 2002-12-26 Nec Kansai Ltd リードフレーム

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4791472A (en) * 1985-09-23 1988-12-13 Hitachi, Ltd. Lead frame and semiconductor device using the same
KR920007161A (ko) * 1990-09-26 1992-04-28 기따지마 요시도기 다층 리드프레임(lead frame), 이 다층 리드프레임에 사용되는 도전판 및 이 도전판의 제조방법
JPH05206354A (ja) * 1992-01-24 1993-08-13 Mitsubishi Electric Corp 半導体圧力センサおよびその製造方法
JP3058755B2 (ja) 1992-03-19 2000-07-04 新光電気工業株式会社 リードフレーム及びその製造方法
JPH05315499A (ja) 1992-05-14 1993-11-26 Mitsubishi Electric Corp 半導体用リードフレーム
JP3329073B2 (ja) * 1993-06-04 2002-09-30 セイコーエプソン株式会社 半導体装置およびその製造方法
US5517056A (en) * 1993-09-30 1996-05-14 Motorola, Inc. Molded carrier ring leadframe having a particular resin injecting area design for gate removal and semiconductor device employing the same
JPH0878605A (ja) * 1994-09-01 1996-03-22 Hitachi Ltd リードフレームおよびそれを用いた半導体集積回路装置
JPH09186286A (ja) * 1996-01-05 1997-07-15 Matsushita Electron Corp リードフレーム及び半導体チップの実装方法
JP3892139B2 (ja) * 1998-03-27 2007-03-14 株式会社ルネサステクノロジ 半導体装置
US6075283A (en) 1998-07-06 2000-06-13 Micron Technology, Inc. Downset lead frame for semiconductor packages
US6258629B1 (en) * 1999-08-09 2001-07-10 Amkor Technology, Inc. Electronic device package and leadframe and method for making the package

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6223139A (ja) * 1985-07-24 1987-01-31 Hitachi Ltd リ−ドフレ−ム
JPS6315454A (ja) * 1986-07-08 1988-01-22 Fujitsu Ltd 半導体装置用リ−ドフレ−ム
JPH03206650A (ja) * 1990-01-08 1991-09-10 Mitsubishi Electric Corp 半導体用リードフレームの製造方法
JPH06125029A (ja) * 1992-10-12 1994-05-06 Toshiba Corp 半導体装置用リ−ドフレ−ム、樹脂封止型半導体装置及び樹脂封止型半導体装置の製造方法
WO1999044234A1 (de) * 1998-02-27 1999-09-02 Robert Bosch Gmbh Leadframevorrichtung und entsprechendes herstellungsverfahren
JPH11260985A (ja) * 1998-03-12 1999-09-24 Matsushita Electron Corp リードフレーム，樹脂封止型半導体装置及びその製造方法
JP2002373964A (ja) * 2001-06-14 2002-12-26 Nec Kansai Ltd リードフレーム

Also Published As

Publication number Publication date
TW574751B (en) 2004-02-01
JP2003046051A (ja) 2003-02-14
US6894370B2 (en) 2005-05-17
US20030020148A1 (en) 2003-01-30
US20050098862A1 (en) 2005-05-12
US7239009B2 (en) 2007-07-03

Similar Documents

Publication Publication Date Title
JP4611579B2 (ja) リードフレーム、半導体装置およびその樹脂封止法
KR970011649B1 (ko) 반도체 장치의 제조방법
US8174096B2 (en) Stamped leadframe and method of manufacture thereof
US7166926B2 (en) Method for producing semiconductor device and semiconductor device
JP6357371B2 (ja) リードフレーム、半導体装置及びリードフレームの製造方法
JP3470111B2 (ja) 樹脂封止型半導体装置の製造方法
US6893898B2 (en) Semiconductor device and a method of manufacturing the same
JP2000294711A (ja) リードフレーム
JP4530863B2 (ja) 樹脂封止型半導体装置
JP2001345412A (ja) 半導体装置および半導体装置の製造方法
JP4455208B2 (ja) リードフレーム及び半導体装置の製造方法
JP2005116687A (ja) リードフレーム、半導体装置及び半導体装置の製造方法
JP4455166B2 (ja) リードフレーム
JP4066050B2 (ja) 樹脂封止型半導体装置及びその製造方法
JPH0661401A (ja) リードフレームおよびその製造方法
JP2006216993A (ja) 樹脂封止型半導体装置
JP4266429B2 (ja) 樹脂封止型半導体装置およびその製造方法
JPS63174347A (ja) リ−ドフレ−ム
JP3920753B2 (ja) 半導体装置及びそれを組み込んだ電子装置
JP5145596B2 (ja) 半導体装置
JP3795047B2 (ja) 樹脂封止型半導体装置
KR100470510B1 (ko) 리드프레임의 구조
JP2006073904A (ja) 半導体装置、リードフレーム、及びその製造方法
JP3574718B2 (ja) 半導体装置およびその製造方法
CN118824980A (zh) 包括具有用于提高机械可靠性的隆起部的引线的引线框架和半导体封装体

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20070705

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080612

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20100426

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100616

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100622

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100820

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100907

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100921

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101012

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101014

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131022

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees