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JP4538830B2 - 半導体装置 - Google Patents

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JP4538830B2
JP4538830B2 JP2004098440A JP2004098440A JP4538830B2 JP 4538830 B2 JP4538830 B2 JP 4538830B2 JP 2004098440 A JP2004098440 A JP 2004098440A JP 2004098440 A JP2004098440 A JP 2004098440A JP 4538830 B2 JP4538830 B2 JP 4538830B2
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憲成 阪本
隆文 菊池
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Renesas Electronics Corp
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Description

本発明は、半導体装置に関し、特に、複数の半導体チップを有した半導体装置に適用して有効な技術に関する。
従来の複数の半導体チップを有した半導体装置（マルチチップモジュール）では、そのパッケージ基板の主面上に実装された３個のチップのうち、ＤＲＡＭ（Dynamic Random Access Memory) が形成されたチップおよびフラッシュメモリが形成されたチップは、それぞれＡｕバンプを介してパッケージ基板の配線と電気的に接続されており、さらに２個のチップの上には高速マイクロプロセッサが形成されたチップが実装され、このチップはＡｕワイヤを介してパッケージ基板のボンディングパッドと電気的に接続されている（例えば、特許文献１参照）。
また、従来の複数の半導体メモリチップを相互接続基板上に含むメモリモジュールでは、１つのチップの出力接続部がスタック内のそのすぐ下にあるチップを超えたところにくるように交差された互いに積層された２つ以上のチップを含んでいる（例えば、特許文献２参照）。
国際公開番号ＷＯ ０２／１０３７９３ Ａ１号公報（図２） 特開平５−１２１６４３号公報（図１）
複数の半導体チップを有する半導体装置の一例として、演算処理機能を有する半導体チップ（以降、マイコンチップという）と、メモリ回路を有する半導体チップ（以降、メモリチップという）とが配線基板上に搭載されたＳＩＰ（System In Package)と呼ばれる半導体装置が知られている。
近年、顧客からの要求により、大量のデータを処理するために半導体装置のメモリの大容量化が必要になり、加えてこの半導体装置を小型の電子機器に搭載するため、半導体装置の小型化も必要とされている。
なお、メモリを大容量化するにあたり、１チップで大容量にすると、チップサイズが大きくなり、その結果、配線基板も大きくなって半導体装置の小型化が図れないことが問題となる。
そこで、本発明者は、メモリの大容量化と半導体装置の小型化の両方を図る上で、同種メモリの積層（スタック）構造を検討した。
なお、メモリチップを配線基板上に積層する構造は、前記特許文献２に記載されているが、配線基板の配線レイアウトについては前記特許文献２には全く記載されていない。
本発明の目的は、メモリの大容量化と装置本体の小型化を実現することができる半導体装置を提供することにある。
また、本発明の他の目的は、メモリの大容量化を図りつつ高速処理を行うことができる半導体装置を提供することにある。
さらに、本発明の他の目的は、配線基板における配線レイアウトの容易化を図ることができる半導体装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、互いに対向する一対の第１辺と、互いに対向し、かつ前記第１辺と交差する方向に延在する一対の第２辺とを有する四角形の平面形状から成り、前記第１辺のみに沿って設けられた複数のフリップチップ用電極、前記第２辺のみに沿って設けられた複数のワイヤ接続用電極、および前記複数のフリップチップ用電極と前記複数のワイヤ接続用電極とをそれぞれ電気的に接続する複数の共通配線が形成された主面と、前記主面と反対側の裏面とを有する配線基板と、互いに対向する一対の第１チップ辺と、互いに対向し、かつ前記第１チップ辺と交差する方向に延在する一対の第２チップ辺とを有する四角形の平面形状から成り、複数の第１パッドが前記第１チップ辺のみに沿って形成された第１チップ主面と、前記第１チップ主面と反対側の第１チップ裏面とを有し、前記第１チップ主面が前記配線基板の主面と対向し、かつ前記第１チップ辺が前記配線基板の第１辺と並ぶように前記配線基板の主面上に搭載された第１半導体チップと、前記第１半導体チップと同種であり、互いに対向する一対の第３チップ辺と、互いに対向し、かつ前記第３チップ辺と交差する方向に延在する一対の第４チップ辺とを有する四角形の平面形状から成り、複数の第２パッドが前記第３チップ辺のみに沿って形成された第２チップ主面と、前記第２チップ主面と反対側の第２チップ裏面とを有し、前記第２チップ裏面が前記第１半導体チップの第１チップ裏面と対向し、前記第３チップ辺が前記配線基板の第２辺と並ぶように前記第１半導体チップ上に搭載された第２半導体チップと、前記第１半導体チップの複数の第１パッドと前記配線基板の複数のフリップチップ用電極とをそれぞれ電気的に接続する複数のバンプと、前記第２半導体チップの複数の第２パッドと前記配線基板の複数のワイヤ接続用電極とをそれぞれ電気的に接続する複数のワイヤと、前記第１半導体チップ、前記第２半導体チップ、および前記複数のワイヤを封止する封止体と、前記配線基板の裏面に設けられた複数の外部端子と、を含み、前記第１半導体チップおよび前記第２半導体チップは、それぞれメモリ回路を有しており、前記第２半導体チップは、前記第１半導体チップと並列動作し、前記複数の第２パッドの配列順は、前記複数の第１パッドの配列順と同じである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
配線基板上にフリップチップ接続された第１の半導体チップと、第１の半導体チップと同種でありかつ第１の半導体チップ上にフェイスアップ実装された第２の半導体チップを有しており、配線基板に、第１の半導体チップの複数の第１電極と、これらの第１電極に対応する第２の半導体チップの複数の第２電極とをそれぞれ接続する複数の共通配線が形成されており、さらに第１の半導体チップは、複数の第１電極の列に沿って形成された第１の辺とそれ以外の他の辺とを有し、一方、第２の半導体チップは、複数の第２電極が第１の半導体チップの他の辺に沿って配列されるように第１の半導体チップ上に積み重ねられていることにより、第１の半導体チップ上に同種の第２の半導体チップが向きを変えて積層されるため、配線基板上で共通配線を引き回す際に各共通配線をクロスさせることなく引き回すことが可能になる。その結果、配線基板の配線層の数の増加を抑えて共通配線を引き回すことができ、配線基板の薄型化を図ることができるとともに、コスト上昇を抑えることができる。さらに、第１の半導体チップ上に同種の第２の半導体チップが向きを変えて積層されるため、配線基板においてフリップチップ接続用の電極とワイヤ接続用の電極とを異なった領域に分散させて配置することができ、配線基板上で各電極を効率良く配置することができる。したがって、配線基板の小型化を図ることができ、両チップがメモリ回路を有している場合には、メモリの大容量化と半導体装置の小型化の両者を実現することができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態）
図１は本発明の実施の形態の半導体装置の構造の一例を示す断面図、図２は図１に示す半導体装置のシステムの一例を示すブロック構成図、図３は図１に示す半導体装置に搭載される第１の半導体チップと第２の半導体チップの実装方向の一例を示す平面図、図４は図１に示す半導体装置に組み込まれる配線基板の最上配線層（Ｌ１）の配線パターンの一例を示す平面図、図５は図１に示す半導体装置に組み込まれる配線基板の上から２層めの配線層（Ｌ２）の配線パターンの一例を示す平面図、図６は図１に示す半導体装置に組み込まれる配線基板の上から３層めの配線層（Ｌ３）の配線パターンの一例を示す平面図、図７は図１に示す半導体装置に組み込まれる配線基板の上から４層めの配線層（Ｌ４）の配線パターンの一例を示す平面図、図８は図１に示す半導体装置の組み立て手順の一例を示す製造フロー図、図９は図１に示す半導体装置に搭載される第１の半導体チップの構造の一例を示す平面図、図１０は図１に示す半導体装置に組み込まれる配線基板の構造の一例を示す平面図、図１１は図１０に示す配線基板の断面図、図１２は図８に示す組み立てにおけるフリップチップ接続完了時の構造の一例を示す平面図、図１３は図１２に示すフリップチップ接続完了時の構造の断面図、図１４は図８に示す組み立てにおける第２の半導体チップのワイヤボンディング完了時の構造の一例を示す平面図、図１５は図１４に示す第２の半導体チップのワイヤボンディング完了時の構造の断面図、図１６は図８に示す組み立てにおける第３の半導体チップのワイヤボンディング完了時の構造の一例を示す平面図、図１７は図１６に示す第３の半導体チップのワイヤボンディング完了時の構造の断面図、図１８は図８に示す組み立てにおける組み立て完了時の構造の一例を示す断面図、図１９は本発明の実施の形態の変形例の第１の半導体チップと第２の半導体チップの実装方向を示す平面図、図２０は本発明の実施の形態の他の変形例の第１の半導体チップと第２の半導体チップの実装状態を示す平面図である。
図１に示す本実施の形態の半導体装置は、複数の同種の半導体チップと、これらのチップを制御し、かつ演算処理機能を備えた半導体チップ（ＣＰＵ（Central Processing Unit)）とを有する半導体パッケージであり、本実施の形態では、前記半導体装置の一例として、２つの同種のメモリチップ（第１の半導体チップと第２の半導体チップ）と、これらを制御するマイコンチップ（第３の半導体チップ）３とが組み込まれたＳＩＰ（System In Package)４を取り上げて説明する。
すなわち、ＳＩＰ４は、同種のメモリチップを複数有していることにより、メモリの大容量化を図ることが可能なものであり、さらに、組み込まれる複数の半導体チップを積層してパッケージ本体の小型化を図るものである。
なお、本実施の形態では、ＳＩＰ４に搭載された２つのメモリチップが、それぞれメモリ回路を有する同種のＤＲＡＭ（Dynamic Random Access Memory) の場合を説明する。図１に示すように、ＳＩＰ４では、配線基板上に、まず第１の半導体チップである第１のＤＲＡＭ１がフェイスダウン実装で配置され、かつ配線基板とフリップチップ接続によって電気的に接続されており、また、この第１のＤＲＡＭ１上に第２の半導体チップである第２のＤＲＡＭ２がフェイスアップ実装で積層されている。さらに、第２のＤＲＡＭ２上に第３の半導体チップであるマイコンチップ３がフェイスアップ実装で積層されている。
したがって、第２のＤＲＡＭ２とマイコンチップ３は、それぞれワイヤ接続によって配線基板と電気的に接続されている。
なお、第１のＤＲＡＭ１と第２のＤＲＡＭ２は、同種のチップであるため、相互の大きさ、パッド配列、パッド数およびピン機能などは全く同じである。
また、配線基板の主面５ａに対するその反対側の裏面５ｂには、外部端子である複数のボール電極８がマトリクス配置で設けられているとともに、主面５ａ側には３つの半導体チップおよび複数のワイヤ６を樹脂封止する封止体７が形成されている。
つまり、ＳＩＰ４は、ＢＧＡ（Ball Grid Array)型の半導体装置である。
図１に示すＳＩＰ４の詳細構造について説明すると、主面５ａとその反対側の裏面５ｂとを有した配線基板であるパッケージ基板５と、その主面１ａに半導体素子および複数のパッド（電極）１ｃを有しており、かつ主面１ａがパッケージ基板５の主面５ａと対向して配置されているとともに、フリップチップ接続によってパッケージ基板５と電気的に接続された第１の半導体チップである第１のＤＲＡＭ１と、第１のＤＲＡＭ１と同種のチップであるとともに、主面２ａに半導体素子および複数のパッド（電極）２ｃを有しており、かつ第１のＤＲＡＭ１上に主面２ａを上方に向けて積み重ねて配置され、さらにパッケージ基板５と導電性のワイヤ６によって電気的に接続された第２の半導体チップである第２のＤＲＡＭ２と、第２のＤＲＡＭ２上に積み重ねて配置されているとともに、演算処理機能を有し、かつパッケージ基板５と導電性のワイヤ６によって電気的に接続された第３の半導体チップであるマイコンチップ３と、３つの半導体チップおよび複数のワイヤ６を樹脂封止する封止体７と、パッケージ基板５の裏面５ｂに設けられた外部端子である複数のボール電極８とからなる。
さらに、パッケージ基板５には、図３に示すように、第１のＤＲＡＭ１のパッド１ｃのうちの複数の第１電極１ｄとこれらの第１電極１ｄにそれぞれ対応する第２のＤＲＡＭ２の複数の第２電極２ｄとをそれぞれ電気的に接続する複数の共通配線５ｃが形成されている。
また、パッケージ基板５には、第１のＤＲＡＭ１のパッド１ｃのうちの共通配線５ｃと接続しない複数の第３電極１ｅにそれぞれ接続しており、かつそれぞれ対応するボール電極８と電気的に接続する複数の第１の独立配線５ｄと、第２のＤＲＡＭ２のパッド２ｃのうちの共通配線５ｃと接続しない複数の第４電極２ｅにそれぞれ接続しており、かつそれぞれ対応するボール電極８と電気的に接続する複数の第２の独立配線５ｅとが形成されている。
また、第１のＤＲＡＭ１は、共通配線５ｃに接続する複数の第１電極１ｄの列に沿って形成された第１の辺１ｆとそれ以外の他の辺１ｇとを有している。一方、第２のＤＲＡＭ２は、共通配線５ｃに接続する複数の第２電極２ｄが第１のＤＲＡＭ１の他の辺１ｇに沿って配列されるように第１のＤＲＡＭ１上に積み重ねられている。
なお、共通配線５ｃ、第１の独立配線５ｄおよび第２の独立配線５ｅは、それぞれに対応する図１４に示すマイコンチップ３のパッド（電極）３ｃとそれぞれ電気的に接続されている。
次に、本実施の形態のＳＩＰ４のシステム構成の一例を図２を用いて説明する。マイコンチップ３と第１のＤＲＡＭ１、およびマイコンチップ３と第２のＤＲＡＭ２とは、それぞれ電極ごとに共通配線５ｃ、第１の独立配線５ｄ、第２の独立配線５ｅで接続されている。共通配線５ｃによって接続されているのは、ＣＳ、ＣＬＣ、ＣＫＥ、ＲＡＳ、ＣＡＳ、ＷＥ、ＤＱＭ、ＢＡなどのコマンド信号用の電極、およびアドレス信号用の電極である。したがって、複数の共通配線５ｃが設けられている。
また、第１の独立配線５ｄによって接続されているのは、マイコンチップ３と第１のＤＲＡＭ１のデータ信号用の電極であり、さらに、第２の独立配線５ｅによって接続されているのは、マイコンチップ３と第２のＤＲＡＭ２のデータ信号用の電極であり、第１の独立配線５ｄおよび第２の独立配線５ｅともそれぞれ複数設けられている。
すなわち、ＳＩＰ４では、マイコンチップ３と２つのメモリチップそれぞれの間で、データ信号用の配線が別々に複数独立して設けられており、データバスを分割した配線構造となっている。その際、アドレス信号は、共通配線５ｃを介して第１のＤＲＡＭ１と第２のＤＲＡＭ２に入るように接続されているため、第１のＤＲＡＭ１と第２のＤＲＡＭ２それぞれのアドレスにデータ読出しの信号が入ると、第１のＤＲＡＭ１と第２のＤＲＡＭ２は、それぞれの対応するマイコンチップ３の電極に対して一斉にデータを出力する。
例えば、第１のＤＲＡＭ１より割り当てられたデータ線ＤＱ０〜７および第２のＤＲＡＭ２より割り当てられたデータ線ＤＱ８〜１５は、それぞれ独立してマイコンチップ３とデータのやり取りを行うことができる。つまり、ＳＩＰ４では、２つのメモリチップを並列動作させることができる。これにより、各メモリチップにおけるデータ転送時の負担を軽減することができる。
したがって、ＳＩＰ４では、データ転送の高速化を図ることができる。
さらに、２つの同種のメモリチップ（第１のＤＲＡＭ１と第２のＤＲＡＭ２）を有しているため、メモリの大容量化を図ることができる。また、さらに容量が大きい大容量チップに置き換える際にも、ピン配置を変更することなく大容量のメモリチップを搭載することが可能である。
次に、本実施の形態のＳＩＰ４において、図２に示すシステムを構造として小型化して実現するための特徴について説明する。
まず、ＳＩＰ４に搭載された同種の２つのメモリチップである第１のＤＲＡＭ１および第２のＤＲＡＭ２は、それぞれ主面１ａ，２ａの対向する２辺にパッド１ｃ，２ｃが設けられている（図３参照）。さらに、第１のＤＲＡＭ１は、金バンプ１ｈを介してフリップチップ接続でパッケージ基板５と電気的に接続しており、これによって、図４に示すように、フリップチップ用電極群５ｊを第１のＤＲＡＭ１のチップ領域内に配置することができる。
また、第２のＤＲＡＭ２は、第１のＤＲＡＭ１の裏面１ｂ上に、その主面２ａを上方に向けてフェイスアップ実装で積層されている。したがって、第１のＤＲＡＭ１の裏面１ｂと第２のＤＲＡＭ２の裏面２ｂとが接着材などによって接続されており、第２のＤＲＡＭ２は、フェイスアップ実装であるため、パッケージ基板５とワイヤ接続によって電気的に接続されている。
なお、ＳＩＰ４では、第２のＤＲＡＭ２は、図３に示すように、複数の第２電極２ｄが第１のＤＲＡＭ１の他の辺１ｇに沿って配列されるように第１のＤＲＡＭ１上に積み重ねられている。例えば、図３に示すように、第１のＤＲＡＭ１に対して、第２のＤＲＡＭ２が、そのパッド２ｃの配列方向が９０°向きが変わるように配置されている。すなわち、フェイスダウン実装された第１のＤＲＡＭ１に対して、第１のＤＲＡＭ１上にフェイスアップ実装される第２のＤＲＡＭ２が、第１のＤＲＡＭ１のパッド１ｃの配列方向に対して、第２のＤＲＡＭ２のパッド２ｃの配列方向が９０°向きが変わるように第１のＤＲＡＭ１上に積層されている。
これにより、第１のＤＲＡＭ１上に同種の第２のＤＲＡＭ２が向きを変えて積層されるため、パッケージ基板５上で共通配線５ｃを引き回す際に、図３に示すように、各共通配線５ｃをクロスさせることなく引き回すことが可能になる。
その結果、パッケージ基板５における配線層の数の増加を抑えて共通配線５ｃを引き回すことができ、パッケージ基板５の薄型化を図ることができるとともに、コスト上昇を抑えることができる。
さらに、第１のＤＲＡＭ１上に同種の第２のＤＲＡＭ２が向きを変えて積層されるため、パッケージ基板５の表層において、図４に示すように、複数のフリップチップ用電極５ｆと複数のワイヤ接続用電極５ｉとを異なった領域に分散させて配置することができ、パッケージ基板５の表層上で各電極や各配線を効率良く配置することができる。
その結果、パッケージ基板５の小型化を図ることができ、ＳＩＰ４のメモリの大容量化とＳＩＰ４の小型化の両者を実現することができる。
なお、パッケージ基板５は、例えば、樹脂材の基材と、銅合金などからなる複数の配線および電極、さらに表層配線を絶縁する絶縁膜などから構成され、複数の配線層を有した多層配線基板である。
また、図１に示すワイヤ６は、例えば、金線であり、さらに、ボール電極８は、例えば、半田などからなる。また、第１のＤＲＡＭ１のフリップチップ接続部は、絶縁性の樹脂などからなるアンダーフィル封止部９によって保護されている。また、パッケージ基板５の主面５ａ上で複数のワイヤ６および３つの半導体チップを覆う封止体７は、例えば、熱硬化性のエポキシ樹脂などによって形成されるものである。
次に、メモリの大容量化とパッケージ本体の小型化を図るＳＩＰ４のパッケージ基板５における各配線層の配線パターンの一例について説明する。図４、図５、図６および図７は、それぞれパッケージ基板５における主面５ａの配線層である最上配線層（Ｌ１）、上から２層めの配線層（Ｌ２）、上から３層めの配線層（Ｌ３）、上から４層めの配線層（Ｌ４）の各配線パターンを示している。
図４に示す最上配線層（Ｌ１）には、第１のＤＲＡＭ１とフリップチップ接続を行うための複数のフリップチップ用電極５ｆが対向して２列に設けられており、さらに、第２のＤＲＡＭ２とワイヤ接続を行うための複数のワイヤ接続用電極５ｉが、フリップチップ用電極群５ｊと向きを９０°変えた状態で対向して２列に設けられ、ワイヤ接続用電極群５ｋを形成している。
したがって、対向する２列のフリップチップ用電極群５ｊと、これと９０°向きを変えて対向する２列のワイヤ接続用電極群５ｋとが、ほぼ四角形を成しており、これらフリップチップ用電極群５ｊとワイヤ接続用電極群５ｋの周囲に、マイコンチップ３とワイヤボンディングを行うためのマイコン用ワイヤ接続用電極５ｍが、ほぼ全周に亘って２列で設けられている。
さらに、それぞれに第１のＤＲＡＭ用のフリップチップ用電極５ｆと第２のＤＲＡＭ用のワイヤ接続用電極５ｉとを接続する複数の共通配線５ｃと、それぞれに第１のＤＲＡＭ１のフリップチップ用電極５ｆと接続する複数の第１の独立配線５ｄと、それぞれに第２のＤＲＡＭ２のワイヤ接続用電極５ｉと接続する複数の第２の独立配線５ｅとが設けられている。
ここで、一例を挙げて、パッケージ基板５の各配線層における共通配線５ｃと第１の独立配線５ｄと第２の独立配線５ｅの配線の引き回しについて説明する。
まず、図４に示すように、第１のＤＲＡＭ１のフリップチップ用電極５ｆとそれぞれ接続する２つの共通配線５ｃ（例えば、ＣＡＳ用、ＲＡＳ用）は、フリップチップ用電極群５ｊの内側で引き回されてそれぞれ同種の第２のＤＲＡＭ２のワイヤ接続用電極５ｉと接続されている。同様に、アドレス用の２つの共通配線５ｃ（Ａ１８、Ａ２１）もフリップチップ用電極群５ｊの内側で引き回されてそれぞれ同種の第２のＤＲＡＭ２のワイヤ接続用電極５ｉと接続されている。
さらに、ＣＡＳ用とＲＡＳ用の共通配線５ｃは、それぞれスルーホール配線５ｇを介して図５に示す２層めの配線層（Ｌ２）の共通配線５ｃを経由して表層配線層（Ｌ１）のマイコン用ワイヤ接続用電極５ｍと接続しており、また、アドレス用の２つの共通配線５ｃは、それぞれ表層配線層（Ｌ１）の引き回しによってマイコン用ワイヤ接続用電極５ｍと接続しており、これらにより、それぞれ対応するマイコンチップ３のパッド３ｃと接続可能となっている。
一方、図４に示す第１のＤＲＡＭ用のフリップチップ用電極５ｆと接続する２つの第１の独立配線５ｄ（例えば、データ線のＤ１３、Ｄ１５）と、第２のＤＲＡＭ用のワイヤ接続用電極５ｉと接続する２つの第２の独立配線５ｅ（例えば、データ線のＤ４、Ｄ５）は、それぞれスルーホール配線５ｇを介して図５に示す２層めの配線層（Ｌ２）の配線を経由して表層配線層（Ｌ１）のマイコン用ワイヤ接続用電極５ｍと接続しており、それぞれ対応するマイコンチップ３のパッド３ｃと接続可能となっている。
それぞれの共通配線５ｃ、第１の独立配線５ｄおよび第２の独立配線５ｅは、図５に示す２層めの配線層（Ｌ２）および図６に示す３層めの配線層（Ｌ３）においてそれぞれスルーホール配線５ｇを介してさらに下層の配線に接続され、図７に示す４層めの配線層（Ｌ４）でスルーホール配線５ｇを経由してそれぞれ対応するバンプランド５ｈに接続されている。
その結果、複数の共通配線５ｃ、複数の第１の独立配線５ｄおよび複数の第２の独立配線５ｅが、それぞれ対応するマイコンチップ３のパッド３ｃおよび外部端子であるボール電極８と接続される。
このように本実施の形態のＳＩＰ４に組み込まれるパッケージ基板５では、フリップチップ接続とワイヤボンディングとを組み合わせ、かつフリップチップ接続の第１のＤＲＡＭ１に対して、これに積層されるワイヤボンディングの第２のＤＲＡＭ２を、そのパッド配列の向きを９０°変えて配置したことにより、複数のフリップチップ用電極５ｆと複数のワイヤ接続用電極５ｉを９０°異なった位置の領域に分散させて配置することができる。したがって、第１のＤＲＡＭ１と第２のＤＲＡＭ２を接続する複数の共通配線５ｃを、パッケージ基板５の表層の配線層においてクロスさせずに引き回すことができ、パッケージ基板５における配線層の数の増加を抑制することができるとともに、パッケージ基板５の小型化を図ることができる。
さらに、配線層の数の増加を抑制することができるため、パッケージ基板５の薄型化を図ることができ、かつコスト増加を抑えることができる。
次に、本実施の形態のＳＩＰ４の組み立てを図８に示すフローに沿って説明する。
まず、図８のステップＳ１に示す基板準備を行う。ここでは、図４〜図７に示す各配線層を有した配線基板である図１０および図１１に示すパッケージ基板５を準備する。なお、パッケージ基板５の主面５ａには、第１のＤＲＡＭ１の各パッド１ｃに対応した複数のフリップチップ用電極５ｆと、第２のＤＲＡＭ２の各パッド２ｃに対応した複数のワイヤ接続用電極５ｉと、マイコンチップ３の各パッド３ｃに対応した複数のマイコン用ワイヤ接続用電極５ｍが設けられている。
一方、各パッド１ｃに金バンプ１ｈが設けられた図９に示す第１の半導体チップである第１のＤＲＡＭ１を準備する。すなわち、第１のＤＲＡＭ１は、メモリ回路を有したメモリチップである。
その後、ステップＳ２に示す第１のＤＲＡＭフリップチップ接続を行う。その際、まず、パッケージ基板５の主面５ａ上にペースト状の接着材を塗布し、その上に図９に示す第１のＤＲＡＭ１をフェイスダウン実装で配置する。その後、図１２および図１３に示すように熱圧着によって第１のＤＲＡＭ１をパッケージ基板５にフリップチップ接続する。
これにより、第１のＤＲＡＭ１の各パッド１ｃが金バンプ１ｈを介してそれぞれに対応するパッケージ基板５の各フリップチップ用電極５ｆに電気的に接続するとともに、前記接着材が硬化して各フリップチップ接続部を保護するアンダーフィル封止部９が形成される。
その後、ステップＳ３に示す第２のＤＲＡＭダイボンディングを行う。ここでは、第１のＤＲＡＭ１と同種の第２のＤＲＡＭ２を、第１のＤＲＡＭ１の裏面１ｂ上にフェイスアップ実装で積層し、第１のＤＲＡＭ１の裏面１ｂと、第２のＤＲＡＭ２の裏面２ｂとを接着材などで接続する。
その際、第２のＤＲＡＭ２を、そのパッド配列の向きが第１のＤＲＡＭ１のパッド配列に対して９０°変わるように第１のＤＲＡＭ１上に積層する。
その後、ステップＳ４に示すマイコンチップダイボンディングを行う。ここでは、第１のＤＲＡＭ１と第２のＤＲＡＭ２を制御することができ、かつ演算処理機能を備えた第３の半導体チップであるマイコンチップ３を、その主面３ａを上方に向けて第２のＤＲＡＭ２の主面２ａ上にフェイスアップ実装で積層し、図１５に示すように第２のＤＲＡＭ２の主面２ａと、マイコンチップ３の裏面３ｂとを接着材などで接続する。
その後、ステップＳ５に示す第２のＤＲＡＭワイヤボンディングを行う。すなわち、図１４および図１５に示すように第２のＤＲＡＭ２の各パッド２ｃと、これに対応するパッケージ基板５のワイヤ接続用電極５ｉとを金線などのワイヤ６で電気的に接続する。
続いて、ステップＳ６に示すマイコンチップワイヤボンディングを行う。すなわち、図１６および図１７に示すようにマイコンチップ３の各パッド３ｃと、これに対応するパッケージ基板５のマイコン用ワイヤ接続用電極５ｍとを金線などのワイヤ６で電気的に接続する。
その後、ステップＳ７に示す樹脂封止を行う。ここでは、例えば、熱硬化性のエポキシ樹脂などを用いてパッケージ基板５の主面５ａ上を樹脂成形して図１８に示す封止体７を形成し、３つの半導体チップと複数のワイヤ６を封止体７によって樹脂封止する。
その後、ステップＳ８に示すボール付けを行う。ここでは、パッケージ基板５の裏面５ｂの各バンプランド５ｈに半田などで形成されたボール電極８をリフローなどで溶融して電気的に接続する。
これによって、ＳＩＰ４の組み立て完了となる。
なお、多数個取り基板を用いて一括して複数のＳＩＰ４を形成する場合には、ボール付け工程の後、個片化のための切断を行って組み立て完了となる。
次に、本実施の形態の変形例の半導体装置について説明する。
図１９に示す変形例は、フェイスダウン実装の第１のＤＲＡＭ１上にこれと同種の第２のＤＲＡＭ２をフェイスアップ実装で積層する際に、そのパッド配列の向きが第１のＤＲＡＭ１のパッド配列に対して１８０°変わるように第１のＤＲＡＭ１上に積層した場合である。
この場合、パッケージ基板５の表層の配線層において共通配線５ｃを引き回す際に、隣り合ったフリップチップ用電極５ｆ間に共通配線５ｃを通さなければならないため、微細配線加工技術が必要となるが、表層の配線層において複数の共通配線５ｃをクロスさせずに引き回すことができるため、９０°向きを変えた場合と同様の効果を得ることが可能である。
また、図２０に示す他の変形例は、２つの同種の半導体チップを積層する際に、データ線の分割（データバス分割）によってそれぞれの半導体チップに別々に独立した複数のデータ用の配線、すなわち複数の第１の独立配線５ｄと複数の第２の独立配線５ｅを接続するものであり、この場合に、フェイスアップ実装された第１のＤＲＡＭ１上にこれと同種の第２のＤＲＡＭ２を同じくフェイスアップ実装で積層する。その際、第２のＤＲＡＭ２のパッド配列の向きが第１のＤＲＡＭ１のパッド配列に対して９０°変わるように第１のＤＲＡＭ１上に積層する。さらに、両チップともフェイスアップ実装であるため、両チップともパッケージ基板５とワイヤ接続を行う。
この場合、第２のＤＲＡＭ２のパッド配列の方向が第１のＤＲＡＭ１のパッド配列と９０°方向が変わっているため、それぞれのチップにワイヤ６を介して接続する複数のワイヤ接続用電極５ｉの配列を９０°異なった位置の領域に分散させて配置することができ、これにより、配線の引き回しのためのスペースを確保し易くすることができ、配線レイアウトの容易化を図ることができる。
したがって、第１のＤＲＡＭ１の複数のパッド１ｃ（第３電極１ｅ）とワイヤ６を介してそれぞれ接続する複数の第１の独立配線５ｄを、複数のワイヤ接続用電極５ｉより外側に配置することが可能となり、かつ第２のＤＲＡＭ２のパッド２ｃ（第４電極２ｅ）とワイヤ６を介してそれぞれ接続する複数の第２の独立配線５ｅも、複数のワイヤ接続用電極５ｉより外側に配置することが可能となり、複数の第１の独立配線５ｄと複数の第２の独立配線５ｅを容易に引き回すことができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、同種の半導体チップがＤＲＡＭとして２つ積層されている場合を説明したが、半導体装置に組み込まれる同種の半導体チップの数は２つ以上であれば何個であってもよい。
また、前記実施の形態では、半導体装置が、外部端子としてボール電極８を有している場合を例に取り上げて説明したが、前記半導体装置は、配線基板と、その上に搭載される少なくとも２つ以上の同種の半導体チップとを有しているものであれば、前記外部端子はボール電極８以外のものであってもよく、例えば、前記半導体装置は、ＬＧＡ（Land Grid Array)型のものであってもよい。
本発明は、電子装置および半導体装置に好適である。
本発明の実施の形態の半導体装置の構造の一例を示す断面図である。 図１に示す半導体装置のシステムの一例を示すブロック構成図である。 図１に示す半導体装置に搭載される第１の半導体チップと第２の半導体チップの実装方向の一例を示す平面図である。 図１に示す半導体装置に組み込まれる配線基板の最上配線層（Ｌ１）の配線パターンの一例を示す平面図である。 図１に示す半導体装置に組み込まれる配線基板の上から２層めの配線層（Ｌ２）の配線パターンの一例を示す平面図である。 図１に示す半導体装置に組み込まれる配線基板の上から３層めの配線層（Ｌ３）の配線パターンの一例を示す平面図である。 図１に示す半導体装置に組み込まれる配線基板の上から４層めの配線層（Ｌ４）の配線パターンの一例を示す平面図である。 図１に示す半導体装置の組み立て手順の一例を示す製造フロー図である。 図１に示す半導体装置に搭載される第１の半導体チップの構造の一例を示す平面図である。 図１に示す半導体装置に組み込まれる配線基板の構造の一例を示す平面図である。 図１０に示す配線基板の構造の一例を示す断面図である。 図８に示す組み立てにおけるフリップチップ接続完了時の構造の一例を示す平面図である。 図１２に示すフリップチップ接続完了時の構造を示す断面図である。 図８に示す組み立てにおける第２の半導体チップのワイヤボンディング完了時の構造の一例を示す平面図である。 図１４に示す第２の半導体チップのワイヤボンディング完了時の構造を示す断面図である。 図８に示す組み立てにおける第３の半導体チップのワイヤボンディング完了時の構造の一例を示す平面図である。 図１６に示す第３の半導体チップのワイヤボンディング完了時の構造を示す断面図である。 図８に示す組み立てにおける組み立て完了時の構造の一例を示す断面図である。 本発明の実施の形態の変形例の第１の半導体チップと第２の半導体チップの実装方向を示す平面図である。 本発明の実施の形態の他の変形例の第１の半導体チップと第２の半導体チップの実装状態を示す平面図である。
符号の説明
１ 第１のＤＲＡＭ（第１の半導体チップ）
１ａ 主面
１ｂ 裏面
１ｃ パッド（電極）
１ｄ 第１電極
１ｅ 第３電極
１ｆ 第１の辺
１ｇ 他の辺
１ｈ 金バンプ
２ 第２のＤＲＡＭ（第２の半導体チップ）
２ａ 主面
２ｂ 裏面
２ｃ パッド（電極）
２ｄ 第２電極
２ｅ 第４電極
３ マイコンチップ（第３の半導体チップ）
３ａ 主面
３ｂ 裏面
３ｃ パッド（電極）
４ ＳＩＰ（半導体装置）
５ パッケージ基板（配線基板）
５ａ 主面
５ｂ 裏面
５ｃ 共通配線
５ｄ 第１の独立配線
５ｅ 第２の独立配線
５ｆ フリップチップ用電極
５ｇ スルーホール配線
５ｈ バンプランド
５ｉ ワイヤ接続用電極
５ｊ フリップチップ用電極群
５ｋ ワイヤ接続用電極群
５ｍ マイコン用ワイヤ接続用電極
６ ワイヤ
７ 封止体
８ ボール電極（外部端子）
９ アンダーフィル封止部

Claims (8)

  1. 互いに対向する一対の第１辺と、互いに対向し、かつ前記第１辺と交差する方向に延在する一対の第２辺とを有する四角形の平面形状から成り、前記第１辺のみに沿って設けられた複数のフリップチップ用電極、前記第２辺のみに沿って設けられた複数のワイヤ接続用電極、および前記複数のフリップチップ用電極と前記複数のワイヤ接続用電極とをそれぞれ電気的に接続する複数の共通配線が形成された主面と、前記主面と反対側の裏面とを有する配線基板と、
    互いに対向する一対の第１チップ辺と、互いに対向し、かつ前記第１チップ辺と交差する方向に延在する一対の第２チップ辺とを有する四角形の平面形状から成り、複数の第１パッドが前記第１チップ辺のみに沿って形成された第１チップ主面と、前記第１チップ主面と反対側の第１チップ裏面とを有し、前記第１チップ主面が前記配線基板の主面と対向し、かつ前記第１チップ辺が前記配線基板の第１辺と並ぶように前記配線基板の主面上に搭載された第１半導体チップと、
    前記第１半導体チップと同種であり、互いに対向する一対の第３チップ辺と、互いに対向し、かつ前記第３チップ辺と交差する方向に延在する一対の第４チップ辺とを有する四角形の平面形状から成り、複数の第２パッドが前記第３チップ辺のみに沿って形成された第２チップ主面と、前記第２チップ主面と反対側の第２チップ裏面とを有し、前記第２チップ裏面が前記第１半導体チップの第１チップ裏面と対向し、前記第３チップ辺が前記配線基板の第２辺と並ぶように前記第１半導体チップ上に搭載された第２半導体チップと、
    前記第１半導体チップの複数の第１パッドと前記配線基板の複数のフリップチップ用電極とをそれぞれ電気的に接続する複数のバンプと、
    前記第２半導体チップの複数の第２パッドと前記配線基板の複数のワイヤ接続用電極とをそれぞれ電気的に接続する複数のワイヤと、
    前記第１半導体チップ、前記第２半導体チップ、および前記複数のワイヤを封止する封止体と、
    前記配線基板の裏面に設けられた複数の外部端子と、を含み、
    前記第１半導体チップおよび前記第２半導体チップは、それぞれメモリ回路を有しており、
    前記第２半導体チップは、前記第１半導体チップと並列動作し、
    前記複数の第２パッドの配列順は、前記複数の第１パッドの配列順と同じであることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記第２半導体チップのサイズは、前記第１半導体チップのサイズと同じであることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、四角形の平面形状から成り、複数の第３パッドが各辺に沿って形成された第３チップ主面と、前記第３チップ主面と反対側の第３チップ裏面とを有し、前記第３チップ裏面が前記第２半導体チップの第２チップ主面と対向するように前記第２半導体チップの第２チップ主面上に搭載された第３半導体チップを含むことを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、前記第３半導体チップのサイズは、前記第１半導体チップおよび前記第２半導体チップのそれぞれのサイズよりも小さいことを特徴とする半導体装置。
  5. 請求項３記載の半導体装置において、前記第３半導体チップは、演算処理機能を有していることを特徴とする半導体装置。
  6. 請求項３記載の半導体装置において、前記第３半導体チップの複数の第３パッドは、前記配線基板の各辺に沿って設けられた複数の第３半導体チップ用電極と複数のワイヤを介してそれぞれ電気的に接続されていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、前記配線基板の複数の第３半導体チップ用電極は、前記複数のフリップチップ用電極および前記複数のワイヤ接続用電極のそれぞれよりも前記配線基板の各辺に近い位置に設けられていることを特徴とする半導体装置。
  8. 請求項６記載の半導体装置において、前記第３半導体チップ用電極は、前記フリップチップ用電極および前記ワイヤ接続用電極のそれぞれと前記共通配線を介して電気的に接続されていることを特徴とする半導体装置。
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