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JP4589269B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関する。より具体的には、本発明は放熱性に優れた半導体装置およびその製造方法に関する。
近年、コンピュータ、携帯電話、ＰＤＡ（Personal Digital Assistance）などの電子機器の小型化、高機能化・高速化に伴い、こうした電子機器向けのＩＣ（集積回路）、ＬＳＩ（大規模集積回路）などの半導体チップを搭載した半導体装置のさらなる小型化、高速化および高密度が要求されている。半導体装置の小型化、高速化および高密度は、消費電力の増加を招き、単位体積当たりの発熱量も増加する傾向にある。このため、半導体装置の動作安定性を確保するために、半導体装置の放熱性を向上させる技術が不可欠となっている。
従来、半導体チップの実装構造として、半導体チップの電極が形成された面をフェイスダウンにした状態で、ハンダバンプを用いてフリップチップ実装する構造が知られている。フリップチップ実装された半導体装置の放熱を図る技術としては、たとえば、特許文献１の図９のように、半導体チップの裏面に熱インターフェース材料（Thermal Interface Material:以下ＴＩＭという）を介してヒートスプレッダを搭載することにより、半導体チップで発生する熱を放熱させることが知られている。このような半導体装置をマザーボードに実装した後、ヒートスプレッダの上にヒートシンク、ヒートパイプ、ファンなどの放熱部材をさらに搭載する必要があった。
特開２００１−２５７２８８号公報
従来の半導体装置では、基板の反りや傾きなどのため、半導体チップの裏面にヒートシンクなどの放熱部材を直に接続すると十分な熱拡散性を得ることができなかった。このため、上述のように、放熱部材と半導体チップとの間にヒートスプレッダなどの熱拡散板、およびＴＩＭを設ける必要があり、製造コストの増加の要因となっていた。
また、従来の半導体装置では、放熱部材を熱拡散板に確実に接触させるために、放熱部材と熱拡散板とをより大きな圧力で加圧する必要があった。このため、裏面が露出した状態の半導体チップは、サイズが大きくなるほど、ダメージを受けやすくなるという問題があった。
本発明はこうした課題に鑑みてなされたものであり、その目的は、半導体装置の放熱性を低コストで実現する技術の提供にある。
本発明のある態様は、放熱部材を搭載可能な半導体装置であって、基板と、基板に表面をフェイスダウンした状態で実装された半導体チップと、半導体チップの周囲に成型された封止樹脂と、半導体チップの裏面に放熱部材と熱的に接続可能に設けられ、半導体チップの動作温度で溶融し、高熱伝導性を有する位相変化部と、を備えることを特徴とする。
この態様によれば、放熱部材を搭載した状態で半導体チップの動作させると、溶融した位相変化部が荷重に応じて変形することにより、基板の反りや傾きが吸収される。この結果、放熱部材と半導体チップ裏面とが確実に接続するため、ヒートスプレッダなどの熱拡散板を用いることなく、半導体チップをより安定的に低コストで熱拡散させることができる。
上記態様において、位相変化部が、Ｇａ、ＩｎおよびＳｎからなる群より選ばれる１種類以上の低融点金属、または、１種類以上の低融点金属を含有する合金であってもよい。
本発明の他の態様は、配線パターンが設けられた基板に表面をフェイスダウンした半導体チップをフリップチップ実装する工程と、半導体チップの裏面を露出させた状態で半導体チップの周囲に封止樹脂層を成型する工程と、半導体チップの裏面に、半導体チップの動作温度で溶融し、高熱伝導性を有する材料を塗布する工程と、材料を加熱して溶融させる工程と、を備えることを特徴とする。
この態様によれば、ヒートスプレッダなどの熱拡散板を用いることなく、より安定的かつ低コストで半導体チップの熱拡散が可能な半導体装置を製造することができる。
上記態様において、材料が、Ｇａ、ＩｎおよびＳｎからなる群より選ばれる１種類以上の低融点金属、または、１種類以上の低融点金属を含有する合金であってもよい。
本発明によれば、半導体チップがフリップチップ実装された半導体装置の放熱性を低コストで向上させることができる。
以下、本発明の実施の形態を図面を参照して説明する。
図１（Ａ）は、実施の形態に係る半導体装置１０の概略構成を示す斜視図である。図１（Ｂ）は、図１（Ａ）のＡ−Ａ’線上の断面構造を示す断面図である。半導体装置１０は、基板２０と、表面をフェイスダウンした状態で基板２０にフリップチップ実装された半導体チップ３０と、半導体チップ３０の周囲に成型された封止樹脂層４０と、ヒートシンク、ヒートパイプなどの放熱部材と熱的に接続可能に半導体チップ３０の裏面に設けられた位相変化部４２とを備える。本実施の形態の半導体装置１０は、基板２０の裏面に複数のハンダボール５０がアレイ状に配設されたＢＧＡ(Ball Grid Array）型の半導体パッケージ構造を有する。
本実施形態の基板２０は、層間絶縁膜と配線層とが交互に積層された多層配線構造を有する。図２は、基板２０の構造をより詳細に示す断面図である。複数の配線層２２が層間絶縁膜２４を介して積層されている。配線層２２には、たとえば銅が用いられる。層が異なる配線層２２間は、層間絶縁膜２４に設けられたビアプラグ２６により電気的に接続されている。基板２０の裏面の配線層２２ａの周囲には、耐熱性に優れた樹脂材料からなるソルダーレジスト膜２８が形成され、基板２０にハンダ付けを行う際に、必要な箇所以外にハンダが付着しないように最下層の層間絶縁膜２４ａがコーティングされる。また、基板２０の裏面には、ハンダボール５０が接合されるボールランド部２９がアレイ状に複数配設されている。ボールランド部２９の表面には、有機表面保護コーティング材（ＯＳＰ）２１が被覆されている。また、キャパシタ６０を実装する電極部分には、Ｓｎ、Ａｇ、Ｃｕまたはこれらの合金からなる電極パッド２３が形成されている。一方、半導体チップが実装される側にあたる基板２０の表面には、電解メッキにより形成されたＮｉ、Ｐｄ、Ａｕまたはこれらの合金からなる電極パッド２５がアレイ状に複数配設され、各電極パッド２５の上に、錫、鉛またはこれらの合金からなるＣ４（Controlled Collapse Chip Connection）バンプ２７が設けられている。
このように、本実施形態の基板２０は、コアレスとすることにより、たとえば、６層構造で３００μｍ程度まで薄型化が可能である。基板２０を薄くすることにより、配線抵抗が低減するため、半導体装置１０の動作速度の高速化が図られる。
図１（Ａ）および図１（Ｂ）に戻り、基板２０の裏面に設けられた各ボールランド部２９には、それぞれ、ハンダボール５０が接合されている。また、基板２０の裏面に設けられた電極パッド２３には、キャパシタ６０が実装されている。
基板２０の表面には、ＬＳＩなどの半導体チップ３０がフェイスダウンした状態で、フリップチップ実装されている。より具体的には、半導体チップ３０の外部電極となるハンダバンプ３２と、基板２０のＣ４バンプ２７とがハンダ付けされている。半導体チップ３０と基板２０との間の隙間は、アンダーフィル７０により充填されている。これにより、ハンダ接合部分から生じるストレスが分散されるため、半導体装置１０の耐温度変化特性が改善されるとともに、半導体装置１０の反りが抑制される。
半導体チップ３０の周囲には、半導体チップ３０を封止する封止樹脂層４０が形成されている。本実施の形態では、半導体チップ３０の側面が全て封止樹脂層４０で封止され、封止樹脂層４０の上面の高さが半導体チップ３０の裏面の高さより高くなっている。なお、封止樹脂層４０は、アレイ状の配設された複数のハンダボール５０のうち、最外位置にあるハンダボール５０よりも外側まで基板２０を被覆していることが望ましい。これによれば、封止樹脂層４０によって基板２０の強度が向上するため、基板２０の反りが抑制される。このように、封止樹脂層４０は基板２０の補強材としての機能も果たすため、基板２０がより一層薄型化しても、半導体装置１０全体の強度を確保することができる。
キャパシタ６０は、半導体チップ３０の直下の基板２０の裏面に接続されている。これにより、半導体チップ３０からキャパシタ６０までの配線経路を短縮することができ、配線抵抗の低減が図られる。なお、キャパシタ６０の設置場所は、半導体チップ３０の直下の基板２０の裏面に限られない。たとえば、配線経路が十分短くできる範囲内であれば、半導体チップ３０の直下から外れた基板２０の裏面に設置してもよい。あるいは、配線経路が十分短くできる範囲内で、キャパシタ６０を基板２０の表面に設置し、封止樹脂層４０によりキャパシタ６０を封止してもよい。
半導体チップ３０の裏面に位相変化部４２が設けられている。位相変化部４２は、半導体チップの動作温度で溶融し、高熱伝導性を有する。このような位相変化部４２として、たとえば、Ga（融点：29.8℃、熱伝導率40.6W/mk）、In（融点：156.4℃、熱伝導率81.6W/mk）、およびSn（融点：231.97℃、熱伝導率66.6W/mk）からなる群より選ばれる１種類以上の低融点金属、または、前記１種類以上の低融点金属を含有する合金などのいわゆるＰＣＭＡ（Phase Change Metallic Alloy）を用いることができる。合金の具体例としては、In-Ag、Sn-Ag-Cu、In-Sn-Biなどが挙げられる。
図３に示すように、位相変化部４２の上にヒートシンク、ヒートパイプなどの放熱部材８０を搭載することにより、ヒートスプレッダなどの熱拡散板を用いることなく、位相変化部４２と放熱部材８０とを熱的に接続することができる。位相変化部４２の上に放熱部材８０を搭載した状態で、半導体チップ３０が動作し、位相変化部４２の溶融温度より高くなると、位相変化部４２が溶融する。位相変化部４２が溶融すると、放熱部材８０の荷重により、溶融した位相変化部４２が荷重のより高い場所から荷重がより低い場所へ流動する。これにより、放熱部材８０と半導体チップ３０の裏面とが隙間なく熱伝導性が良好な位相変化部４２で熱的に接続される。このため、基板２０に反りや傾きが生じている場合であっても、位相変化部４２が変形することにより、半導体チップ３０と放熱部材８０との密着性が確保され、低コストで半導体チップ３０の熱拡散性を得ることができる。また、ヒートパイプ、ヒートシンクなどの放熱部材８０をより低圧で取り付けることができるため、放熱部材８０の取り付けによる基板２０の反りや基板２０へのダメージを抑制することができる。
また、本実施の形態では、半導体チップ３０の裏面が周囲の封止樹脂層４０の上面に比べて低くなっており、半導体チップ３０の裏面部分が凹部となっている。このため、半導体チップ３０の動作時に位相変化部４２が溶融しても、位相変化部４２が半導体チップ３０の裏面から流れ出さないため、初期設定された量の位相変化部４２のまま長期間使用することができる。
（半導体装置の製造方法）
図４は、実施の形態の半導体装置の製造方法の概略を示すフロー図である。まず、多層配線構造を有する基板を形成し（Ｓ１０）、この基板の上に半導体チップを実装する（Ｓ２０）。続いて、半導体チップを封止樹脂で封止する（Ｓ３０）。次に半導体チップ裏面に位相変化部を形成する（Ｓ４０）。最後にハンダボール、キャパシタなどを基板の裏面に実装する（Ｓ５０）。
Ｓ１０の基板形成は、図２に示すような多層配線構造をダマシンプロセスなどの一般的に用いられる手法で形成する。Ｓ５０のハンダボール、キャパシタの実装も同様に一般的な手法で行ってよい。以下に、Ｓ２０の半導体チップの実装方法、Ｓ３０の封止樹脂の形成方法、Ｓ４０の冷却部の形成方法についてより詳しく述べる。
（１．半導体チップの実装方法）
図５は、実施形態１の半導体装置１０の半導体チップ３０の実装方法を示す工程断面図である。
まず、図５（Ａ）に示すように、半導体チップ３０の外部電極端子が設けられた表面をフェイスダウンにした状態で、各ハンダバンプ３２とそれらに対応するＣ４バンプ２７とをハンダ付けすることにより、半導体チップ３０をフリップチップ実装する。
次に、図５（Ｂ）に示すように、半導体チップ３０と基板２０との間にアンダーフィル７０を充填する。
以上の工程により、ハンダ接合部分から生じるストレスがアンダーフィル７０により分散された状態で、基板２０に半導体チップ３０がフリップチップ実装される。
（２．封止樹脂形成方法）
図６および図７は、実施形態１の半導体装置１０の封止樹脂層４０の形成方法を示す工程図である。
まず、この樹脂形成方法で用いられる上型２００ａおよび下型２１０の構成について説明する。上型２００ａは、溶融した封止樹脂の流通路となるランナー２０２を備える。ランナー２０２は、上型２００ａと下型２１０とが型合わせされた時に形成されるキャビティ２２０への開口部を有する。上型２００ａの成型面は、樹脂成型時に半導体チップ３０の裏面と接するチップ接触面２０７と、チップ接触面２０７の周囲に位置し、封止樹脂層４０を成型するための樹脂成型面２０６とを含む。本実施の形態では、チップ接触面２０７は、樹脂成型面２０６に対して凸部である。樹脂成型時にチップ接触面２０７が半導体チップ３０の裏面と接することにより、樹脂成型時に封止樹脂の流れ込みが阻止される。また、上型２００ａには、ポンプなどの吸引機構と連通する吸引穴２０４が設けられている。なお、上型における凸部とは、成型面を上にした状態での凹凸関係をいう。
一方、下型２１０は、プランジャー２１２が往復運動可能に形成されたポット２１４を有する。
このような上型２００ａおよび下型２１０を用いて、図６（Ａ）に示すように、半導体チップ３０が実装された基板２０を下型２１０に載置する。また、リリースフィルム２３０を上型２００ａと下型２１０との間に設置する。
次に、図６（Ｂ）に示すように、ポット２１４の中に、封止樹脂を固形化した樹脂タブレット２４０を投入する。また、吸引機構を作動させることにより、リリースフィルム２３０と上型２００ａとの間の空気を排気して、リリースフィルム２３０を上型２００ａに密着させる。リリースフィルム２３０を用いることにより、封止樹脂２４１をキャビティ２２０の内面等に接触させることなく封止樹脂層４０を成型することができる。このため、上型２００ａのクリーニングが不要になり、生産性の向上、製造コストの低減などを図ることができる。
次に、図６（Ｃ）に示すように、上型２００ａと下型２１０とを型合わせした状態でクランプする。
次に、図７（Ａ）に示すように、樹脂タブレット２４０を加熱して溶融させた状態で、プランジャー２１２をポット２１４に押し込むことにより、液体状の封止樹脂２４１をキャビティ２２０内に導入する。上型２００ａと基板２０との間に形成された空間を封止樹脂２４１で充填した後、加熱処理を一定時間行うことにより封止樹脂２４１を固化させる。
次に、図７（Ｂ）に示すように、上型２００ａと下型２１０とを引き離し、封止樹脂層４０が形成された基板２０を取り出す。
（３．位相変化部形成方法）
図８は実施の形態の半導体装置１０の位相変化部４２の形成方法を示す工程図である。
まず、図８（Ａ）に示すように、半導体チップ３０の裏面に、粉末状の位相変化部４２を載置する。次に、図８（Ｂ）に示すように、位相変化部４２の融点以上に加熱することにより位相変化部４２を溶融し、粉末状の位相変化部４２を互いに融着させ、半導体チップ３０の裏面全体を位相変化部４２で被覆する。
以上説明した半導体装置の製造方法によれば、ヒートスプレッダなどの熱拡散板を用いることなく、より安定的かつ低コストで半導体チップの熱拡散が可能な半導体装置を製造することができる。
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
たとえば、上述の各実施の形態では、基板２０は、コアレスな多層配線構造を有するが、本発明の技術思想は、コアを有する多層配線基板にも適用可能である。
また、上述の各実施形態では、ＢＧＡ型の半導体パッケージが採用されているが、これに限られず、たとえば、ピン状のリード端子を備えるＰＧＡ(Pin Grid Array）型の半導体パッケージ、または電極がアレイ状に配設されたＬＧＡ（Land Grid Array）型の半導体パッケージを採用することも可能である。
また、実施の形態の半導体装置の製造方法は、上述のようなリリースフィルムを用いる手法に限定されない。たとえば、リリースフィルムを用いない周知のトランスファーモールド法によっても各実施形態の半導体装置を製造することができる。
図１（Ａ）は、実施の形態に係る半導体装置の概略構成を示す斜視図である。図１（Ｂ）は、図１（Ａ）のＡ−Ａ’線上の断面構造を示す断面図である。 実施の形態の基板の構造をより詳細に示す断面図である。 実施の形態に係る半導体装置に放熱部材を取り付けた状態を示す図である。 実施の形態の半導体装置の製造方法を概略を示すフロー図である。 実施の形態の半導体装置の半導体チップの実装方法を示す工程断面図である。 実施の形態の半導体装置の封止樹脂層の形成方法を示す工程図である。 実施の形態の半導体装置の封止樹脂層の形成方法を示す工程図である。 実施の形態の半導体装置の位相変化部の形成方法を示す工程図である。
符号の説明
１０ 半導体装置、２０ 基板、３０ 半導体チップ、４０ 封止樹脂層、４２ 位相変化部、５０ ハンダボール、６０ キャパシタ、７０ アンダーフィル。

Claims (4)

  1. 放熱部材を搭載可能な半導体装置であって、
    基板と、
    前記基板に表面をフェイスダウンした状態で実装された半導体チップと、
    前記半導体チップの周囲に成型された封止樹脂と、
    前記半導体チップの裏面に前記放熱部材と熱的に接続可能に設けられ、前記半導体チッ
    プの動作温度で溶融し前記放熱部材の荷重がより高い場所から前記放熱部材の荷重がより
    低い場所へ流動し、高熱伝導性を有する位相変化部と、
    を備え、
    前記半導体チップの裏面が前記封止樹脂の上面に比べて低く、
    前記半導体チップの裏面と前記封止樹脂とで形成された凹部に前記位相変化部が形成さ
    れていることを特徴とする半導体装置。
  2. 前記位相変化部が、Ｇａ、ＩｎおよびＳｎからなる群より選ばれる１種類以上の低融点
    金属、または、前記１種類以上の低融点金属を含有する合金であることを特徴とする請求
    項１に記載の半導体装置。
  3. 配線パターンが設けられた基板に表面をフェイスダウンした半導体チップをフリップチ
    ップ実装する工程と、
    前記半導体チップの裏面を露出させた状態で前記半導体チップの周囲に、前記半導体チ
    ップの裏面に比べて上面が高くなるように封止樹脂層を成型する工程と、
    前記半導体チップの裏面と前記封止樹脂とで形成された凹部に、前記半導体チップの動
    作温度で溶融し前記放熱部材の荷重がより高い場所から前記放熱部材の荷重がより低い場
    所へ流動可能であり、高熱伝導性を有する材料を塗布する工程と、
    前記材料を加熱して溶融させる工程と、
    を備えることを特徴とする半導体装置の製造方法。
  4. 前記材料が、Ｇａ、ＩｎおよびＳｎからなる群より選ばれる１種類以上の低融点金属、
    または、前記１種類以上の低融点金属を含有する合金であることを特徴とする請求項３に
    記載の半導体装置の製造方法。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100704919B1 (ko) * 2005-10-14 2007-04-09 삼성전기주식회사 코어층이 없는 기판 및 그 제조 방법
US7491577B2 (en) * 2007-01-08 2009-02-17 Bae Systems Information And Electronic Systems Integration Inc. Method and apparatus for providing thermal management on high-power integrated circuit devices
KR101489798B1 (ko) * 2007-10-12 2015-02-04 신꼬오덴기 고교 가부시키가이샤 배선 기판
JP5213736B2 (ja) * 2009-01-29 2013-06-19 パナソニック株式会社 半導体装置
JP5169964B2 (ja) * 2009-04-10 2013-03-27 株式会社デンソー モールドパッケージの実装構造および実装方法
US8647752B2 (en) 2010-06-16 2014-02-11 Laird Technologies, Inc. Thermal interface material assemblies, and related methods
US20130187284A1 (en) * 2012-01-24 2013-07-25 Broadcom Corporation Low Cost and High Performance Flip Chip Package
FR2999336A1 (fr) 2012-12-07 2014-06-13 Commissariat Energie Atomique Composant electronique comportant un materiau absorbeur de chaleur et procede de fabrication de ce composant electronique
US9961798B2 (en) 2013-04-04 2018-05-01 Infineon Technologies Austria Ag Package and a method of manufacturing the same
KR101473356B1 (ko) * 2013-06-19 2014-12-16 에스티에스반도체통신 주식회사 히트 슬러그의 접지방법
JP2015088683A (ja) 2013-11-01 2015-05-07 富士通株式会社 熱接合シート、及びプロセッサ
KR101538573B1 (ko) 2014-02-05 2015-07-21 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
DE102015223422A1 (de) * 2015-11-26 2017-06-01 Robert Bosch Gmbh Elektrische Vorrichtung mit einer Umhüllmasse
JP2017183635A (ja) * 2016-03-31 2017-10-05 ソニー株式会社 半導体装置、半導体装置の製造方法、集積基板、及び、電子機器
WO2017195517A1 (ja) * 2016-05-09 2017-11-16 日立化成株式会社 半導体装置の製造方法
CN107399041B (zh) * 2017-06-05 2019-04-16 湖北久祥电子科技有限公司 一种铆合式封胶的led封装工艺
KR20190018812A (ko) * 2017-08-16 2019-02-26 삼성전기주식회사 반도체 패키지와 이를 구비하는 전자 기기
KR20200103773A (ko) 2018-02-20 2020-09-02 가부시키가이샤 무라타 세이사쿠쇼 반도체 장치 및 반도체 장치의 제조 방법
JP2020047836A (ja) * 2018-09-20 2020-03-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP7311540B2 (ja) 2019-02-04 2023-07-19 株式会社ソニー・インタラクティブエンタテインメント 電子機器、半導体装置、絶縁シート、及び半導体装置の製造方法
CN113874999A (zh) * 2019-05-30 2021-12-31 索尼半导体解决方案公司 基板、电子装置和制造基板的方法
US11621211B2 (en) * 2019-06-14 2023-04-04 Mediatek Inc. Semiconductor package structure
CN111545424B (zh) * 2020-04-28 2022-01-18 中科视拓(南京)科技有限公司 一种计算机cpu导热硅脂涂抹器
TW202220064A (zh) 2020-09-24 2022-05-16 日商索尼互動娛樂股份有限公司 半導體封裝、電子機器及電子機器的製造方法
JPWO2022080081A1 (ja) * 2020-10-16 2022-04-21
WO2022230243A1 (ja) 2021-04-28 2022-11-03 ソニーセミコンダクタソリューションズ株式会社 半導体装置
CN114823573B (zh) * 2022-06-24 2022-09-09 威海市泓淋电力技术股份有限公司 一种散热型封装结构及其形成方法
US20230421119A1 (en) * 2022-06-24 2023-12-28 Wolfspeed, Inc. Semiconductor device packages with exposed heat dissipating surfaces and methods of fabricating the same
DE102023126586A1 (de) 2022-09-30 2024-04-04 Bernd WILDPANNER Halbleiter-Bauelement

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY112145A (en) * 1994-07-11 2001-04-30 Ibm Direct attachment of heat sink attached directly to flip chip using flexible epoxy
US5909056A (en) * 1997-06-03 1999-06-01 Lsi Logic Corporation High performance heat spreader for flip chip packages
US6117797A (en) * 1998-09-03 2000-09-12 Micron Technology, Inc. Attachment method for heat sinks and devices involving removal of misplaced encapsulant
BR9916210A (pt) * 1998-12-15 2001-11-06 Parker Hannifin Corp Método de aplicação de um material de interface térmica de mudança de fase
US6091603A (en) * 1999-09-30 2000-07-18 International Business Machines Corporation Customizable lid for improved thermal performance of modules using flip chips
US6372997B1 (en) * 2000-02-25 2002-04-16 Thermagon, Inc. Multi-layer structure and method for forming a thermal interface with low contact resistance between a microelectronic component package and heat sink
JP4666337B2 (ja) * 2001-05-24 2011-04-06 フライズ メタルズ インコーポレイテッド 熱界面材およびヒートシンク配置
KR100442695B1 (ko) * 2001-09-10 2004-08-02 삼성전자주식회사 열 방출판이 부착된 플립칩 패키지 제조 방법
US6535388B1 (en) * 2001-10-04 2003-03-18 Intel Corporation Wirebonded microelectronic packages including heat dissipation devices for heat removal from active surfaces thereof
US6767765B2 (en) * 2002-03-27 2004-07-27 Intel Corporation Methods and apparatus for disposing a thermal interface material between a heat source and a heat dissipation device
TWI237363B (en) * 2003-12-31 2005-08-01 Advanced Semiconductor Eng Semiconductor package
US20090027857A1 (en) * 2004-03-30 2009-01-29 Dean Nancy F Heat spreader constructions, intergrated circuitry, methods of forming heat spreader constructions, and methods of forming integrated circuitry
US7023089B1 (en) * 2004-03-31 2006-04-04 Intel Corporation Low temperature packaging apparatus and method
US20060060952A1 (en) * 2004-09-22 2006-03-23 Tsorng-Dih Yuan Heat spreader for non-uniform power dissipation

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