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KR20220127350A - 반도체 디바이스용 전기적 상호접속 구조체 및 이를 이용한 조립체 - Google Patents

반도체 디바이스용 전기적 상호접속 구조체 및 이를 이용한 조립체 Download PDF

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KR20220127350A
KR20220127350A KR1020227030320A KR20227030320A KR20220127350A KR 20220127350 A KR20220127350 A KR 20220127350A KR 1020227030320 A KR1020227030320 A KR 1020227030320A KR 20227030320 A KR20227030320 A KR 20227030320A KR 20220127350 A KR20220127350 A KR 20220127350A
Authority
KR
South Korea
Prior art keywords
trace
semiconductor
interconnect structure
leg
cavity
Prior art date
Application number
KR1020227030320A
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English (en)
Inventor
카일 케이. 커비
Original Assignee
마이크론 테크놀로지, 인크
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Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
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Abstract

반도체 디바이스를 위한 상호접속 구조체가 본 명세서에 제공된다. 상호접속 구조체는 일반적으로 반도체 다이 상에 위치된 전도성 콘택에 전기적으로 결합된 전도성 필라 및 필라의 원위 단부 상의 트레이스 리시버를 포함한다. 트레이스 리시버는 원위 단부에 전기적으로 결합된 본체를 갖고, 원위 단부로부터 멀어지는 본체의 제1 측면으로부터 돌출되는 제1 레그 및 원위 단부로부터 멀어지는 본체의 제2 측면으로부터 돌출되는 제2 레그를 포함할 수 있어, 본체, 제1 레그 및 제2 레그가 함께 공동을 형성한다. 반도체 디바이스의 조립 동안, 공동은 절연된 기판 내에 위치된 반도체 트레이스의 일부를 적어도 부분적으로 둘러싸도록 구성된다. 전기적 연결을 형성하기 위해, 트레이스 리시버와 트레이스 사이에 솔더 재료가 배치될 수 있다.

Description

반도체 디바이스용 전기적 상호접속 구조체 및 이를 이용한 조립체
본 개시는 일반적으로 반도체 디바이스들에 관한 것이고, 몇몇 실시예들에서, 보다 구체적으로, 다이-대-기판 및/또는 3차원 통합 상호접속들을 위한 상호접속(interconnect) 구조체들에 관한 것이다.
메모리 디바이스들, 마이크로프로세서들 및 발광 다이오드와 같은 마이크로 전자 디바이스들은 전형적으로 기판에 장착되고 보호 커버링(protective covering) 내에 둘러싸인(encased) 하나 이상의 반도체 다이들을 포함한다. 반도체 다이들은 메모리 셀들, 프로세서 회로들, 상호접속 회로부 등과 같은 기능적 특징들을 포함한다. 반도체 다이 제조업체는 결과적으로 캡슐화된 조립체의 용량 및/또는 속도를 높이는 동시에 반도체 다이가 차지하는 부피를 줄여야 하는 압박을 받고 있다. 이들 요구들을 충족시키기 위해, 반도체 다이 제조업체는 종종 다수의 반도체 다이를 서로의 상부에 수직으로 적층하여 반도체 다이가 장착되는 회로 보드 또는 다른 엘리먼트 상의 제한된 부피 내의 마이크로전자 디바이스의 용량 또는 성능을 증가시킨다. 수직으로 적층된 반도체 다이들의 경우, 실리콘 관통 비아(TSV)가 종종 사용된다. 인접한 반도체 다이들 상의 이러한 TSV들은 전형적으로, 하나의 다이의 본드 패드들이 다른 다이의 본드 패드들에 직접 본딩되는 직접 물리적 결합을 사용하여 서로 전기적으로 연결된다.
개별 또는 적층된 반도체 다이들은 전형적으로 다이들 상의 금속 본드 패드들을 통해, 또는 본드 패드들 상에 형성된 필라들에 의해 전기적으로 연결된다. 다이들이 기판에 전기적으로 연결될 때, 패드들 또는 필라들은 전형적으로 금속 패드들 또는 필라들에 부착된 솔더 범프들을 사용하여 기판 내의 노출된 트레이스들에 대한 연결을 형성한다. 조립 동안, 솔더 범프들은 다이-대-기판(D2S)으로부터 연결을 형성하도록 리플로우된다. 종래의 조립 방법은 전형적으로 금속 필라의 팁(tip) 및 기판 내의 트레이스의 상단 측(top side)에 한정된 솔더 연결을 초래한다. 종종, 각각의 반도체 다이의 본드 패드들은 서로 밀접하게 이격되어, 솔더 범프들을 형성하기 위해 적층 공정 동안 솔더가 리플로우될 때, 솔더는 인접한 금속 필라들 사이에 전기적 "브리지"를 형성하여 인접한 필라들을 전기적으로 연결하고 반도체 디바이스를 단락시킬 수 있다.
도 1a는 상호접속들을 통해 전기적 연결을 형성하기 전에 본 기술의 실시예에 따라 구성된 트레이스 리시버들을 포함하는 상호접속 구조체들을 갖는 반도체 디바이스를 도시하는 확대 단면도이다.
도 1b는 상호접속들을 통해 전기적 연결이 형성된 후, 도 1a의 반도체 디바이스를 도시하는 확대 단면도이다.
도 2a 내지 도 2d는 본 기술의 실시예들에 따라 구성된 다양한 트레이스 리시버들을 갖는 상호접속 구조체들의 단면 상세도들이다.
도 3은 상호접속을 통해 전기적 연결을 형성하기 전에 본 기술의 실시예에 따라 구성된 트레이스 리시버를 포함하는 상호접속 구조체를 갖는 반도체 디바이스를 도시하는 사시도이다.
도 4은 본 기술의 실시예들에 따라 구성된 반도체 디바이스를 포함하는 시스템의 개략도이다.
본 명세서에 개시된 기술은 반도체 디바이스들, 반도체 디바이스들을 갖는 시스템들, 및 반도체 디바이스들을 제조하기 위한 관련 방법들에 관한 것이다. "반도체 디바이스"라는 용어는 일반적으로 하나 이상의 반도체 재료를 포함하는 고체-상태 디바이스를 지칭한다. 반도체 디바이스들의 예들은 특히 로직 디바이스들, 메모리 디바이스들, 및 다이오드들을 포함한다. 또한, "반도체 디바이스"라는 용어는 완성된 디바이스가 되기 전에 다양한 처리 단계들(stages of processing)에서 완성된 디바이스 또는 조립체 또는 다른 구조체를 지칭할 수 있다.
사용되는 문맥에 따라, 용어 "기판(substrate)"은 웨이퍼-레벨 기판, 싱귤레이팅된 다이-레벨 기판, 또는 다이-적층 애플리케이션들을 위한 다른 다이와 같은 전자 컴포넌트들(예를 들어, 다이)을 지지하는 구조체를 지칭할 수 있다. 관련 기술 분야의 당업자는 본 명세서에 설명된 방법들의 적합한 단계들이 웨이퍼-레벨 또는 다이 레벨에서 수행될 수 있다는 것을 인식할 것이다. 또한, 문맥이 달리 나타내지 않는 한, 본 명세서에 개시된 구조체들은 종래의 반도체 제조 기술을 사용하여 형성될 수 있다. 재료들은 예를 들어 화학 기상 증착, 물리 기상 증착, 원자 층 증착, 스핀 코팅, 도금, 및/또는 다른 적합한 기술을 사용하여 증착될 수 있다. 유사하게, 재료들은, 예를 들어, 플라즈마 에칭, 습식 에칭, 화학적-기계적 평탄화, 또는 다른 적합한 기술들을 사용하여 제거될 수 있다.
몇몇 실시예들에서, 반도체 다이는 표면에 노출된 적어도 하나의 콘택(예를 들어, 다이를 통해 연장되는 TSV들의 부분들 또는 본드 패드들)을 포함한다. 이러한 실시예들에서, 상호접속 구조체는 반도체 디바이스의 다른 컴포넌트들과의 전기적 연결들을 형성하기 위해 콘택에 전기적으로 결합된다. 일부 실시예들에서, 상호접속 구조체는 기판(예를 들어, 다이-적층 애플리케이션의 다른 다이, 인쇄 회로 보드, 다이-레벨 또는 웨이퍼-레벨 기판 등)에서 노출된 트레이스들에 전기적으로 결합하도록 구성되는 다이의 본드 패드들 상의 전도성 금속 필라들을 포함한다. 위에서 언급한 바와 같이, 이러한 연결들은 전형적으로 D2S 연결들이라고 지칭된다.
일부 종래의 상호접속 구조체들에서, 필라들은 다이의 본드 패드들 상에 형성된다. 필라들은 필라의 팁에서 솔더 재료를 리플로우(reflowing) 또는 개질(reforming)함으로써 기판 내의 트레이스들에 전기적으로 결합된다. 솔더 재료는 전기 연결을 형성하기 위해 필라들 상의 표면 및 트레이스들 상의 표면과 콘택한다. 이들 구성에서, 솔더 재료를 인터페이싱하는 필라들 및 트레이스들의 제한된 표면적은 비교적 약한 구조적 연결을 야기한다. D2S 상호접속 방법들은 조립 동안, 특히, 오정렬, 솔더 브리징(solder bridging), 솔더 슬럼핑(solder slumping), 불완전한 웨팅, 다이 뒤틀림(warpage), 에지 또는 코너 연결들, 열 팽창 계수 불일치, 및 낮은 기계적 강도를 포함하는 다양한 신뢰성 문제들에 취약하다. 어레이 구성이 밀도가 증가함에 따라, 각각의 다이의 본드 패드는 더 큰 피치를 가질 수 있으며, 이는 상기 어려움에 직면하는 경향을 증가시킨다.
본 명세서에 설명된 일부 실시예들에서, 추가적인 전도성 구조체가 다이 반대편의 필라의 단부에 형성된다. 추가적인 구조체는 솔더 재료의 유지를 위해 구성된 트레이스 리시버를 포함한다. 아래에서 더 상세히 설명되는 바와 같이, 이러한 트레이스 리시버들은 적어도 하나의 개구를 갖는 하나 이상의 보이드(void)들 또는 공동(cavity)들로 형성되고, 몇몇 실시예들에서, 보이드 또는 공동은 기판 내의 트레이스들의 형상에 상보적인(complementary) 형상을 갖는다(예를 들어, 트레이스 리시버의 공동은 일반적으로 트레이스의 표면들의 크기, 형상, 피치, 깊이 등에 대응한다). 예를 들어, 리시버는 기판에 노출된 3개의 실질적으로 직선형 측면을 갖는 일반적으로 기다란 바(bar)일 수 있어서, 공동은 필라로부터 멀어지게 트레이스를 향해 대면하는 C-형상의 개구를 갖는다. 이들 실시예에서, 트레이스 리시버 내의 공동의 크기 및 형상은 다이가 기판에 대해 조립된 위치에 위치될 때 트레이스 리시버와 트레이스 사이의 솔더 재료 갭(solder material gap)을 허용하도록 구성될 수 있다. 다른 실시예들에서, 보이드 또는 공동의 형상은 기판 내의 트레이스들을 인터페이싱하기에 적합한 임의의 형상이다(예를 들어, 만곡된 내부 표면).
종래의 기술에 비해 다른 장점들 중에서, 본 명세서에 설명된 트레이스 리시버 구성은 (a) 필라들과 트레이스들의 정렬을 보조하고, (b) 더 큰 기계적 안정성을 제공하고, (c) 다중 다이 스택들을 조립할 때 솔더 재료의 다수의 리플로우들을 견딜 수 있고, (d) 더 높은 정도의 다이 뒤틀림을 수용할 수 있고, (e) 솔더 브리징을 감소시킬 수 있고, (f) 더 타이트한 피치 상호접속 및 기판 설계들을 허용하고, (g) 비-전도성 필름 공정(NCF)을 보조하고, (h) 더 타이트한 본드 라인 제어를 허용한다. 본 기술의 구성들은 TSV 및/또는 3차원 통합(3DI)을 참조하여 본 명세서에서 설명될 수 있다; 그러나, 본 기술은 특히 플립 칩 본딩(FC), 직접 칩 부착(DCA), 및 D2S를 포함하는 다른 상호접속 유형에도 또한 적용된다. 특정 구성과 관련하여 본 기술의 설명은 본 기술의 애플리케이션을 제한하는 것으로 해석되어서는 안 된다.
본 명세서에서 트레이스 리시버들 및 트레이스들의 형상들의 설명 및 예시는 예시적인 것이며, 본 개시의 범위를 제한하는 것으로 해석되어서는 안 된다. 이와 관련하여, 몇몇 실시예들에서, 기판 내의 트레이스들의 형상은 전기적 연결을 가능하게 하는 전도성 재료를 노출시키기 위해 적합한 제조 공정들에 의해 생성된 임의의 형상이고, 이러한 형상은 기판들, 동일한 기판 상의 트레이스들, 및/또는 인접한 트레이스들 사이에서 변할 수 있다. 마찬가지로, 다른 실시예들에서, 트레이스 리시버 내의 공동의 형상은 트레이스들과의 전기적 연결을 가능하게 하도록 구성된 임의의 적합한 형상이고, 트레이스들의 형상에 상보적으로 반드시 형상화될 필요는 없다(예를 들어, 트레이스 리시버 내의 아치형 공동은 실질적으로 직선형 트레이스 등과 호환된다). 이들 실시예에서, 트레이스 리시버는 트레이스에 전기적으로 연결되고 종래의 기술에 비해 증가된 기계적 강도를 갖는 본드를 형성하도록 크기 및 형상이 정해진다. 또한, 트레이스 리시버 내의 공동은 솔더 재료를 공동에 실질적으로 한정하여, 솔더 대 솔더 단락(solder to solder shorting) 및 전기적 브리징(bridging)이 방지되도록 구성된다.
본 명세서에서 사용되는 바와 같이, 용어 "수직", "측방향", "상부", 및 "하부"는 도면들에 도시된 배향의 관점에서 반도체 디바이스들 내의 특징들의 상대적 방향들 또는 위치들을 지칭할 수 있다. 예를 들어, "상부" 또는 "최상부"는 다른 특징보다 페이지 상단에 더 가깝게 위치한 특징을 지칭할 수 있다. 그러나, 이러한 용어들은, 배향에 따라 상부/바닥, 위/아래, 위로/아래로, 위쪽/아래쪽, 좌측/우측, 및 원위/근접이 상호교환될 수 있는, 반전된 또는 경사진 배향들과 같은, 다른 배향들을 갖는 반도체 디바이스들을 포함하는 것으로 해석되어야 한다. 또한, 참조의 용이함을 위해, 동일한 참조 번호들이 본 개시내용 전반에 걸쳐 같은 또는 유사한 컴포넌트들 또는 특징들을 식별하기 위해 사용되지만, 동일한 참조 번호의 사용이 특징들이 동일한 것으로 해석되어야 함을 의미하는 것은 아니다. 실제로, 본 명세서에 설명된 많은 예들에서, 동일하게 번호부여된 특징들은 구조 및/또는 기능이 서로 구별되는 복수의 실시예들을 갖는다. 또한, 동일한 음영(shading)이 조성적으로 유사할 수 있는 단면에서의 재료들을 표시하기 위해 사용될 수 있지만, 동일한 음영의 사용은 본 명세서에서 구체적으로 언급되지 않는 한 재료들이 동일한 것으로 해석되어야 한다는 것을 의미하지는 않는다.
본 개시는 또한 수량 및 숫자를 참조할 수 있다. 구체적으로 언급되지 않는 한, 그러한 수량 및 숫자는 제한적인 것으로 간주되지 않고, 새로운 기술과 관련된 가능한 수량 또는 숫자의 예시이다. 또한, 이와 관련하여, 본 개시는 수량 또는 숫자를 참조하기 위해 "복수"라는 용어를 사용할 수 있다. 이와 관련하여, 용어 "복수"는 하나 초과의, 예를 들어, 2, 3, 4, 5 등의 임의의 수를 의미한다. 본 개시내용의 목적을 위해, 문구 "A, B, 및 C 중 적어도 하나"는, 예를 들어, 3개 초과의 엘리먼트들이 나열될 때 모든 추가 가능한 순열을 포함하는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B, 및 C)를 의미한다.
도 1a 및 도 1b는 본 기술의 일 실시예에 따른 반도체 디바이스(100)의 단면도를 도시한다. 도 1a는 컴포넌트들을 전기적으로 연결하기 전의 위치에 있는 반도체 디바이스(100)를 도시하고, 도 2b는 컴포넌트들을 전기적으로 연결한 후의 반도체 디바이스(100)를 도시한다. 반도체 디바이스(100)(예를 들어, 반도체 다이 조립체)는 일반적으로 기판(120) 및 상호접속 조립체(130)에 의해 기판(120)에 전기적으로 결합가능한 반도체 다이(110)를 포함한다. 본 명세서에 설명된 바와 같이, 반도체 다이(110)는 하나 이상의 집적 회로를 갖는 개별 다이일 수 있거나, 반도체 다이(110)는 전기적으로 연결된 다수의 반도체 다이의 스택일 수 있다.
본 기술의 일부 실시예들에서, 기판(120)은 유전체 재료(124)(예를 들어, 패시베이션 재료, 폴리이미드 재료, 솔더 레지스트/마스크, 및/또는 반도체 디바이스의 상단 표면을 덮는데 사용되는 다른 재료들) 및 주변 표면들(128) 및 원위 표면(132)을 갖는 전도성 트레이스들(122)을 포함한다. 절연 재료(124)는 기판(120)의 표면을 적어도 부분적으로 덮고, 전도성 트레이스들(122)을 적어도 부분적으로 노출시키기 위해 개방 영역(126)을 형성하도록 국부적으로 제거된다. 절연 재료(124)는 트레이스들(122)의 주변 표면들(128)을 노출시키는 깊이까지 제거될 수 있다.
반도체 다이(110)는 일반적으로, 반도체 다이(110)의 집적 회로에 전기적으로 결합되고 다이 스택의 다른 반도체 다이 또는 다른 유형의 기판(예를 들어, 인쇄 회로 보드)에 전기적으로 결합되도록 구성되는, 반도체 다이(110)의 표면에 노출된 복수의 전기 전도성 콘택들(112)을 포함한다. 일부 실시예들에서, 콘택들(112)은 본드 패드들인 반면, 다른 실시예들에서, 콘택들(112)은 반도체 다이(110)를 통해 부분적으로 또는 완전히 연장되는 비아(예를 들어, TSV)의 일부일 수 있다. 반도체 다이(110)의 집적 회로부는 메모리 회로(예를 들어, 동적 랜덤 메모리(DRAM)), 제어기 회로(예를 들어, DRAM 제어기), 로직 회로, 및/또는 다른 회로들 또는 회로들의 조합들을 포함할 수 있다.
일부 실시예들에서, 상호접속 조립체(130)는 반도체 다이(110) 상의 콘택들(112)로부터 돌출하고 반도체 다이(110)에 일반적으로 수직인 방향으로 연장되는 전도성(예를 들어, 금속) 필라들(114)을 포함한다. 그러나, 다른 실시예들에서, 필라들(114)은 반도체 다이(110)로부터 85° 내지 90°의 각도로 연장된다. 다른 실시예들에서, 필라들(114)은 반도체 다이(110)로부터 88° 내지 90°의 각도로 연장된다. 필라들(114)은 반도체 디바이스(100)가 조립될 때 반도체 다이(110)와 기판(120) 사이에 원하는 간격을 제공하도록 구성된 길이를 가질 수 있다.
종래의 반도체 디바이스들에서, 필라는 일반적으로 노출된 솔더 재료를 사용하여 트레이스들에 전기적으로 연결된다(예를 들어, 솔더 재료는 임의의 구조체에 의해 유지되지 않음). 대조적으로, 본 기술의 실시예들은 소정량의 솔더 재료(142)를 유지하도록 구성된 필라들(114)의 단부들에 트레이스 리시버들(140)을 포함한다. 트레이스 리시버들(140)은 기판(120) 내의 노출된 트레이스(122)의 길이보다 작은 트레이스(122)의 길이 방향 축에 대응하는 방향으로의 길이를 가질 수 있다(예를 들어, 도 3 참조). 이러한 실시예들에서, 개별 트레이스 리시버들(140)은 노출된 트레이스(122)의 단지 일부와의 전기적 연결을 생성한다. 트레이스 리시버들(140)은 트레이스(122)의 노출된 길이와 실질적으로 동일하거나 더 긴 트레이스(122)의 길이 방향 축에 대응하는 방향의 길이를 가질 수 있다.
도 1a 및 도 1b에 도시된 바와 같이, 개별 트레이스 리시버(140)는 솔더 재료(142)를 유지하도록 구성된 공동(144)을 생성하기 위해 본체(145), 본체(145)의 일 측면으로부터 멀어지게 돌출하는 제1 레그(147a), 및 본체(145)의 다른 측면으로부터 멀어지게 돌출하는 제2 레그(147b)를 가질 수 있다. 몇몇 실시예에서, 공동(144)은 기판(120)의 대응하는 트레이스(122)의 형상에 일반적으로 상보적인 형상을 갖는다. 트레이스 리시버(140)는 트레이스(122)의 표면들의 크기, 형상, 피치, 깊이 등에 대응하는 3개의 실질적으로 직선형 내부 표면(예를 들어, 도 2a 및 2b 참조)을 갖는 공동(144)으로 대응하는 필라(114) 상에 형성될 수 있다. 예를 들어, 트레이스 리시버의 공동(144)은 공동(144)의 개구가 트레이스(122)를 향해 필라(114)로부터 멀어지는 방향으로 향하는 "C-형상"을 가질 수 있다.
개별 트레이스 리시버들(140)의 공동(144)은 반도체 디바이스(100)의 조립 시에 트레이스들(122)과의 전기적 연결을 형성하기 위해 솔더 재료(142)로 적어도 부분적으로 채워질 수 있다. 솔더 재료(142)는 트레이스(122)의 형상에 일반적으로 대응하도록 공동(144)의 형상에 맞추도록(conform) 할 수 있거나(예를 들어, 도 2a), 또는 솔더 재료(142)는 평평한 구성(예를 들어, 도 2b)과 같은 다른 구성들에서 공동(144)을 채울 수 있다. 일반적으로, 트레이스 리시버(140) 내의 공동(144)의 크기 및 형상은 반도체 다이(110)가 기판(120)에 대해 조립된 위치에 위치될 때 트레이스 리시버(140)와 트레이스(122) 사이의 솔더 재료(142) 내의 갭을 허용하도록 구성될 수 있다. 이러한 실시예들에서, 솔더 재료(142)의 부피, 및 공동(144)의 크기 및 형상은 솔더 단락을 방지하기 위해 솔더 런오프(solder runoff)가 최소화되도록 특정된다. 추가적으로, 솔더 재료(142)가 트레이스 리시버(140)와 트레이스(122) 사이에서 유동하는 갭은 반도체 다이(110)가 휘어지고(warped), 인접한 필라(114)가 상이한 길이를 갖는 등의 경우에, 트레이스 리시버(140)와 트레이스(122) 사이에 전기적 연결이 형성될 수 있도록 특정된 공차(tolerances)로 구성될 수 있다. 조립된 위치에서, 트레이스 리시버(140)의 최원위 단부는 솔더 브리징을 추가로 억제하기 위해 기판(120)(도 1b)의 표면과 콘택할 수 있다.
도 2c 및 2d는 상이한 형상의 공동들을 갖는 트레이스 리시버들의 실시예들을 도시한다. 도 2c는, 보다 구체적으로, 솔더 재료(142)를 유지하도록 구성된 아치형 공동(244)을 갖는 트레이스 리시버(240)를 도시한다. 이 실시예에서, 아치형 공동(244)은 실질적으로 직선형 트레이스(122)의 형상과 매칭하지 않을 수 있지만, 이러한 아치형 공동(244)은 본 기술의 범위 내의 다양한 트레이스 형상들과 호환 가능하다. 도 2d는 본 기술의 범위 내의 다양한 트레이스 형상들과 호환될 수 있는 각진(angular) 공동(344)을 갖는 트레이스 리시버(340)를 도시한다. 트레이스 리시버들(140, 240, 340)은, 솔더 재료(142)가 갭들을 채우고 전기 연결을 생성할 때, 조립된 위치에서 특정 지점들에서 트레이스(122)와 콘택할 수 있다. 다른 실시예들에서, 각각의 트레이스 리시버 내의 공동의 형상은 제조 능력, 제조 공정, 비용, 신뢰성, 본드 강도, 트레이스 형상, 기판 변동, 설계자의 선호도 등 중 하나 이상의 결과로서 형성된다.
상호접속 조립체(130)의 컴포넌트들은 일반적으로 구리, 니켈, 금 등과 같은 전도성 재료들 및 이들의 조합들로 형성된다. 일부 실시예들에서, 필라(114) 및 트레이스 리시버(140)는 트레이스 리시버(140)가 도금될 수 있는 피트(pit)를 형성하기 위해 포토마스크에 의한 서브트랙티브 처리(subtractive processing)를 사용하는 것과 같은 임의의 적합한 패터닝 방법을 사용하여 형성될 수 있다.
도 3은 트레이스(122)에 결합된 트레이스 리시버(140)를 도시한다. 반도체 디바이스(100)의 조립 동안, 반도체 다이(110)는, 트레이스 리시버(140)가 공동(144) 내의 트레이스(122)의 일부를 수용하기 위해 트레이스(122)와 정렬되도록 위치된다. 일부 실시예들에서, 공동(144) 내의 솔더 재료(142)는, 반도체 다이(110)의 트레이스 리시버(140)가 트레이스(122)에 근접하게 되기 전에 솔더 유동을 허용하도록 예열된다. 반도체 디바이스(100)는 조립될 때 트레이스 리시버(140)와 트레이스(122) 사이에 실질적으로 균일한 갭을 가질 수 있다. 공동(144)은 솔더 재료(142)가 솔더 리플로우 이전에 트레이스(122)의 원위 표면(132)의 적어도 일부 및 주변 표면(128)의 적어도 일부를 둘러싸도록 미리 형성된 형상을 갖는 솔더 재료(142)로 단지 부분적으로 채워질 수 있다. 다른 실시예에서, 솔더 재료(142)는 예열되지 않지만, 트레이스(122)의 하나 이상의 표면과 콘택하여 위치되어, 솔더 재료(142)는 갱 리플로우(gang reflow) 동안 다른 상호접속 조립체(130)와 함께 가열될 수 있다. 트레이스 리시버(140) 및 트레이스(122)의 구성은 솔더 브리징(solder bridging)의 위험을 감소시키는 솔더 재료(142)의 다중 리플로우를 허용한다. 솔더 재료(142)가 예열되지 않는 실시예들에서, 소닉 에너지(sonic energy)를 사용하여 갱 리플로우가 수행될 수 있으며, 이에 의해 재료들 사이의 마찰은 열을 생성하여 솔더 재료(142)를 리플로우한다.
도 4은 본 기술의 실시예들에 따른 반도체 디바이스를 통합하는 시스템을 예시하는 블록도이다. 도 1a-43를 참조하여 위에서 설명된 특징들을 갖는 반도체 디바이스들 중 임의의 하나는 무수한 더 큰 및/또는 더 복잡한 시스템들 중 임의의 것에 통합될 수 있으며, 그 대표적인 예는 도 4에 개략적으로 도시된 시스템(400)이다. 시스템(400)은 프로세서(402), 메모리(404)(예를 들어, SRAM, DRAM, 플래시, 및/또는 다른 메모리 디바이스들), 입력/출력 디바이스들(406), 및/또는 다른 서브시스템들 또는 컴포넌트들(408)을 포함할 수 있다. 도 1a 내지 도 3를 참조하여 위에서 설명된 반도체 조립체들, 디바이스들, 및 디바이스 패키지들은 도 5에 도시된 엘리먼트들 중 임의의 것에 포함될 수 있다. 결과적인 시스템(400)은 다양한 적합한 컴퓨팅, 처리, 저장, 감지, 이미징 및/또는 기타 기능 중 임의의 것을 수행하도록 구성될 수 있다. 따라서, 시스템(400)의 대표적인 예들은, 제한 없이, 컴퓨터들 및/또는 다른 데이터 프로세서들, 예컨대 데스크탑 컴퓨터들, 랩탑 컴퓨터들, 인터넷 기기들, 핸드-헬드 디바이스들(예를 들어, 팜-탑 컴퓨터들, 웨어러블 컴퓨터들, 셀룰러 또는 모바일 폰들, 개인 휴대 정보 단말기들, 음악 플레이어들 등), 태블릿들, 다중 프로세서 시스템들, 프로세서-기반 또는 프로그램가능 소비자 전자제품들, 네트워크 컴퓨터들, 및 미니컴퓨터들을 포함한다. 시스템(400)의 추가적인 대표적인 예들은 조명들, 카메라들, 차량들 등을 포함한다. 이들 및 다른 예에서, 시스템(400)은 단일 유닛에 하우징되거나, 예를 들어 통신 네트워크를 통해 다수의 상호접속된 유닛에 걸쳐 분산될 수 있다. 따라서, 시스템(400)의 컴포넌트들은 로컬 및/또는 원격 메모리 저장 디바이스들 및 다양한 적합한 컴퓨터 판독가능 매체들 중 임의의 것을 포함할 수 있다.
상기로부터, 새로운 기술의 특정 실시예들이 예시의 목적으로 본 명세서에 설명되었지만, 다양한 수정들이 본 개시로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 따라서, 본 발명은 첨부된 청구항들에 의한 것을 제외하고는 제한되지 않는다. 또한, 특정 실시예들의 문맥에서 설명된 새로운 기술의 특정 양태들은 또한 다른 실시예들에서 조합되거나 제거될 수 있다. 또한, 새로운 기술의 특정 실시예들과 연관된 장점들이 이들 실시예들의 문맥에서 설명되었지만, 다른 실시예들은 또한 이러한 장점들을 나타낼 수 있고, 모든 실시예들이 본 개시의 범위 내에 속하기 위해 이러한 장점들을 반드시 나타낼 필요는 없다. 따라서, 본 개시내용 및 관련 기술은 본 명세서에 명시적으로 도시 또는 설명되지 않은 다른 실시예들을 포함할 수 있다.

Claims (27)

  1. 반도체 디바이스를 위한 상호접속 구조체로서, 상기 상호접속 구조체는,
    반도체 다이 상에 위치된 전도성 콘택에 전기적으로 결합된 전도성 필라로서, 상기 전도성 필라는 상기 전도성 콘택에 대향하는 원위 단부(distal end)를 갖는, 상기 전도성 필라; 및
    트레이스 리시버를 포함하고, 상기 트레이스 리시버는,
    상기 필라의 상기 원위 단부에 전기적으로 결합된 본체;
    상기 원위 단부로부터 멀어지는 상기 본체의 제1 측면으로부터 돌출되는 제1 레그; 및
    상기 원위 단부로부터 멀어지는 상기 본체의 제2 측면으로부터 돌출되는 제2 레그로서, 상기 본체, 상기 제1 레그, 및 상기 제2 레그는 함께 내부에 반도체 트레이스의 일부를 수용하도록 구성된 공동을 형성하는, 상기 제2 레그를 포함하는, 상호접속 구조체.
  2. 제1항에 있어서, 상기 제1 레그 및 상기 제2 레그는 상기 반도체 디바이스가 조립된 위치에 있을 때 상기 반도체 트레이스의 주변 표면들을 따라 적어도 부분적으로 연장되는, 상호접속 구조체.
  3. 제1항에 있어서, 상기 공동의 적어도 일부 내에 배치된 솔더 재료를 더 포함하는, 상호접속 구조체.
  4. 제3항에 있어서, 상기 솔더 재료는 조립된 위치에서 상기 반도체 트레이스의 측면을 따라 상기 반도체 트레이스의 원위 표면 및 적어도 하나의 주변 표면과 콘택하는, 상호접속 구조체.
  5. 제3항에 있어서, 상기 트레이스 리시버는, 상기 솔더 재료가 상기 반도체 디바이스의 조립 동안 가열될 때, 상기 트레이스 리시버 내의 상기 솔더 재료가 상기 반도체 트레이스의 노출된 표면들을 적어도 부분적으로 둘러싸도록 유동하도록, 조립된 위치에서 상기 트레이스 리시버와 상기 반도체 트레이스 사이에 갭을 형성하도록 구성되는, 상호접속 구조체.
  6. 제1항에 있어서, 상기 제1 및 제2 레그는 상기 공동이 3개의 직선형 내부 표면을 갖도록 상기 본체로부터 멀어지게 수직으로 돌출되는 플레이트를 형성하는, 상호접속 구조체.
  7. 제1항에 있어서, 상기 제1 및 제2 레그는 상기 공동이 아치형 내부 표면을 갖도록 상기 본체로부터 멀어지게 테이퍼지는, 상호접속 구조체.
  8. 제1항에 있어서, 상기 제1 및 제2 레그는 상기 공동이 그 사이에 각도를 갖는 2개의 내부 표면들을 갖도록 상기 본체로부터 멀어지게 테이퍼지는, 상호접속 구조체.
  9. 제1항에 있어서, 상기 반도체 트레이스는 절연 재료를 갖는 반도체 기판 상에 위치되는 것인, 상호접속 구조체.
  10. 제9항에 있어서, 상기 반도체 트레이스는 상기 절연 재료 내의 개구에 의해 노출되는 것인, 상호접속 구조체.
  11. 반도체 조립체에 있어서,
    기판의 표면에 노출된 트레이스를 갖는 상기 기판;
    전도성 콘택을 갖는 반도체 다이; 및
    상기 트레이스와 상기 전도성 콘택을 전기적으로 결합시키는 상호접속 구조체를 포함하고, 상기 상호접속 구조체는,
    상기 전도성 콘택에 전기적으로 결합된 전도성 필라; 및
    상기 전도성 콘택에 대향하는 상기 필라의 원위 단부에 전기적으로 결합된 본체, 상기 원위 단부로부터 멀어지는 상기 본체의 제1 측면으로부터 돌출하는 제1 레그, 및 상기 원위 단부로부터 멀어지는 상기 본체의 제2 측면으로부터 돌출하는 제2 레그를 갖는 트레이스 리시버를 포함하며, 상기 본체, 상기 제1 레그, 및 상기 제2 레그는 함께 상기 트레이스의 일부를 내부에 수용하도록 구성된 공동을 형성하는, 반도체 조립체.
  12. 제11항에 있어서, 상기 트레이스 리시버의 상기 제1 레그 및 상기 제2 레그는 상기 트레이스의 주변 표면들을 따라 적어도 부분적으로 연장되는, 반도체 조립체.
  13. 제11항에 있어서, 상기 트레이스 리시버는 상기 트레이스 리시버와 상기 트레이스 사이에 배치된 솔더 재료를 이용하여 상기 트레이스에 전기적으로 결합되는, 반도체 조립체.
  14. 제13항에 있어서, 상기 솔더 재료는 상기 트레이스의 원위 표면 및 상기 트레이스의 측면을 따른 적어도 하나의 주변 표면과 콘택하는, 반도체 조립체.
  15. 제11항에 있어서, 상기 제1 및 제2 레그는 상기 공동이 3개의 직선형 내부 표면들을 갖도록 상기 본체로부터 멀어지게 수직으로 돌출되는 플레이트를 형성하는, 반도체 조립체.
  16. 제11항에 있어서, 상기 제1 및 제2 레그는 상기 공동이 아치형 내부 표면을 갖도록 상기 본체로부터 멀어지게 테이퍼지는, 반도체 조립체.
  17. 제11항에 있어서, 상기 제1 및 제2 레그는 상기 공동이 그 사이에 각도를 갖는 2개의 내부 표면들을 갖도록 상기 본체로부터 멀어지게 테이퍼지는, 반도체 조립체.
  18. 제11항에 있어서, 상기 트레이스는 상기 기판 상의 절연 재료 내의 개구에 의해 노출되는, 반도체 조립체.
  19. 반도체 조립체에 있어서,
    기판의 표면에 노출된 제1 트레이스 및 제2 트레이스를 갖는 상기 기판;
    제1 전도성 콘택 및 제2 전도성 콘택을 갖는 반도체 다이;
    상기 제1 트레이스와 상기 제1 전도성 콘택을 전기적으로 결합시키는 제1 상호접속 구조체; 및
    상기 제2 트레이스와 상기 제2 전도성 콘택을 전기적으로 결합시키는 제2 상호접속 구조체를 포함하고,
    여기서, 상기 제1 및 제2 상호접속 구조체들 각각은,
    대응하는 전도성 콘택에 전기적으로 결합된 전도성 필라; 및
    상기 전도성 콘택에 대향하는 상기 필라의 원위 단부에 전기적으로 결합된 본체, 상기 원위 단부로부터 멀어지는 상기 본체의 제1 측면으로부터 돌출하는 제1 레그, 및 상기 원위 단부로부터 멀어지는 상기 본체의 제2 측면으로부터 돌출하는 제2 레그를 갖는 트레이스 리시버로서, 상기 본체, 상기 제1 레그, 및 상기 제2 레그는 함께 대응하는 트레이스의 일부를 내부에 수용하도록 구성된 공동을 형성하는, 상기 트레이스 리시버를 포함하고,
    상기 제1 상호접속 구조체의 상기 제 1 레그는 상기 제1 상호접속 구조체의 상기 트레이스 리시버 내에 배치된 솔더 재료가 상기 제2 트레이스에 대한 전기 브리지를 형성할 수 없도록 상기 제1 및 제2 트레이스들의 대향하는 주변 표면들 사이에 위치되는, 반도체 조립체.
  20. 제19항에 있어서, 상기 제2 상호접속 구조체의 상기 제2 레그는 상기 제1 상호접속 구조체의 상기 제1 레그와 상기 제2 트레이스의 상기 주변 표면 사이에 위치되는, 반도체 조립체.
  21. 제19항에 있어서, 상기 제1 상호접속 구조체의 상기 제1 레그 및 상기 제2 레그는 상기 제1 트레이스의 주변 표면들을 따라 적어도 부분적으로 연장되는, 반도체 조립체.
  22. 제19항에 있어서,
    상기 제1 상호접속 구조체는 상기 제1 상호접속 구조체의 상기 트레이스 리시버와 상기 제1 트레이스 사이에 배치된 솔더 재료에 의해 상기 제1 트레이스에 전기적으로 결합되고,
    상기 제2 상호접속 구조체는 상기 제2 상호접속 구조체의 상기 트레이스 리시버와 상기 제2 트레이스 사이에 배치된 상기 솔더 재료에 의해 상기 제2 트레이스에 전기적으로 결합되는, 반도체 조립체.
  23. 제22항에 있어서, 상기 솔더 재료는 상기 제1 및 제2 트레이스들의 원위 표면들 및 상기 제1 및 제2 트레이스들 각각의 측면을 따라 적어도 하나의 주변 표면과 콘택하는, 반도체 조립체.
  24. 제19항에 있어서, 상기 제1 및 제2 상호접속 구조체들의 각각의 상기 제1 및 제2 레그들은 상기 제1 및 제2 상호접속 구조체들의 상기 공동들이 3개의 직선형 내부 표면들을 갖도록 상기 본체로부터 멀어지게 수직으로 돌출되는 플레이트들을 형성하는, 반도체 조립체.
  25. 제19항에 있어서, 상기 제1 및 제2 상호접속 구조체들 각각의 상기 제1 및 제2 레그들은 상기 제1 및 제2 상호접속 구조체들의 상기 공동들이 아치형 내부 표면을 갖도록 상기 본체로부터 멀어지게 테이퍼지는, 반도체 조립체.
  26. 제19항에 있어서, 상기 제1 및 제2 상호접속 구조체들 각각의 상기 제1 및 제2 레그들은 상기 제1 및 제2 상호접속 구조체들의 상기 공동들이 그들 사이에 각도를 갖는 2개의 내부 표면들을 갖도록 상기 본체로부터 멀어지게 테이퍼지는, 반도체 조립체.
  27. 제19항에 있어서, 상기 제1 및 제2 트레이스들은 상기 기판 상의 절연 재료 내의 개구에 의해 노출되는, 반도체 조립체.
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