Nothing Special   »   [go: up one dir, main page]

JP4435050B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4435050B2
JP4435050B2 JP2005230924A JP2005230924A JP4435050B2 JP 4435050 B2 JP4435050 B2 JP 4435050B2 JP 2005230924 A JP2005230924 A JP 2005230924A JP 2005230924 A JP2005230924 A JP 2005230924A JP 4435050 B2 JP4435050 B2 JP 4435050B2
Authority
JP
Japan
Prior art keywords
lead
semiconductor device
resin package
main
leads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005230924A
Other languages
English (en)
Other versions
JP2007005746A (ja
Inventor
哲 宇都宮
好弘 高野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2005230924A priority Critical patent/JP4435050B2/ja
Priority to US11/224,982 priority patent/US7602052B2/en
Publication of JP2007005746A publication Critical patent/JP2007005746A/ja
Application granted granted Critical
Publication of JP4435050B2 publication Critical patent/JP4435050B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49558—Insulating layers on lead frames, e.g. bridging members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01083—Bismuth [Bi]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、半導体装置にかかり、特に電源回路のスイッチング素子として用いられる半導体装置に関するものである。
近年パーソナルコンピュータ、携帯電話に代表される電子機器の小型化に伴う電子部品の高密度実装化が進んでおり、それに伴いダイオード、トランジスタなどの半導体装置においては、実装面積を縮小するため、種々の工夫が重ねられている。
このような半導体装置のなかでも、電池などの電源からのスイッチングに用いるロードスイッチとして用いられるスイッチング用ＭＯＳＦＥＴに関しては、小型化、薄型化への要求に加え、放熱効率の向上およびオン抵抗の低減等、性能面での課題がある。
このような状況の中で、半導体チップが載置される主パッド部の形状を変えることで対応した技術が提案されている（例えば、特許文献１）。
図１１（ａ）乃至（ｃ）は、この先行技術の半導体装置を示す図であり、図１１（ａ）は内部構造の上面図、（ｂ）はＡ−Ａ断面図、（ｃ）は側面図である。図７に示されるように、樹脂パッケージより露出するリード端子は、パッケージの側面に沿って下方に折り曲げられるいわゆるガルウィングタイプのものであった。
次に、構成について説明する。半導体チップ１は、主パッド部２に上下逆さ向きに載置される。主パッド部２は、リード３、４、５、６と一体構造となっている。第１の表面リード７、第２の表面リード８が、主パッド部２と分離して樹脂パッケージ９の外側に露出する。第１の表面リード７とソース電極１０とは、複数のワイヤ１１を介して、ワイヤボンディングされる。同様に第２の表面リード８とゲート電極１２は、ワイヤ１３を介してワイヤボンディングされる。主パッド部２と、接触する半導体チップ１の表面はドレイン電極を含む。
上記構成により、半導体チップが主パッドの下面に実装されるため、薄型化をはかることができるとともに、面積の広い主パッド部にドレイン電極を載置することにより、効率のよい放熱効果が得られるというものである。
米国特許第６２４２８００号
近年、電池を電源とした携帯電話等の携帯機器においては、薄型化および高機能化の急速な進歩に加え、１回の充電による、使用可能時間を延ばすため、内部に搭載される半導体装置を含む電子部品においては、更なる低消費電力化が課題となっている。
本発明は、前記実情に鑑みてなされたもので、さらなる薄型化を図りつつも、効率よく放熱が可能で、オン抵抗の低減を図ることができる優れた半導体装置を提供することを目的とする。
この目的を達成するために、本発明の半導体装置は、樹脂パッケージと、前記樹脂パッケージ内部で一体化され、チップ搭載部を構成する少なくとも２本の主リードと、前記チップ搭載部に搭載された半導体チップと、前記半導体チップの表面で、それぞれの電極に接続された第１および第２の表面リードとを含み、前記主リードおよび前記第１および第２の表面リードが、前記樹脂パッケージの底面に沿って外方に延びることを特徴とする。
かかる構成によれば、前記主リードおよび前記第１および第２の表面リードが、前記樹脂パッケージの底面と同一面上をまっすぐに伸長するように構成されているため、薄型化が可能であり、アウターリードすなわち、樹脂パッケージ外への導出部分を短くすることが可能で、実装面積の低減およびオン抵抗の低減を図ることができる。また、チップの大型化に際しても、樹脂封止後にリ−ドを折り曲げる必要がなく、リードの成形工程において、樹脂厚を薄くしても抜けやクラックが生じることがなく、薄型で信頼性の高い半導体装置を提供することができる。
また、本発明の半導体装置は、前記主リードおよび前記第1および第２の表面リードは前記樹脂パッケージ内において屈折していることを特徴とする。
かかる構成によれば、樹脂封止後にリ−ドを折り曲げる必要がないため、リードの成形工程において樹脂厚を薄くしても抜けやクラックが生じることがなく、薄型で信頼性の高い半導体装置を提供することがでる。また、樹脂パッケージと第１及び第２表面リード及び主リードとの接着性を向上させることがでる。
また、本発明の半導体装置は、前記チップ搭載部は、前記樹脂パッケージの上表面側に位置する前記主リードの面に設けられる半導体装置。
かかる構成によれば、半導体装置のさらなる薄型化を図ることができる。
また、本発明の半導体装置は、前記主リードは、前記チップ搭載部の相対向する２辺のうちの１辺から少なくとも１本導出され、他の１辺から少なくとも1本導出されることを特徴とする請求項１記載の半導体装置。
かかる構成によれば、プリント基板への実装が容易かつ安定しており、信頼性の高い半導体装置を形成することができる。
また、本発明の半導体装置は、前記主リードは、前記樹脂パッケージの外側で前記第１の表面リードおよび前記第２の表面リードよりも幅広または間隔が小さくなるように形成された複数のリードを含むことを特徴とする。
かかる構成によれば、半導体チップで発生した熱を効率よく実装されるプリント基板に逃がし、放熱することができる。
また、本発明の半導体装置は、前記主リードは、前記チップ搭載部の相対向する側で互いに幅が異なるように構成されたことを特徴とする。
かかる構成によれば、プリント基板への実装が容易かつ安定しており、また半導体チップで発生した熱を効率よく基板に逃がし、放熱することができる。
また、本発明の半導体装置は、前記第１の表面リードと、前記第２の表面リードとは、前記樹脂パッケージの中心線に対して外部導出領域においては、対称であることを特徴とする。
かかる構成によれば、この半導体装置が実装されるプリント基板の配線パターンの配置に自由度を持たせることができ、信頼性の向上を図ることができる。
また、本発明の半導体装置は、前記チップは、前記チップ搭載部の表面全体にフェースアップで接続されることを特徴とする。
かかる構成によれば、半導体チップで発生した熱を効率よく逃がし、放熱することができ、パッケージの薄型化を図ることができる。
また、本発明の半導体装置は、前記樹脂パッケージは、前記チップ上側表面から前記樹脂パッケージの上側表面までの距離を０．２５〜０．４０ｍｍで形成されることを特徴とする。
かかる構成によれば、半導体チップで発生した熱を効率よく逃がし、放熱することができ、またパッケージの薄型化が図れる。
また、本発明の半導体装置は、前記主リードが開孔を有し、前記樹脂パッケージを構成する封止樹脂が、前記開孔内に充填されてなることを特徴とする。
かかる構成によれば、主リードに形成された開孔に樹脂パッケージを構成する封止樹脂が充填されることにより、主リードと樹脂パッケージの接着力を向上させることができる。このため、主リードと樹脂パッケージの界面に入り込んだ空気、水分等が、熱せられることにより膨張し、主リードと樹脂パッケージが剥がれ（火膨れ）てしまうことを防止することができる。
以上詳述したように、本発明の半導体装置によれば、主パッドの上側に半導体チップを載置することにより、薄型化、軽量化を図ることができる。
また、フラットリードタイプのため基板実装時に、樹脂パッケージ内に載置された半導体チップと基板の距離は短く、しかも樹脂パッケージの底部が直接基板に接触して固定されるため、半導体チップで発生した熱を効率よく基板に逃がし、すばやく放熱することができ、リードが短いことで、オン抵抗の低減を図ることができる。
また、主パッド部が十分な面積を確保できるため、大きな半導体チップを搭載できることも可能となる。
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図１（ａ）乃至（ｃ）は、本発明の実施の形態１におけるＭＯＳＦＥＴ（半導体装置）を示す上面図、Ａ−Ａ断面図、側面図である。この半導体装置は、ＭＯＳＦＥＴを構成する半導体チップ２１をフラットタイプリードを備えたリードフレーム２２に載置し、樹脂パッケージ２３に封止した面実装型の半導体装置を構成するものである。すなわち、この半導体装置は、樹脂パッケージ２３と、前記樹脂パッケージ２３内部で一体化され、チップ搭載部２４を構成する４本の主リード２５ａ、２５ｂ、２５ｃ、２５ｄと、前記チップ搭載部２４に搭載された半導体チップ２１と、前記半導体チップ２１のソース電極に接続された第１の表面リード２６と、ゲート電極に接続された第２の表面リード２７と、半導体チップと接触しドレイン電極を含む前記主リード２５ａ、２５ｂ、２５ｃ、２５ｄが前記樹脂パッケージの底面に沿って外方に延びるようにしたことを特徴とする。
ここでチップ搭載部２４は、半導体チップ２１の裏面全面に形成されたドレイン電極に導電性接着剤を介して固着され、４本の主リード２５ａ、２５ｂ、２５ｃ、２５ｄを介して外部接続される。また、第１および第２の表面リード２６、２７は、いずれも主リードと分離しており、外部導出領域においては、樹脂パッケージ２３の中心線に対して、互いに対称となるように導出されており、ボンディングワイヤ２８、２９を介して半導体チップ表面に形成されたソース電極、ゲート電極とそれぞれ接続される。このリードフレーム２２は、銅の条材をＳｎ−２Ｂｉめっき層で被覆したものである。そして各リードの板厚は０．１１ｍｍ、リード幅は０．２ｍｍとした。
次に、この半導体装置の実装方法について説明する。まず、このリードフレームの製造方法について説明する。このリードフレームは、図２に示すように金属製の板状体（銅板）を打ち抜き加工により形成され、電解めっきによりＳｎ−２Ｂｉめっき層で被覆することにより形成される。ここでリードフレームは送り穴３１を有するサイドバー３２で複数のユニット３３が接続されている。また、パンチによりチップ搭載部２４がリード面よりも少し上にくるように成形される。これは、半導体チップのパッドとリードとの間隔を低減し、ボンディングワイヤをなるべく短くしてワイヤ抵抗を小さくするためである。
次に、このリードフレームを用いたＭＯＳＦＥＴの実装方法について説明する。
図３（ａ）に示すように、図２に示したリードフレームのチップ搭載部２４にＭＯＳＦＥＴを構成する半導体チップ２１の裏面が搭載されるように固着し、ボンディングワイヤ２９によって半導体チップ２１の表面側に形成されたゲート電極と第２の表面リード２７とを接続する。
次に、図３（ｂ）に示すように、ボンディングワイヤ２８によって半導体チップ２１の表面側に形成されたソース電極と第１の表面リード２６とを接続する。
この後、図３（ｃ）に示すようにエポキシ樹脂を用いて樹脂封止を行い半導体装置を形成する。
最後に、図３（ｄ）に示すように、各リードをサイドバー３２から切徐するとともに樹脂パッケージ２３からの導出長さが所定の長さになるよう切断し、フラットタイプのリードを備えた面実装型半導体装置を得ることができる。
かかる構成によれば、前記主リードおよび前記第１、第２の表面リードが、前記樹脂パッケージ２３の底面に沿って外方に延びるように構成されているため、薄型化および軽量化が可能である。本発明の実施の形態では、パッケージ厚みを０．７ｍｍとした。チップ上側表面から樹脂パッケージ上側表面までの距離は０．２５〜０．４０ｍｍである。また、アウターリードすなわち、樹脂パッケージ外への導出部分を短くすることができ、実装面積の低減、およびオン抵抗の低減をはかることができる。本発明の実施の形態では、樹脂パッケージ外へのリードの導出部分長さは０．２ｍｍとした。また、リード１本に対してのオン抵抗の値は、従来２．６７ｍΩあったのに対し、０．２３ｍΩとなった。
また、半導体チップ裏面全体に接続された４本の主リードが導出されているため、ドレイン端子の接触抵抗が大幅に低減されるとともに、特にフラットタイプのリードであるためリード長も短くかつプリント基板上の配線層との接触面積も大きいため、放熱性も極めてすぐれたものとなる。
また、チップの大型化に際しても、樹脂封止後にリードを折り曲げる必要がなく、リードの成形工程において、樹脂の抜けが生じたりすることがないため、樹脂厚を薄くしても抜けやクラックが生じることなく、薄型で信頼性の高い半導体装置を提供することができる。本発明の実施の形態では、チップの搭載可能最大サイズは、１．３５ｍｍ×１．２４ｍｍとした。
さらにまた、樹脂パッケージの底面に沿ってリードが突出して形成されているため、安定して実装することができる。従って、プリント基板などへの実装に際し、接触不良のない半導体装置を提供することが可能となる。このように本実施の形態によれば、安定な外部端子構造を形成することができる。
さらにまた、主リードおよび前記第1および第２の表面リードは前記樹脂パッケージ内において屈折して形成されている。従って、樹脂封止後にリ−ドを折り曲げる必要がなく、リードの成形工程において、樹脂厚を薄くしても抜けやクラックが生じることがない。また、樹脂パッケージと第１及び第２表面リード及び主リードとの接着性を向上させることもできる。
また、半導体チップ搭載時にも、チップ載置部は４本の主リードで支持されているため、平坦性を良好に維持することができ、位置ずれもなく確実で信頼性の高いボンディングを可能にする。また、樹脂封止後、樹脂パッケージ底面に沿った方向でリードを切断するため、半導体装置としての変形もない。
また、本発明のリードフレームにおいては、前記リード表面に形成されるＳｎ−Ｂｉめっき層は、配線パターンを半田と共晶を形成し易い金などの金属で構成すれば、プリント基板などへの実装に際し、良好にボンディングを行うことが可能となる。さらに、本実施の形態のリードフレームは、打ち抜き加工に加えて、フォトリソグラフィ工程を経て、高精度で信頼性の高いリードフレームを容易に形成することが可能となる。
（実施の形態２）
次に、本発明の実施の形態２について説明する。符号については実施の形態１と同じく付与する。
本実施の形態の半導体装置では、図４（ａ）上面図、（ｂ）Ａ−Ａ断面図、（ｃ）側面図に示すように、前記主リードは相対向する２辺のうちの１辺から２本（２５ｃ、２５ｄ）、他の１辺から１本（２５ａ）、前記第１の表面リード２６、前記第２の表面リード２７が前記樹脂パッケージ２３より導出され、主リードは前記樹脂パッケージの中心に対して非対称となるように構成された点で前記実施の形態１と異なるもので、他は前記実施の形態１と同様に形成される。
製造に際しても同様であり、この場合、リードフレームにおいても実装後においてもリードが対称でないため、方向を間違えることはほとんどなく、実装効率の向上を図ることができる。
（実施の形態３）
次に、本発明の実施の形態３について説明する。符号については実施の形態１と同様である。
本実施の形態の半導体装置では、図５（ａ）上面図、（ｂ）Ａ−Ａ断面図、（ｃ）側面図に示すように、前記主リードは相対向する２辺のうちの１辺から２本（２５ｃ、２５ｄ）、他の１辺から１本（２５ｅ）、前記第１の表面リード２６、前記第２の表面リード２７が前記樹脂パッケージ２３より導出され、前記主リードの他の１辺からのものは、幅広となるように形成された点で、前記実施の形態１と異なるもので、他は前記実施の形態１と同様に形成される。ここでも、主リードは前記樹脂パッケージの中心に対して非対称となるように構成される。
製造に際しても同様であり、実施の形態２に比べて、リードが幅広に構成された分、基板への放熱効果も向上し、リードが対称でないため、方向を間違えることはほとんどなく、実装効率の向上を図ることができる。
（実施の形態４）
次に、本発明の実施の形態４について説明する。符号については実施の形態１と同じく付与する。
本実施の形態の半導体装置では、図６（ａ）上面図、（ｂ）Ａ−Ａ断面図、（ｃ）側面図に示すように、前記主リードは相対向する２辺のうちの１辺から１本（２５ｆ）、他の１辺から１本（２５ｅ）、前記第１の表面リード２６、前記第２の表面リード２７が前記樹脂パッケージ２３より導出され、前記主リードの１辺からのものと、前記主リードの他の１辺からのものとは、各々同じ幅広となるように形成された点で、前記実施の形態１と異なるもので、他は前記実施の形態１と同様に形成される。ここでは、主リード、第１および第２の表面リードはいずれも外部導出領域においては、前記樹脂パッケージの中心に対して、点対称であってかつ、樹脂パッケージの中心軸に対して対称となるように構成される。
製造に際しても同様であり、実施の形態２に比較して、リードが幅広に構成された分、基板への放熱効果も向上し、方向を間違えることはほとんどなく、実装効率の向上を図ることができる。
なお、本実施の形態では、主リード、第１および第２の表面リードはいずれも外部導出領域においては、前記樹脂パッケージの中心に対して、点対称であってかつ、線対称となるように構成されているため、ゲートとソースの変更は必要であるものの、回転して実装することも可能であり、実装の自由度が高く実装が極めて容易である。
（実施の形態５）
次に、本発明の実施の形態５について説明する。本実施の形態の半導体装置では、幅広に形成された主リードに開孔３３が形成されている点が、前記実施の形態３と異なるのみで、他は前記実施の形態３と同様に形成される。図７（ａ）上面図、（ｂ）Ａ−Ａ断面図、（ｃ）側面図に示すように、開孔３３は、多数個の丸穴となるように形成される。ここで、符号については実施の形態３と同様である。
すなわち、この半導体装置は、幅広に形成された主リードに多数個の丸穴からなる開孔３３が形成されており、これにより主リードに形成された開孔に樹脂パッケージを構成する封止樹脂が充填されることにより、主リードと樹脂パッケージの接着力を向上させることができる。このため、主リードと樹脂パッケージの界面に入り込んだ空気、水分等が、熱せられることにより膨張し、主リードと樹脂パッケージが剥がれ（火膨れ）てしまうことを防止することができる。
（実施の形態６）
尚、前記実施の形態５では、開孔３３を複数の丸穴となるように形成したが、図８に示すように長穴より形成しても良い。
かかる構成によれば、実施の形態５と同様の効果を得ることができる。
（実施の形態７）
次に、本発明の実施の形態７について説明する。本実施の形態の半導体装置では、幅広に形成された各々の主リードに開孔３３が形成されている点が、前記実施の形態４と異なるだけで、他は前記実施の形態４と同様に形成される。図９（ａ）上面図、（ｂ）Ａ−Ａ断面図、（ｃ）側面図に示すように、開孔３３は、多数個の丸穴となるように形成される。ここで、符号については実施の形態４と同様である。
すなわち、この半導体装置は、幅広に形成された各々の主リードに多数個の丸穴からなる開孔３３が形成されており、これにより各々の主リードに形成された開孔に樹脂パッケージを構成する封止樹脂が充填されることにより、主リードと樹脂パッケージの接着力を向上させることができる。このため、主リードと樹脂パッケージの界面に入り込んだ空気、水分等が、熱せられることにより膨張し、主リードと樹脂パッケージが剥がれ（火膨れ）てしまうことを防止することができる。
（実施の形態８）
尚、前記実施の形態7では、開孔３３を複数の丸穴となるように形成したが、図１０に示すように長穴より形成しても良い。
かかる構成によれば、実施の形態７と同様の効果を得ることができる。
なお、前記実施の形態では、ＭＯＳＦＥＴの実装について説明したが、ディスクリート素子に限定されることなく、ＩＣやＬＳＩなどにも適用可能であることはいうまでもない。
本発明の半導体装置によれば、大型の半導体チップに対しても対応可能であるため、スイッチング用のＭＯＳＦＥＴだけでなく、種々のデバイスに有用である。
本発明の実施の形態１に係る半導体装置を示す図で、（ａ）は上面図、（ｂ）はＡ−Ａ断面図、（ｃ）は側面図 本発明の実施の形態１に係るリードフレームの要部拡大図 本発明の実施の形態１に係る半導体装置の製造工程図 本発明の実施の形態２に係る半導体装置を示す図で、（ａ）は上面図、（ｂ）はＡ−Ａ断面図、（ｃ）は側面図 本発明の実施の形態３に係る半導体装置を示す図で、（ａ）は上面図、（ｂ）はＡ−Ａ断面図、（ｃ）は側面図 本発明の実施の形態４に係る半導体装置を示す図で、（ａ）は上面図、（ｂ）はＡ−Ａ断面図、（ｃ）は側面図 本発明の実施の形態５に係る半導体装置を示す図で、（ａ）は上面図、（ｂ）はＡ−Ａ断面図、（ｃ）は側面図 本発明の実施の形態６に係る半導体装置を示す上面図 本発明の実施の形態７に係る半導体装置を示す図で、（ａ）は上面図、（ｂ）はＡ−Ａ断面図、（ｃ）は側面図 本発明の実施の形態８に係る半導体装置を示す上面図 従来の半導体装置を示す図で、（ａ）は内部構造の上面図、（ｂ）はＡ−Ａ断面図、（ｃ）は側面図
符号の説明
１、２１ 半導体チップ
２ 主パッド部
３、４、５、６ リード
７、２６ 第１の表面リード
８、２７ 第２の表面リード
９、２３ 樹脂パッケージ
１０ ソース電極
１１、１３ ワイヤ
１２ ゲート電極
２２ リードフレーム
２４ チップ搭載部
２５ 主リード
２８、２９ ボンディングワイヤ
３１ 送り穴
３２ サイドバー
３３ 開孔

Claims (8)

  1. 樹脂パッケージと、
    前記樹脂パッケージ内部で一体化され、チップ搭載部を構成する少なくとも２本の主リードと、
    前記チップ搭載部に搭載された半導体チップと、
    前記半導体チップの表面に設けられた電極と電気的に接続された第１および第２の表面リードとを含み、
    前記主リードは、前記チップ搭載部の相対向する側で互いに幅が異なるように構成され、前記主リードおよび前記第１および第２の表面リードが、前記樹脂パッケージの底面に沿って外方に伸長した半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記主リードおよび前記第1および第２の表面リードは前記樹脂パッケージ内で屈折している半導体装置。
  3. 請求項１叉は２記載の半導体装置であって、
    前記チップ搭載部は、前記樹脂パッケージの上表面側に位置する前記主リードの面に設けられる半導体装置。
  4. 請求項１乃至３のいずれかに記載の半導体装置であって、
    前記主リードは、前記樹脂パッケージの外側で、前記第１の表面リードおよび前記第２の表面リードよりも幅広または間隔が小さくなるように形成された複数のリードを含む半導体装置。
  5. 請求項１乃至４のいずれかに記載の半導体装置であって、
    外部導出領域において、前記第１の表面リードと前記第２の表面リードとは、前記樹脂パッケージの中心線に対して、対称となるように配置される半導体装置。
  6. 請求項１乃至５のいずれかに記載の半導体装置であって、
    前記チップは、前記チップ搭載部にフェースアップで搭載される半導体装置。
  7. 請求項１乃至６のいずれかに記載の半導体装置であって、
    前記樹脂パッケージは、前記チップ上表面から前記樹脂パッケージの上表面までの距離が０．２５〜０．４０ｍｍとなるように形成された半導体装置。
  8. 請求項１乃至７のいずれかに記載の半導体装置であって、
    前記主リードは開孔を有し、
    前記樹脂パッケージを構成する封止樹脂が、前記開孔内に充填されてなる半導体装置。
JP2005230924A 2005-05-24 2005-08-09 半導体装置 Active JP4435050B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005230924A JP4435050B2 (ja) 2005-05-24 2005-08-09 半導体装置
US11/224,982 US7602052B2 (en) 2005-05-24 2005-09-14 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005151280 2005-05-24
JP2005230924A JP4435050B2 (ja) 2005-05-24 2005-08-09 半導体装置

Publications (2)

Publication Number Publication Date
JP2007005746A JP2007005746A (ja) 2007-01-11
JP4435050B2 true JP4435050B2 (ja) 2010-03-17

Family

ID=37462315

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005230924A Active JP4435050B2 (ja) 2005-05-24 2005-08-09 半導体装置

Country Status (2)

Country Link
US (1) US7602052B2 (ja)
JP (1) JP4435050B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008270302A (ja) * 2007-04-16 2008-11-06 Sanyo Electric Co Ltd 半導体装置
JP2014103186A (ja) * 2012-11-19 2014-06-05 Sanken Electric Co Ltd 半導体装置の製造方法、半導体装置
US10470505B2 (en) 2014-05-07 2019-11-12 Medline Industries, Inc. Protective apparel system with impervious protection
KR102004797B1 (ko) * 2014-10-31 2019-10-01 삼성전기주식회사 센서 패키지 및 그 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53132975A (en) * 1977-04-26 1978-11-20 Toshiba Corp Semiconductor device
JP3012816B2 (ja) * 1996-10-22 2000-02-28 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
US6242800B1 (en) * 1997-03-12 2001-06-05 International Rectifier Corp. Heat dissipating device package
JP3027954B2 (ja) * 1997-04-17 2000-04-04 日本電気株式会社 集積回路装置、その製造方法
EP0895287A3 (en) * 1997-07-31 2006-04-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and lead frame for the same
JP3892139B2 (ja) * 1998-03-27 2007-03-14 株式会社ルネサステクノロジ 半導体装置
JP4651153B2 (ja) 1999-10-28 2011-03-16 ローム株式会社 半導体装置
JP2001320009A (ja) 2000-05-10 2001-11-16 Matsushita Electric Ind Co Ltd 半導体装置
JP4522049B2 (ja) 2003-02-14 2010-08-11 三洋電機株式会社 半導体装置

Also Published As

Publication number Publication date
JP2007005746A (ja) 2007-01-11
US7602052B2 (en) 2009-10-13
US20060267166A1 (en) 2006-11-30

Similar Documents

Publication Publication Date Title
US9147649B2 (en) Multi-chip module
US8358017B2 (en) Semiconductor package featuring flip-chip die sandwiched between metal layers
US7776658B2 (en) Compact co-packaged semiconductor dies with elevation-adaptive interconnection plates
TWI579982B (zh) 功率模組封裝結構
JP2003249607A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US6841865B2 (en) Semiconductor device having clips for connecting to external elements
KR100606295B1 (ko) 회로 모듈
JP4435050B2 (ja) 半導体装置
US20060220188A1 (en) Package structure having mixed circuit and composite substrate
JP2007027404A (ja) 半導体装置
JP2006203048A (ja) 半導体装置
US7310224B2 (en) Electronic apparatus with thermal module
JP4849802B2 (ja) 半導体装置
KR102016019B1 (ko) 고열전도성 반도체 패키지
JP2005228811A (ja) 半導体装置
CN115579346B (zh) 功率模块的连接结构、封装结构以及制作工艺
KR102552424B1 (ko) 반도체 패키지
JP2006060106A (ja) リード部材及び表面実装型半導体装置
JP2019050297A (ja) 半導体装置
JP2007027403A (ja) 半導体装置
JP4583945B2 (ja) 半導体装置
JPH0897315A (ja) 表面実装型半導体装置
JP2020503688A (ja) 半導体チップを接続する第１および第２接続要素を備えた半導体モジュールおよび製造方法
JP2000269403A (ja) 半導体装置およびその製造方法
JP2002208653A (ja) 半導体装置

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20071113

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20071120

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090420

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091125

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091222

R150 Certificate of patent or registration of utility model

Ref document number: 4435050

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130108

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130108

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250